JP3917981B2 - Ｉｃカード - Google Patents

Description

本発明は、ＩＣカードのコネクタ端子の配列や機能に関する互換性、更にはＩＣカードの便利性及び信頼性を向上させる技術に関し、例えば、マルチメディアカード（Multi Media Card）の互換メモリカードに適用して有効な技術に関する。

携帯電話、ディジタルネットワーク機器間での情報の移動等を目的としたマルチメディアカードなどの小型軽量化及びインタフェースの簡素化を実現したメモリカードが提供されている。マルチメディアカードは、例えばＣＱ出版社発行のインタフェース（１９９９年１２月号）に記載されるように、外部インタフェース端子として７個のコネクタ端子を有し、シリアルインタフェースが採用さて、ＰＣカードやハードディスクが採用するＡＴＡインタフェースに比べてホストシステムの負荷を軽減でき、より簡易なシステムでも利用できるようになっている。また、同文献には、シリアルインタフェースを採用し、９個のコネクタ端子を有し、マルチメディアカードの上位互換メモリカードとしてＳＤカードが提案されている、との記載がある。

ＣＱ出版社発行のインタフェース（１９９９年１２月号）

本発明者はマルチメディアカードに対する互換性、機能拡張、信頼性向上等について種々の検討を行った。

第１に、マルチメディアカード等のコネクタ端子の形状や配置について検討した。個々のメモリカードのインタフェース仕様の相違点はカードのコネクタ端子の形状や配置に及び、その相違点がカードソケットのソケット端子に反映される。したがって、ケーシングの大きさや厚さに統一性があってもコネクタ端子の配列や形状に共通性が無ければ、メモリカード相互間での互換性や上位互換を実現し難い事が本発明者によって明らかにされた。

第２に、ＡＴＡインタフェースを採用するＰＣカードやコンパクトフラッシュ（登録商標以下同じ）カード等に比べてシリアルインタフェースではデータ処理上必要なデータ入出力レートを得られない場合のあることが予想される。これに答えるにはデータ入出力用のコネクタ端子の数を増やさなければならず、そのときは上記観点による互換性が考慮されるべきである。

第３に、ＩＣカードの大きさを変えずにコネクタ端子の数を増やす場合には、カードソケットにＩＣカードを挿入するとき、ＩＣカードのコネクタ端子とカードソケットのソケット端子との如何なる相対位置によっても電源間ショートを生じない工夫の必要性が本発明者によって見出された。

第４にＰＣカードに比べて小さく薄いＩＣカードには保管、携行、出荷などの形態を考慮した工夫が必要である。

第５に、マルチメディアカード等の薄いメモリカードではコネクタ端子を選択的に露出させるための機械的シャッタ機構を採用するスペースを得難い。したがって、マルチメディアカードの着脱や携行時にコネクタ端子に直接指などが触れると、実装されている半導体集積回路チップのＥＳＤ保護耐性を超えるサージによっては静電破壊を生ずる虞がある。マルチメディアカードは、単体で持ち運ばれたり、ホスト装置から頻繁に着脱される場合も予想され、静電破壊防止を強化することの有用性が本発明者によって見出された。

第６に、ＩＣカードの機能向上やコネクタ端子の増加等によってカード基板上の空き領域が減ってくるので、信号線の不所望なリークによる誤動作を生じないように、配線パターンの密集やボンディングワイヤの密集を避ける考慮がＩＣカードの信頼性向上につながる。

本発明の目的はＩＣカードの便利性及び信頼性を向上させることにある。

本発明の別の目的は、コネクタ端子の配列や機能に関する互換性の実現が容易なＩＣカードを提供することにある。

本発明の別の目的は、カードソケットへの装着時に電源間ショートを生じ難いＩＣカードを提供することにある。

本発明の更に別の目的は、配線パターンの密集やボンディングワイヤの密集を回避できるＩＣカードを提供することにある。

本発明のその他の目的は、簡単な構成によってコネクタ端子からのサージ流入を阻止可能なＩＣカードを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

《ＩＣカードの互換性》
〔１〕コネクタ端子配列の特定の仕様に対してデータ用端子などを追加し上位互換を実現するとき、上位のＩＣカードに関する仕様の上位互換性（例えば上位ＩＣカードのカードソケットに下位ＩＣカードを挿入して利用できるという互換性）と共に、下位互換性（例えば上位ＩＣカードを下位ＩＣカードのソケットに挿入して利用できるという互換性）にも対応可能にすることを、コネクタ端子の配列に対して考慮する。

上記観点によるＩＣカードは、半導体集積回路チップが実装され複数個のコネクタ端子が形成されたカード基板を有し、前記コネクタ端子をケーシングから露出する。前記コネクタ端子はＩＣカード挿入方向の前後に隣合う列相互間で千鳥状に複数列配置される。

上記千鳥状の配置に対して別の表現をすれば、前記コネクタ端子はＩＣカード挿入方向の前後に形成された２列の配列を有し、第１列目に配置されたコネクタ端子の端子間領域の配列と第２列目に配置されたコネクタ端子の端子間領域の配列とが列方向で相互にずらされて成る。

上記千鳥状の配置に対して更に別の表現をすれば、前記コネクタ端子はＩＣカード挿入方向の前後に形成された２列の配列を有し、第１列目に配置されたコネクタ端子の列方配置と第２列目に配置されたコネクタ端子の列方向配置とが列方向で相互にずらされて成る。

前記コネクタ端子の配列に、千鳥状で代表される形態の複数列配置を採用することにより、カードソケットのソケット端子の突出量を変えて縦一列に配置する比較的簡単に構成を採用することができる。また、下位ＩＣカードのコネクタ端子配列をそのまま特定のコネクタ端子列に採用し、これに対して千鳥状の別のコネクタ端子配列に上位ＩＣカード専用の機能を割当てれば、上位ＩＣカードを下位ＩＣカードのカードスロットに装着して利用可能にするような下位互換も容易に実現可能になる。

〔２〕また、３世代間以上もしくは３種類以上のＩＣカード間での互換性達成を企図するとき、第１のＩＣカードのコネクタ端子配列をそのまま第１列目のコネクタ端子列に採用し、これに対して千鳥状の別の第２列目のコネクタ端子列に第２のＩＣカード専用の機能を割当て、また、前記特定の第１列目の端子列と前記第２列目のコネクタ端子列の双方に第３のＩＣカード専用の機能を割当てるような場合が想定される。このとき第２のＩＣカードと第３のＩＣカードとの間で上位互換及び下位互換を実現する事を考慮する。そのために、前記第２列目に配置されたコネクタ端子の列方向一端のコネクタ端子は前記第１列目に配置されコネクタ端子の列方向一端のコネクタ端子と列方向で隣合う位置まで延在させ、前記第２列目に配置されたコネクタ端子の列方向他端のコネクタ端子は前記第１列目に配置されコネクタ端子の列方向他端のコネクタ端子と列方向で隣合う位置まで延在させる構成を採用する。

これによれば、第１乃至第３のＩＣカードは相互に他の何れのＩＣカードのスロットにも挿入して利用可能な互換性を容易に実現可能に成る。

〔３〕前記コネクタ端子の具体的な機能は任意であるが、現状のマルチメディアカードなどを考慮すれば、前記コネクタ端子は１個の電源電圧供給用端子、２個の接地電圧供給用端子、及び１個のクロック信号入力用端子を含んでよい。

マルチメディアカードはデータ端子は１ビットであるが、データ入出力レートを上げる事を考慮したとき、４ビット分のデータ用端子を設け前記コネクタ端子を全部で９個設ける構成、或いは８ビット分のデータ用端子を設け前記コネクタ端子を全部で１３個設ける構成などを採用してよい。

例えばコネクタ端子が前記９端子のＩＣカードを想定したとき、データ端子１ビットのメモリカードとの互換性を実現するとき、前記半導体チップは前記コネクタ端子に接続されたコントローラチップを有し、前記コントローラチップは所定のコネクタ端子の状態又は所定のコネクタ端子からの入力状態に応答して設定される、前記４ビットのデータ用端子の内の１ビットを用いる１ビットモードと、前記４ビットのデータ用端子を用いて４ビット並列入出力を行う４ビットモードとを有する構成が考えられる。

同様に、コネクタ端子が前記１３端子のＩＣカードを想定したとき、データ端子１ビット、４ビットのメモリカードとの互換性を実現する場合、前記コントローラチップは、所定のコネクタ端子の状態又は所定のコネクタ端子からの入力状態に応答して設定される、前記８ビットのデータ用端子の内の１ビットを用いる１ビットモードと、前記８ビットのデータ用端子の内の４ビットを用いて４ビット並列入出力を行う４ビットモードと、前記８ビットのデータ用端子を用いて８ビット並列入出力を行う８ビットモードとを備えればよい。

〔４〕前記１ビットモードだけを有するＩＣカード、前記４ビットモードだけを有するＩＣカード、前記１ビットモードと４ビットモードを選択可能なＩＣカードの何れも利用可能にするデータ処理システムを想定する。このデータ処理システムは、前記１ビットモードと４ビットモードを選択可能なＩＣカードが装着可能なカードソケットを有し、前記カードソケットは装着されたＩＣカードのコネクタ端子に接続される複数個のソケット端子を有し、前記ソケット端子を介して前記ＩＣカードに前記１ビットモード又は４ビットモードを選択的に設定可能なカードインタフェースコントローラを有し、前記カードインタフェースコントローラはホスト制御装置の制御を受ける。

前記１ビットモードだけを有するＩＣカード、前記４ビットモードだけを有するＩＣカード、前記８ビットモードだけを有するＩＣカード、前記１ビット又は４ビットモードを選択可能なＩＣカード、前記１ビット、４ビットモード又は８ビットモードを選択可能なＩＣカード、の何れも利用可能にするデータ処理システムを想定する。このデータ処理システムは、前記１ビットモード、４ビットモード又は８ビットモードを選択可能なＩＣカードが装着可能なカードソケットを有し、前記カードソケットは装着されたＩＣカードのコネクタ端子に接続される複数個のソケット端子を有し、前記ソケット端子を介して前記ＩＣカードに前記１ビットモード、４ビットモード又は８ビットモードを選択的に設定可能なカードインタフェースコントローラを有し、前記カードインタフェースコントローラはホスト制御装置の制御を受ける。

前記ＩＣカードとしてメモリカードを想定すると、前記半導体チップとして、前記コントローラチップに接続される単数又は複数個の例えば電気的に書き換え可能な不揮発性メモリチップを更に備えれば、前記コントローラチップは外部からの指示に従って前記不揮発性メモリチップに対するリード・ライト動作を制御するメモリコントロール機能を備える。不揮発性メモリチップはＲＯＭであってもよい。また、用途によっては不揮発性メモリをＲＡＭに代えてもよい。

データセキュリティーを考慮するなら、前記コントローラチップは更に、前記不揮発性メモリチップに書込むデータに対して暗号化を行い、前記不揮発性メモリチップから読み出したデータに対して復号を行う機密保護機能を有するとよい。

《電源間ショート防止》
ＩＣカード挿入方向第１列目のコネクタ端子列に電源電圧供給用のコネクタ端子が配置されているとき、第２列目のコネクタ端子列には前記電源電圧供給用のコネクタ端子に隣り合う位置に端子間領域を形成しておく。仮に、第２列目のコネクタ端子列に前記電源電圧供給用のコネクタ端子に隣り合う別のコネクタ端子が千鳥状で配置されている場合、当該別のコネクタ端子に割当てられるカードソケットのソケット端子は前記別のコネクタ端子に至る前にその前方に位置する電源供給用コネクタ端子と他のコネクタ端子との双方に接触する虞があり、この状態で電源電圧供給用のコネクタ端子に電源用のソケット端子が既に接触しているなら、電源間ショートの虞がある。前記端子間領域を配置する構成を採用すれば、コネクタ端子の第１列目と第２列目の列間距離を大きくしたり、コネクタ端子の幅を狭くしたりする手段を講じなくてもよい。

上記同様の目的で、ＩＣカード挿入方向第１列目のコネクタ端子列には、第２列目のコネクタ端子列に臨む部分に幅広の端子間距離を設定したコネクタ端子を設けてもよい。

《ＩＣカードの破損防止》
ＩＣカードをカードソケットに挿入するとき、先ず、ＩＣカードの先端部にソケット端子の接点が当接する。これにより、経時的にＩＣカードのケーシング先端部が変形し或いは亀裂が入る虞がある。また、逆にソケット端子に曲がりを生ずる虞もある。これを回避するために、ＩＣカードのケーシングに、ＩＣカード挿入方向先端縁部からケーシングのコネクタ端子形成面に至る斜面又は円弧で形成された案内部を形成する。この案内部の斜面又は円弧はその他の端縁部に形成された斜面及び円弧よりも大きくする。

《配線引き回しの削減》
ＩＣカードは、メモリチップと前記メモリチップを制御するコントローラチップとが実装され複数個のコネクタ端子と共に前記コネクタ端子に導通された複数個の接続パッドが形成されたカード基板を有し、前記カード基板上での配置順序は当該カード基板の一辺に対して前記コネクタ端子、コントローラチップ、メモリチップの順とされ、前記コネクタ端子をケーシングから露出する。前記コントローラチップは前記コネクタ端子の配列方向に沿って縦長形状を有し、コネクタ端子側には当該コネクタ端子に前記接続パッドを介して接続される複数個のコネクタインタフェース端子と前記メモリチップ側には当該メモリチップに接続される複数個のメモリインタフェース端子とを有する。前記メモリチップはコントローラチップ側に当該コントローラチップに接続される複数個のコントローラインタフェース端子を有する。

これによれば、縦長のコントローラチップをコネクタ端子側に寄せ、コントローラチップの反対側にメモリチップを配置するから、メモリチップの配置領域を比較的大きくすることができる。さらに、前記コネクタ端子、コントローラチップ、メモリチップを夫々接続する配線はそれらの配列方向に規則的に配置すればよく、チップを迂回したり、複雑に折れ曲がる配線を採用しなくてもよい。

前記コントローラチップのコネクタインタフェース端子に前記接続パッドをボンディングワイヤを介して接続し、また、前記メモリチップのコントローラインタフェース端子に前記コントローラチップのメモリインタフェース端子をボンディングワイヤを介して接続してよい。これによれば、カード基板の配線層を簡素化でき、コスト低減に寄与できる。

《ハンドリング性向上》
マルチメディアカードなどの比較的小さく薄いＩＣカードの保管及び取り扱い性能を向上させるために、ＩＣカードのケーシングに表裏に貫通する貫通孔を形成するとよい。リングに貫通孔を通せば保管及び持ち運びが容易である。また、貫通孔にストラップを通しても良い。

また前記貫通孔に枢支され前記ケーシングに重ねられた状態で前記コネクタ端子を覆う端子保護カバーを設けてもよい。この保護カバーは不用意にコネクタ端子に触れてしまう事態を抑制する事ができるから、この点で、ＩＣカードに実装されている半導体集積回路チップの静電破壊防止を強化することができる。

《テスト端子》
半導体集積回路チップの実装後におけるテストを効率化するには前記メモリチップ及びコントローラチップを実装したカード基板に、前記コントローラチップ及び前記メモリチップに接続するテスト端子を設けるとよい。テスト端子はケーシングに組み込んだ後は常時露出させない方がよいから、この観点に立てば、前記テスト端子は前記カード基板のコネクタ端子形成面とは反対側の面に形成するのがよい。また、前記コントローラチップのメモリインタフェース側端子を高インピーダンス状態に制御する制御信号を前記コントローラチップに供給するコントロール端子を設ければ、テスト端子を用いてメモリチップを単独テストすることも容易になる。

《情報表示》
メモリカードの記憶容量というように、通常ＩＣカードにはその属性情報等が表示される。そのような情報表示はケーシングへのシール貼り付けで行ってもよいが、部品点数削減等を考慮すると、所要の文字情報をケーシングの表面に印刷し、又はその表面に凹陥形成してもよい。

また、カードソケットへのＩＣカードの挿入方向を指示する指示記号を前記ケーシングの表面に印刷し、又はその表面に凹陥形成してもよい。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ＩＣカードの便利性及び信頼性を向上させることができる。

コネクタ端子の配列や機能に関する互換性の実現が容易なＩＣカードを提供することができる。

カードソケットへの装着時に電源間ショートを生じ難いＩＣカードを実現することができる。

配線パターンの密集やボンディングワイヤの密集を回避でき、高速且つ高性能で高信頼性のＩＣカードを提供することができる。

簡単な構成によってコネクタ端子からのサージ流入を阻止可能なＩＣカードを実現することができる。

《マルチメディアカードの上位互換メモリカード》
図１乃至図５にはマルチメディアカードの上位互換メモリカードが例示され、夫々において（Ａ）は端子面、（Ｂ）はチップ実装面を示す。

先ず、それらメモリカードの基本になるマルチメディアカード準拠のメモリカード（マルチメディアカード準拠メモリカード）ＭＣ１について図６を参照しながら説明する。マルチメディアカード準拠メモリカードＭＣ１のカード基板（マルチメディアカード準拠カード基板とも称する）１は、ガラスエポキシ樹脂等の樹脂基板で成る基板の端子面に、夫々同一形状で矩形のコネクタ端子２が等間隔で７個配置され、実装面には前記コネクタ端子２に１対１対応で接続パッド３が形成されている。接続パッド３はアルミニウム、銅又は鉄合金などの導電パターンで形成される。コネクタ端子２はアルミニウム、銅又は鉄合金などの導電パターンに金メッキやニッケルメッキ等が施されて成る。接続パッド３とコネクタ端子２との接続はカード基板１上の図示を省略する配線パターンとカード基板１の表裏を導通されるスルーホールとによって行われる。

カード基板１の実装面には、例えば電気的に書き換え可能なフラッシュメモリチップ４と前記フラッシュメモリチップ４を制御するコントローラチップ５とが実装されている。前記コントローラチップ５はコネクタ端子２を介して外部から与えられる指示に従って前記フラッシュメモリチップ４に対するリード・ライト動作を制御する。データセキュリティーを考慮する場合には、前記コントローラチップ５は更に、前記フラッシュメモリチップ４に書込むデータに対して暗号化を行い、前記フラッシュメモリチップ４から読み出したデータに対して復号を行う機密保護機能を備えるようにすればよい。

前記コントローラチップ５は、前記コネクタ端子２の配列方向に沿って縦長形状を有し、コネクタ端子２側には当該コネクタ端子２に前記接続パッド３を介して接続される複数個のコネクタインタフェース端子５Ｐｉと前記メモリチップ４側には当該メモリチップ４に接続される複数個のメモリインタフェース端子５Ｐｊとを有する。前記メモリチップ４はコントローラチップ５側に当該コントローラチップ５に接続される複数個のコントローラインタフェース端子４Ｐｋを有する。前記接続パッド３は前記コントローラチップ５のコネクタインタフェース端子５Ｐｉにボンディングワイヤ７で接続される。前記コントローラチップ５のメモリインタフェース端子５Ｐｊはメモリチップ４のコントローラインタフェース端子４Ｐｋにボンディングワイヤ８で接続される。９は中継パターンである。

更にカード基板１には、前記コントローラチップ５及び前記メモリチップ４にボンディングワイヤ（又が配線パターン）１１で接続するテスト端子１０を有する。カード基板１は実装面を内側に向けてケーシング１２に取り付け固定され、実装面はケーシング１２で覆われて保護され、端子面はケーシング１２から露出される。尚、ボンディングワイヤ７，８，１１による接続は一例を図示してあり、図示を省略する端子も同様にボンディングワイヤ等で接続されている。

ここで、端子面のコネクタ端子２には便宜上端子番号＃１〜＃７を付してある。マルチメディアカードモードでは＃１はリザーブ端子（オープン又は論理値“１”に固定）、＃２はコマンド端子（コマンド入力及び応答信号出力を行う）、＃３及び＃６は回路の接地電圧（グランド）端子、＃４は電源電圧供給端子、＃５はクロック入力端子、＃７はデータの入出力端子として機能される。ＳＰＩ（Serial Peripheral Interface）モードでは＃１はチップセレクト端子（負論理）、＃２はデータ入力端子（ホスト装置からカードへのデータ及びコマンド入力用）、＃３及び＃６は回路の接地電圧（グランド）端子、＃４は電源電圧供給端子、＃５はクロック入力端子、＃７はデータ出力端子（メモリカードからホスト装置へのデータ及びステータス出力）として機能される。マルチメディアカードモードは複数のマルチメディアカードを同時に使用するシステムに好適な動作モードであり、マルチメディアカードの識別は図示を省略するホスト装置がマルチメディアカードに設定したカード識別ＩＤ（相対アドレス）を用いる。ＳＰＩモードは簡易で安価なシステムでの利用に最適であり、マルチメディアカードの動作選択はホスト装置から＃１のコネクタ端子に供給されるチップ選択信号によって行われる。何れの動作モードにおいても、コントローラチップ５はホスト装置から与えられるコマンドに応答してメモリチップのアクセス制御とホスト装置とのインタフェース制御を行う。

図１には前記マルチメディアカードに対してデータ端子が４ビットとされる上位互換のメモリカードＭＣ２が例示される。メモリカードＭＣ１との相違点は、コネクタ端子２及び接続パッド３が９個配置される点である。前記端子番号＃１〜＃７はマルチメディアカード準拠メモリカードＭＣ１とレイアウト構成が同一であり、追加された２個のコネクタ端子は端子番号＃８、＃９とされる。

前記＃１〜＃７のコネクタ端子２はカード基板１Ａに対して第１列目のコネクタ端子列を構成し、追加された前記＃８、＃９のコネクタ端子２は第１列目のコネクタ端子列に対して離間配置された第２列目のコネクタ端子列を構成する。＃８、＃９のコネクタ端子２の大きさは他のコネクタ端子２の大きさと同じである。第１列目のコネクタ端子列と第２列目のコネクタ端子列とはコネクタ端子の列方向配置が列方向で相互にずれている。換言すれば、＃７と＃９のコネクタ端子２、そして＃７と＃８のコネクタ端子２は千鳥状に配置されている。

このメモリカードＭＣ２は、端子＃２〜＃７がマルチメディアカード準拠メモリカードＭＣ１のマルチメディアカードモードと同一機能に割り当てられ、当該マルチメディアカードモードにおいてリザーブ端子であった端子＃１は第４ビット目のデータ端子ＤＡＴＡ３、追加された端子＃８、＃９は第２ビット目のデータ端子ＤＡＴＡ１、第３ビット目のデータ端子ＤＡＴＡ２とされる。第１ビット目のデータ端子ＤＡＴＡ０はマルチメディアカードモードと同じ端子＃７である。従ってこのメモリカードＭＣ２は、前記メモリカードＭＣ１のマルチメディアカードモードにおいてデータ入出力が４ビット並列で可能にされる点で前記メモリカードＭＣ１と相違される。

更にこのメモリカードＭＣ２は、前記マルチメディアカード準拠メモリカードＭＣ１に対して下位互換モードを備える。即ち、前記コントローラチップ５Ａは、前記４ビットのデータ用端子＃１、＃７、＃８、＃９の内の１ビット＃７を用いる１ビットモードと、前記４ビットのデータ用端子＃１、＃７、＃８、＃９を用いた４ビット並列入出力を行う４ビットモードとを有する。前記１ビットモードはメモリカードＭＣ２をマルチメディアカード準拠メモリカードＭＣ１として動作させる動作モードである。

前記動作モードの設定は所定のコネクタ端子の状態又は所定のコネクタ端子からのコマンド入力状態に応答して設定すればよい。例えば、メモリカードＭＣ２をマルチメディアカード準拠メモリカードＭＣ１のカードソケットに装着したとき前記端子＃８、＃９はフローティングになるから、電源投入時にコントローラチップ５Ａが端子＃８、＃９の双方又は一方のフローティング状態を検出することによって当該メモリカードＭＣ２に前記１ビットモードを設定すればよい。また、コネクタ端子２が９個のメモリカードＭＣ２をそれ専用のカードソケットに装着したとき前記端子＃８、＃９はカードソケットのソケット端子に導通されるから、電源投入時にコントローラチップ５Ａが少なくとも端子＃８、＃９の双方又は一方にホスト装置から特定の信号若しくはコマンドが供給されるのを検出することによって当該メモリカードＭＣ２に前記４ビットモードを設定すればよい。

コントローラチップ５Ａは接続パッド３に接続されるデータ入出力端子の数が４個である点で前記コントローラチップ５と相違する。その他の構成は図６と同様であり、同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。

図２には前記マルチメディアカードに対してデータ端子が４ビットとされる上位互換の別のメモリカードＭＣ３が例示される。このメモリカードＭＣ３のカード基板１Ｂは、メモリカードＭＣ２に対して、前記端子番号＃８、＃９のデータ端子の配置及び大きさの点で相違している。＃８のデータ端子は第１列目の端子列に完全に組み込まれ、他のコネクタ端子２に比べて僅かに幅が小さくされている。＃９のデータ端子は＃１のデータ端子の外側でこれと入れ子の状態になる位置に配置変更されている。その他の構成は図１と同様であり、同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。

図３には前記マルチメディアカードに対してデータ端子が８ビットとされる上位互換のメモリカードＭＣ４が例示される。メモリカードＭＣ１との相違点は、コネクタ端子２及び接続パッド３が１３個配置される点である。前記端子番号＃１〜＃７はマルチメディアカード準拠メモリカードＭＣ１とレイアウト構成が同一であり、追加された６個のコネクタ端子は端子番号＃８〜＃１３とされる。

前記＃１〜＃７のコネクタ端子２はカード基板１Ｃに対して第１列目のコネクタ端子列を構成し、追加された前記＃８〜＃１３のコネクタ端子２は第１列目のコネクタ端子列に対して離間配置された第２列目のコネクタ端子列を構成する。＃８〜＃１３のコネクタ端子２の大きさは他のコネクタ端子２の大きさと同じである。第１列目のコネクタ端子列と第２列目のコネクタ端子列とはコネクタ端子の列方向配置が列方向で相互にずれている。コネクタ端子２の端子間領域に着目すれば、第１列目のコネクタ端子列の端子間領域の配列と第２列目のコネクタ端子列の端子間領域の配列とが列方向で相互にずれている。要するに、図１のメモリカードＭＣ２と同様に、第１列目と第２列目のコネクタ端子は列相互間で千鳥状に配置されている。

このメモリカードＭＣ４は、端子＃２〜＃７がマルチメディアカード準拠メモリカードＭＣ１のマルチメディアカードモードと同一機能に割り当てられ、当該マルチメディアカードモードにおいてリザーブ端子であった端子＃１は第４ビット目のデータ端子ＤＡＴＡ３、追加された端子＃８、＃９、＃１０、＃１１、＃１２、＃１３は順次第２ビット目のデータ端子ＤＡＴＡ１、第５ビット目のデータ端子ＤＡＴＡ４、第７ビット目のデータ端子ＤＡＴＡ６、第８ビット目のデータ端子ＤＡＴＡ７、第６ビット目のデータ端子ＤＡＴＡ５、第２ビット目のデータ端子ＤＡＴＡ１とされる。第１ビット目のデータ端子ＤＡＴＡ０はマルチメディアカードモードと同じ端子＃７である。従ってこのメモリカードＭＣ４は、前記メモリカードＭＣ１のマルチメディアカードモードにおいてデータ入出力が８ビット並列で可能にされる点で前記メモリカードＭＣ１と相違される。

更にこのメモリカードＭＣ４は、前記マルチメディアカード準拠メモリカードＭＣ１に対して下位互換モードを備える。即ち、コントローラチップ５Ｂは、前記８ビットのデータ用端子＃１、＃７〜＃１３の内の１ビット＃７を用いる１ビットモードと、前記８ビットのデータ用端子＃１、＃７〜＃１３の内の４ビット＃１、＃７、＃８、＃１３を用いた４ビット並列入出力を行う４ビットモードと、前記８ビットのデータ用端子＃１、＃７〜＃１３を用いた８ビット並列入出力を行う８ビットモードとを有する。前記１ビットモードはメモリカードＭＣ４をマルチメディアカード準拠メモリカードＭＣ１として動作させる動作モードである。前記４ビットモードはメモリカードＭＣ２、ＭＣ３の４ビットモードと同じ動作モードである。

前記動作モードの設定は所定のコネクタ端子の状態又は所定のコネクタ端子からのコマンド入力状態に応答して設定すればよい。例えば、メモリカードＭＣ４をマルチメディアカード準拠メモリカードＭＣ１のカードソケットに装着したとき前記端子＃８〜＃１３はフローティングになるから、電源投入時にコントローラチップ５Ｂが前記４ビットモードとの相違を認識できるデータ端子ＤＡＴＳＡ１，ＤＡＴＡ２の双方又は一方のコネクタ端子２のフローティング状態をソフト的又はハード的に（ソフトウェアを専ら利用し又はハードウェア的な構成を専ら利用して）検出することにより、当該メモリカードＭＣ４に前記１ビットモードを設定すればよい。

また、前記メモリカードＭＣ４を図１のメモリカードＭＣ２のカードソケットに装着したとき前記端子＃９〜＃１２はフローティングになるから、電源投入時にコントローラチップ５Ｂがデータ端子ＤＡＴＳＡ４〜ＤＡＴＡ７の全部又は一部のコネクタ端子２のフローティング状態をソフト的又はハード的に検出することによって当該メモリカードＭＣ４に前記４ビットモードを設定すればよい。

また、前記メモリカードＭＣ４をそれ専用のカードソケットに装着したとき前記端子＃９〜＃１２はカードソケットのソケット端子に導通されるから、電源投入時にコントローラチップ５Ｂが少なくともデータ端子ＤＡＴＳＡ４〜ＤＡＴＡ７の全部又は一部にホスト装置から特定の信号若しくはコマンドが供給されるのを検出することによって当該メモリカードＭＣ４に前記８ビットモードを設定すればよい。

コントローラチップ５Ｂは接続パッド３に接続されるデータ入出力端子の数が８個である点で前記コントローラチップ５と相違する。その他の構成は図６と同様であり、同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。

図４には前記マルチメディアカードに対してデータ端子が８ビットとされる上位互換の別のメモリカードＭＣ５が例示される。このメモリカードＭＣ５のカード基板１Ｄは、メモリカードＭＣ４に対して、前記端子番号＃８、＃１３のコネクタ端子２の配置を図２のメモリカードＭＣ３と同様にした点で相違している。＃１３のデータ端子は第１列目の端子列に完全に組み込まれ、他のコネクタ端子２に比べて僅かに幅が小さくされている。＃８のデータ端子は＃１のデータ端子の外側でこれと入れ子の状態になる位置に配置変更されている。その他の構成は図３と同様であり、同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。

図５には前記マルチメディアカードに対してデータ端子が８ビットとされる上位互換の更に別のメモリカードＭＣ６が例示される。このメモリカードＭＣ６のカード基板１Ｅは、図３のメモリカードＭＣ４に対して、前記端子番号＃８、＃１３のコネクタ端子２の形状を図４の端子番号＃８、＃１３のコネクタ端子２を包含するように延在させた点で相違している。即ち、端子番号＃１３のコネクタ端子２は前記第１列目に配置されコネクタ端子列の列方向一端のコネクタ端子＃７と列方向で完全に隣合う位置まで延在され、端子番号＃８のコネクタ端子２は前記第１列目に配置されコネクタ端子列のコネクタ端子＃１と列方向で部分的に重なって隣合う位置まで延在されている。その他の構成は図３と同様であり、同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。

《ＩＣカードの互換性》
上記より明らかなように図１乃至図５のメモリカードＭＣ２〜ＭＣ６は図６のマルチメディアカード準拠メモリカードＭＣ１もしくは図示しない公知のマルチメディアカードに対して上位互換性を有し、例えば上位メモリカードのカードソケットに下位メモリカードを挿入して利用できる。更に、例えば上位メモリカードを下位メモリカードのソケットに挿入して利用できるという下位互換性も備える。詳しくは、図１、図２のメモリカードＭＣ２，ＭＣ３は図６のメモリカードＭＣ１との関係において上位及び下位互換性がある。図３のメモリカードＭＣ４は図６、図１のメモリカードＭＣ１，ＭＣ２との関係において上位及び下位互換性がある。図４のメモリカードＭＣ５は図６、図２のメモリカードＭＣ１，ＭＣ３との関係において上位及び下位互換性がある。そして図５のメモリカードＭＣ６は、図３のメモリカードＭＣ４のコネクタ端子２の配列と図４のメモリカードＭＣ５のコネクタ端子２の配列との相補湯を包含するコネクタ端子配列を有しているから、図１、図２、図３、図４及び図６の何れとの関係においても上位及び下位互換性のあるオールマイティーカードとして位置付けられる。

図７には前記オールマイティーカードＭＣ６に対応されたカードソケットに当該メモリカードＭＣ６を装着した状態が示される。カードソケット２２は奥部に夫々のコネクタ端子２に対応して突出されたソケット端子２２Ａを有する。前記コネクタ端子２の配列に、前記千鳥状で代表される形態の複数列配置を採用しているから、カードソケット２２のソケット端子２２Ａの突出量を変えて縦一列に配置する比較的簡単に構成を採用することができる。コネクタ端子２との接点はソケット端子２２Ａの先端（■印）部分である。

図８には図１のマルチメディアカード準拠メモリカードＭＣ１又は図示を省略するマルチメディアカードに対応されたカードソケット２１に前記オールマイティーなメモリカードＭＣ６を装着した状態が示される。前述のように、メモリカードＭＣ６は前記１ビットモードが設定されることによってマルチメディアカード準拠メモリカードＭＣ１又は図示を省略するマルチメディアカードと同じ動作が可能にされる。

図９には図２のマルチメディアカード準拠メモリカードＭＣ３に対応されたカードソケット２２に前記オールマイティーなメモリカードＭＣ６を装着した状態が示される。前述のように、メモリカードＭＣ６は前記４ビットモードが設定されることによってメモリカードＭＣ３と同じ動作が可能にされる。

特に図示はしないが、図７のカードソケット２２に図６及び図１乃至図４のメモリカードＭＣ１〜ＭＣ５を装着しても、夫々所定の動作モードで動作することができ、カード厚さがマルチメディアカードの１．４ｍｍ厚と略同じであり、相互に他の何れのカードソケットにも挿入して利用可能な互換性が容易に実現可能になる。

図１０には図７の前記カードソケット２２を有するデータ処理システムの概略ブロック図が示される。同図に示されるデータ処理システムは、前記１ビットモード、４ビットモード又は８ビットモードを選択可能なメモリカードＭＣ６が装着可能なカードソケット２２を有し、前記カードソケット２２は図７に示されるように装着されたメモリカードＭＣのコネクタ端子２に接続される複数個のソケット端子２２Ａを有し、前記ソケット端子２２Ａを介して前記メモリカードＭＣに前記１ビットモード、４ビットモード又は８ビットモードを選択的に設定可能なカードインタフェースコントローラ３０を備える。前記カードインタフェースコントローラ３０はホスト制御装置３１の制御を受ける。ホスト装置３１は例えばＣＰＵボードのような回路であり、マイクロプロセッサ、このマイクロプロセッサのワークＲＡＭを有し、バスを介して前記カードインタフェースコントローラ３０との間でコマンドやデータのインタフェース制御、そして、カードソケット２２に装着されたメモリカードＭＣに対して前述のような動作モードの設定制御を行う。これにより、ＭＣ１乃至ＭＣ６の何れのメモリカードも利用する事ができる。

尚、図示はしないが、メモリカードＭＣ２又はＭＣ３のカードソケットを有するデータ処理システムに対しても、同様にして複数種類のメモリカードを利用可能に構成する事ができる。

《電源間ショート防止》
前記図１乃至図５のメモリカードＭＣ２〜ＭＣ６において前後２列のコネクタ端子２の配列には電源間ショートの防止が考慮されている。上記の例では電源供給用コネクタ端子である＃４の端子の後方には端子が配置されていない。図７に例示されるように行方向の前後にコネクタ端子２が配置されている部分では、カードソケット２２のソケット端子は、短い端子２２Ａｓと長い端子２２Ａｌが交互にコネクタ端子２の半分のピッチで密集して配置されている。これに対して後ろにコネクタ端子が無ければ、図７に例示されるように、電源電圧（Ｖｄｄ）供給用の＃４のコネクタ端子に対応されるソケット端子２２Ａａの両隣には長いソケット端子２２Ａｌが配置されない。

これに対して図１１の（Ａ）に例示されるように、電源電圧（Ｖｄｄ）供給用の＃４のコネクタ端子の後ろに＃１０、＃１１のデータ端子を配置したメモリカードＭＣ７を想定する。このメモリカードＭＣ７に対応されるカードソケット２３では、＃４のコネクタ端子に対応されるソケット端子２３Ａａの隣には長いソケット端子２３Ａｂが配置される事になる。

上記メモリカードＭＣ７をカードソケット２３に挿入するとき、図１１の（Ｂ）に例示されるようにソケット端子２３Ａｂの接点（■印部分）は電源電圧Ｖｄｄを入力する＃４のコネクタ端子と回路の接地電圧Ｖｓｓを入力する＃３のコネクタ端子の表面に摺接する。このとき、電源電圧Ｖｄｄを受けるソケット端子２３Ａａが＃４のコネクタ端子に導通し、回路の接地電圧Ｖｓｓを受けるソケット端子２３Ａｃが＃３のコネクタ端子に導通すると、図１１の（Ｃ）に示されるように、２３Ａａの接点、＃４、２３Ａｂの接点、＃３、２３Ａｃの接点を介して電源電圧Ｖｄｄと接地電圧Ｖｓｓがショートする。

図７に例示されるように電源供給用コネクタ端子である＃４の端子の後方にコネクタ端子を配置しないことにより、そのような電源ショートの虞を未然に防止する事ができる。

前記電源ショートの対策は、図１２に例示されるように、メモリカード挿入方向第１列目のコネクタ端子列には、第２列目のコネクタ端子列に臨む部分に幅広の端子間距離を設定したコネクタ端子２Ａを設ければよい。要するにコネクタ端子２Ａの後方の角部分には比較的大きな面取り部分を形成しておけばよい。

その他の電源ショートの対策は、図１３に例示されるように、短い方のソケット端子２３Ａａ，２３Ａｃの接点の先端から、長い方のソケット端子２３Ａｂの接点の基端までの距離Ｄ１が、＃３、＃４のコネクタ端子の幅寸法Ｂ１よりもい大きければよい。また、ソケット端子２３Ａｂの太さが＃３、＃４のコネクタ端子の間隔寸法より十分小さければよい。但し、寸法的な規定によって電源ショートを防止する場合には、加工誤差や組立て誤差があり、また、メモリカード自体剛体と見なすには無理があるため、高い信頼性をもって電源ショートを防止するには図７や図１２の手段を講ずるのが得策である。

《配線引き回しの削減》
図１乃至図６で説明したメモリカードＭＣ１〜ＭＣ６は、前記カード基板上での配置順序は当該カード基板の一辺に対して前記コネクタ端子２、コントローラチップ５（５Ａ，５Ｂ）、フラッシュメモリチップ４の順とされ、前記コネクタ端子２はケーシング１２から露出される。前記コントローラチップ５（５Ａ，５Ｂ）は前記コネクタ端子２の配列方向に沿って縦長形状を有し、コネクタ端子２の側には当該コネクタ端子２に前記接続パッド３を介して接続される複数個のコネクタインタフェース端子５Ｐｉと前記フラッシュメモリチップ４の側には当該フラッシュメモリチップ４に接続される複数個のメモリインタフェース端子５Ｐｊとを有する。前記フラッシュメモリチップ４はコントローラチップ５（５Ａ，５Ｂ）の側に当該コントローラチップ５（５Ａ，５Ｂ）に接続される複数個のコントローラインタフェース端子４Ｐｋを有する。前記端子５Ｐｉ，５Ｐｊ，４Ｐｋは例えばボンディングパッドによって構成される。

これによれば、縦長のコントローラチップ５（５Ａ，５Ｂ）をコネクタ端子２の側に寄せ、コントローラチップ５（５Ａ，５Ｂ）の反対側にフラッシュメモリチップ４を配置するから、フラッシュメモリチップ４の配置領域を比較的大きくすることができる。さらに、前記コネクタ端子２、コントローラチップ５（５Ａ，５Ｂ）、メモリチップ４を夫々接続する配線はそれらの配列方向に規則的に配置すればよく、チップを迂回したり、複雑に折れ曲がる配線を採用しなくてもよい。

前記コントローラチップ５（５Ａ，５Ｂ）のコネクタインタフェース端子５Ｐｉに前記接続パッド３をボンディングワイヤ７を介して接続し、また、前記フラッシュメモリチップ４のコントローラインタフェース端子４Ｐｋに前記コントローラチップ５（５Ａ，５Ｂ）のメモリインタフェース端子５Ｐｊをボンディングワイヤ８及び導電パターン９を介して接続してよい。これにより、カード基板の配線層を簡素化でき、コスト低減に寄与できる。

図１４の比較例に示されるようにコントローラチップやフラッシュメモリチップのボンディングパッドのようなインタフェース端子の向きが接続パッド３の向きに対してバラバラである場合には、接続パッド、コントローラチップ、メモリチップを夫々接続する配線はチップを迂回したり、複雑な経路を通り、カード基板の配線層を複雑化し、電気的特性を劣化させ、コストを上昇させ、信頼性も低くなってしまう。

図１５には図６のマルチメディアカード準拠メモリカードＭＣ１の回路素子実装状態の詳細な構成を平面的に例示してある。図１６はその縦断面図である。図１５及び図１６の構成ではテスト端子１０は図示を省略してある。また、図１５、図１６では図６とは異なる参照符号を用いた部分がある。

カード基板１はガラスエポキシ樹脂などで構成され、そのカード基板１の裏面には前記コネクタ端子２が導電パターンで形成されている。カード基板１の表面には、配線パターンや導電パターンを介して前記コントローラチップ５、フラッシュメモリチップ４が実装されている。図において、３はスルーホール４０を介して対応するコネクタ端子２に接続された接続パッドである。

図１５において図６のボンディングワイヤ８は８ａ、８ｂ、８ｃに分けて図示してある。コントローラチップ５やメモリチップ４は所謂ベアチップであり、それらの前記外部端子５Ｐｉ，５Ｐｊ，４Ｐｋは、アルミニウム、アルミニウム合金、銅又は鉄合金等のボンディングパッドである。

前記フラッシュメモリチップ４は、例えばコントロールゲート、フローティングゲート、ソース及びドレインを持つ不揮発性メモリセルトランジスタをマトリクス配置したメモリセルアレイを有し、外部から供給されるコマンドとアドレスにしたがって、データ読み出し、消去、書込み、ベリファイなどの動作を行うようになっている。このフラッシュメモリチップ４は、複数個の外部端子４Ｐｋとして、チップ選択を指示するチップイネーブル信号（チップ選択信号とも称する）／ＣＥの入力端子、書込み動作を指示するライトイネーブル信号／ＷＥの入力端子、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７をコマン・データの入出力又はアドレスの入力の何れに用いるかを指示するコマン・データイネーブル信号／ＣＤＥの入力端子、出力動作を指示するアウトプットイネーブル信号／ＯＥの入力端子、データラッチタイミングを指示するクロック信号／ＳＣの入力端子、書込み動作中かを外部に指示するレディ・ビジー信号Ｒ／Ｂの出力端子、リセット信号／ＲＥＳの入力端子を有する。

前記コントローラチップ５は外部からの指示に従って前記フラッシュメモリチップ４に対するリード・ライト動作を制御し、更に、データセキュリティー若しくは著作権保護などを考慮して、前記フラッシュメモリチップ４に書込むデータに対して暗号化を行い、前記フラッシュメモリチップ４から読み出したデータに対して復号を行う機密保護機能を備えている。

コントローラチップ５の外部端子５Ｐｉは、コネクタ端子３の入出力機能に対応される。コントローラチップ５におけるメモリアクセスのための外部端子５Ｐｊとして、フラッシュメモリチップ４に対するチップ選択信号／ＣＥ０の出力端子、フラッシュメモリチップ４に対するチップ選択信号／ＣＥ１の出力端子を有し、更に前記フラッシュメモリチップ４の外部端子４Ｐｋに対応され且つそれとは入出力方向が逆にされた外部端子を有する。

上述のように、前記接続パッド３とコントローラチップ５の外部端子５Ｐｉとの接続にボンディングワイヤ７を用い、前記コントローラチップ５とフラッシュメモリチップ４との接続にボンディングワイヤ８ａ、８ｂ、８ｃを用いることにより、前記ボンディングワイヤによる接続と同機能の多数の配線パターンをカード基板１に密集させて形成しなくてもよい。コントローラチップ５やフラッシュメモリチップ４の上方空間を配線に利用できる。要するに、ボンディングワイヤの空中配線により、基板配線を簡略化することが可能になる。したがって、カード基板１のコスト低減に寄与することができる。

図１５の構成では２個のフラッシュメモリチップ４をボンディングワイヤでコントローラチップ５に並列的に接続している。このとき、前記２個の不揮発性メモリチップ４を夫々の外部端子４Ｐｋが露出するように位置をずらして重ねた状態で前記カード基板１に実装してある。これにより、夫々の不揮発性メモリチップ４を重ねずに配置する場合に比べて、コントローラチップ５との距離が短くなり、ボンディングワイヤ８ｂ、８ｃの引き回し長さが短くなる。したがって、ボンディングワイヤの不所望な接触や断線の虞を低減することができる。複数個の不揮発性メモリチップを積層するときのずらし量は、上層チップのボンディング用外部端子の下には一つ下層のチップが存在できる範囲で決めればよい。ボンディング用外部端子の下に下層のチップが存在していないと、ボンディング時の機械的な力によるチップ損傷の虞があるからである。

図１６において、前記コントローラチップ５及び不揮発性メモリチップ４は全体として熱硬化性樹脂５５でモールドされている。このとき、熱硬化性樹脂５５によるモールド領域にはスルーホール４０を含まないようになっている。したがって、圧力をかけてモールドを行うとき、モールド樹脂５５がスルーホール４０を介してカード基板１の裏側に漏れて、モールド不良を生ずるような虞を排除することができる。

図１６において、カード基板１の表面を覆うケーシング１２は例えば表面を絶縁コーティングした金属キャップ等で構成することができる。これにより、樹脂キャプに比べて、ＥＭＩ（Electro Magnetic Interference：電磁波妨害）対策になり、機械的な締め付けによる封止や高温のキャプ封止も可能になる。

《テスト端子》
図１乃至図６で説明したカード基板１、１Ａ〜１Ｅは、コントローラチップ５及びフラッシュメモリチップ４の実装後におけるテストを効率化するために、前記コントローラチップ５及び前記メモリチップ４に接続するテスト端子１０が設けられている。テスト端子１０はケーシングに組み込んだ後は常時露出させない方がよいから、この観点に立てば、前記テスト端子は前記カード基板のコネクタ端子３の形成面とは反対側の面に形成されている。

図１７には図６のマルチメディアカード準拠メモリカードＭＣ１のテスト端子の接続状態が例示される。図１７ではテスト端子の接続状態を強調するためにコントローラチップ５と不揮発性メモリチップ４との接続状態については図示を簡略化している。図１７において図６と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。

コントローラチップ５は、図６には図示を省略しているが外部端子５Ｐｊの一つとして内部でプルアップしたテスト信号／ＴＥＳＴの入力端子（単にテスト端子／ＴＥＳＴとも記す）を有する。このテスト端子／ＴＥＳＴは、ローレベルが入力されているとき、不揮発性メモリチップ４とのインタフェース端子、特に出力端子及び入出力端子を高出力インピーダンス状態、又は入出力動作不可能な状態に制御する。また、ＴＥＳＴ入力端子はセキュリティーのためシリアルコマンド（暗号命令）で入力制御してもよい。

カード基板１には前記コントローラチップ５のメモリインタフェース側のテスト端子／ＴＥＳＴに配線１１ａで接続されたテスト制御端子１０ａが形成されている。カード基板１には前記コントローラチップ５のメモリインタフェース側の残りの全ての外部端子５Ｐｊに配線１１ｂで一対一対応に接続されたテスト端子１０ｂが形成されている。また、前記コントローラチップ５のコネクタフェース側の外部端子５Ｐｉのうちグランド電源Ｖｓｓ用の外部端子に配線１１ｃで接続されたテスト用グランド端子１０ｃと、同様に、前記コントローラチップ５のコネクタインタフェース側の外部端子５Ｐｉのうち電源電圧Ｖｄｄ用の外部端子に配線１１ｄで接続されたテスト用電源端子１０ｄが設けられている。図１７において、３３で示されるものは静電破壊防止のためにカード基板１に追加されたガードリングである。このガードリング３３はカード基板１を周回し、回路のグランド電源端子に接続されている。

前記コントローラチップ５のメモリインタフェース側端子を高インピーダンス状態に制御する制御信号／ＴＥＳＴを前記コントローラチップ５に供給するコントロール端子１０ａを有するから、テスト端子１０ｂ〜１０ｄを用いてメモリチップ４を単独テストすることが容易になる。

テスト端子１０ｂ、１０ｃ、１０ｄが前記カード基板１に形成されているから、コントローラチップ５が静電破壊等によってメモリコントロール動作不可能にされたとき、外部からテスト端子１０ｂ、１０ｃ、１０ｄを介し前記不揮発性メモリチップ４を直接アクセス制御することができる。これにより、コントローラチップ５が破壊されても、不揮発性メモリチップ４にデータが残っていれば、これを容易に回復することができる。

《ハンドリング性向上》
図１乃至図６で説明したマルチメディアカード準拠カード等のメモリカードは、１．４ｍｍのように比較的薄く、また、２４ｍｍ×３２ｍｍのように比較的小さい。そのようなメモリカードＭＣ１〜ＭＣ６の保管及び取り扱い性能を向上させるために、図１８、図１９に例示されるようにメモリカードＭＣ１〜ＭＣ６のケーシング１２に表裏に貫通する貫通孔４０を形成する。貫通孔４０の周囲は、座ぐられていてケーシング１２の外縁に連通されている。図１８の例では座ぐり部分４１はメモリカードの種別などの情報を表示するための段差部（キャビティー領域）が流用されている。図１９では特別に座ぐり部分４１を形成してある。図１９において４２で示される部分はメモリカードの種別などの情報を表示するための領域である。貫通孔４０の周囲を補強するために所謂ハトメのような中空部材を挿入してもよい。

図２０に例示されるように開閉可能なリング４３に貫通孔４０を通せば、メモリカードＭＣ１（ＭＣ２〜ＭＣ６）の保管及び持ち運びが容易になる。またリング４３に通した状態を出荷形態としてもよい。

図２１に例示されるように、貫通孔４０にストラップ４４を通しても良い。図２２に例示されるようにストラップ４４をつけたままでメモリカードＭＣ１（ＭＣ２〜ＭＣ６）をＰＣカードアダプタ４５に装着する場合を想定する。同図（Ａ），（Ｂ），（Ｃ）の順に装着が進むと、前記貫通孔４０の部分もＰＣカードアダプタ４５に挿入されることになる。このとき、メモリカードＭＣ１（ＭＣ２〜ＭＣ６）の外縁に連通する前記座ぐり部分４１がストラップ４４の接続リング部分の逃げになり、ストラップ４４がメモリカードＭＣ１（ＭＣ２〜ＭＣ６）の装着を妨げる事はない。

また前記貫通孔４０には、図２３に例示されるように中空リベット５０を用いてコネクタ端子２の保護カバー５１を枢支（回動可能に軸支）してもよい。即ち、メモリカードＭＣ１（ＭＣ２〜ＭＣ６）の端子面と概略相似形の平板状の保護カバー５１を用意し、この保護カバー５１をメモリカードＭＣ１（ＭＣ２〜ＭＣ６）の端子面（コネクタ端子２が形成されている面）に重ね、その上から中空リベット５０を貫通孔４０に向けて挿入し、中空リベット５０の突出端を幅広に変形して、保護カバー５１を開閉可能にする。保護カバー５１は例えば薄いプラスチック板であり、前記ケーシング１２に重ねられた状態で前記コネクタ端子２を覆う。この保護カバー５１は不用意にコネクタ端子２に触れてしまう事態を抑制する事ができるから、この点で、メモリカードＭＣ１（ＭＣ２〜ＭＣ６）に実装されているコントローラチップ５の静電破壊防止を強化することができる。

図２４に示されるように、前記中空リベット５０の中空孔４０Ａに前記リング４３を通せば、メモリカードＭＣ１（ＭＣ２〜ＭＣ６）の保管及び持ち運びに便利である。

図２５に例示されるように保護カバー５１をつけたままでもメモリカードＭＣ１（ＭＣ２〜ＭＣ６）をＰＣカードアダプタ４５に装着する事ができる。同図（Ａ），（Ｂ），（Ｃ）の順に装着が進むと、前記中空リベット５０もＰＣカードアダプタ４５に挿入されることになるが、中空リベット５０の頭部が比較的薄ければメモリカードＭＣ１（ＭＣ２〜ＭＣ６）の装着を妨げる事はない。

尚、図２０乃至図２５においてメモリカードＭＣ１（ＭＣ２〜ＭＣ６）のキャビティー部分には前記貫通孔４０や中空リベット５０を避けてシールが貼り付けられている。シールには記憶容量などが印刷されている。前記貫通孔４０の形成とシール貼り付けは別工程で行われるから、相互の孔の位置合わせなどを行わなくて済む。

《メモリカードの破損防止》
図２６にはメモリカードＭＣ１（ＭＣ２〜ＭＣ６）の端子面の状態が、（Ａ）平面図、（Ｂ）正面図、（Ｃ）側面図によって例示される。メモリカードＭＣ１（ＭＣ２〜ＭＣ６）に、メモリカード挿入方向先端縁部６０からケーシング１２の端子面６１に至る斜面又は円弧で形成された案内部６２を形成する。この案内部６２の斜面（所謂Ｃ加工面）又は円弧（Ｒ加工面）はその他の端縁部に形成された斜面及び円弧よりも大きくされている。

メモリカードＭＣ１（ＭＣ２〜ＭＣ６）をカードソケットに挿入するとき、先ず、メモリカードＭＣ１（ＭＣ２〜ＭＣ６）の前記案内部６２にソケット端子２０Ａ（２１Ａ，２２Ａ）の接点が当接し、接点が衝撃的にカードの先端に衝突することなく、接点を緩やかに端子面６１に案内する。これにより、経時的にメモリカードＭＣ１（ＭＣ２〜ＭＣ６）のケーシング１２の先端部が変形したり亀裂が入る虞を未然に防止することができる。ソケット端子に曲がりを生ずる虞もない。

前記案内部６２はカード基板１（１Ａ〜１Ｅ）に形成するのは難しく、ケーシング１２に形成するのが容易である。したがって、端子面６１においてカード基板１（１Ａ〜１Ｅ）の周囲にはある程度の幅を持ってケーシングの肉厚が残っていなければならない。このとき、図２６に代表されるようにカード基板の方向性を示すための斜め切取り部分６３が存在すると、前記肉厚部分を確保するのが難しい場合も想定される。その場合には、図２７に例示されるように、斜め切取り部分６３を２辺切り取り部分６４として成形すれば、ケーシング１２のその部分の肉厚を確保し易くなる。

《情報表示》
メモリカードＭＣ１（ＭＣ２〜ＭＣ６）では記憶容量等のようにその属性情報等が表示される。そのような情報表示は図２８に例示されるようにケーシング１２へのシール６６の貼り付けで行ってもよい。部品点数削減等を考慮する場合のは、図２９に例示されるように、所要の文字情報６７をケーシング１２の表面に予め印刷しておけばよい。特に図示はしないが、印刷に代えて文字情報６７をケーシング１２の表面に予め凹陥形成してもよい。前記印刷又は凹陥形成はメモリカードの組立て前に行うのが良い。半導体チップに無用なストレスを与えずに済む。

また、図３０に例示されるように、カードソケットへのメモリカードＭＣ１（ＭＣ２〜ＭＣ６）の挿入方向を指示する指示記号（例えば三角記号）６８を前記ケーシング１２の表面に予め凹陥形成する。特に図示はしないが、凹陥形成に代えて指示記号（例えば三角記号）６８をケーシング１２の表面に予め印刷してもよい。これにより、指示記号を有するシール等の部品を削減する事ができる。

《ライトプロテクト》
メモリカードＭＣ１（ＭＣ２〜ＭＣ６）は前述のように比較的小さく薄いから、ライトプロテクトのために機械的なスライド機能を採用するスペースを割く事は難しい。このような事情の下で、ライトプロテクトが必要な場合には、図３１及び図３２に例示されるシール構造、図３３及び図３４に例示される爪構造を採用すればよい。

図３１はシール方式によるライトプロテクト解除状態（書換え可能状態）を示し、図３２はシール方式によるライトプロテクト状態を示す。各図において（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。シール方式ではケーシング１２に溝７０を形成しておき、溝７０をシール７１で覆う事によって、カードソケット側の図示を省略するレバーが溝７０に入り込まず、これによってライトプロテクト解除状態が検出される。ライトプロテクトを行う場合には図３２に例示されるように溝７０からシールを外せばよい。再度シールを貼ればライトプロテクトを解除できる。

シール７１の段差の増加を防止するには、図示には明示されていないが、その領域だけキャビティー化、即ち薄く凹状にして、ケーシングの全体的な厚さを抑えるようにしてもよい。

図３３は爪方式によるライトプロテクト解除状態（書換え可能状態）を示し、図３４は爪方式によるライトプロテクト状態を示す。各図において（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。爪方式ではケーシング１２の１辺に表裏に貫通する一対の割端部７３Ａ，７３Ａを離間形成し、割端部７３Ａ、７３Ａの間にはケーシング１２の表裏に割溝７３Ｂを形成し、これにより、折り曲げ可能な爪７３を形成しておく。爪７３が折られていない状態では、カードソケット側の図示を省略するレバーが爪７３に阻まれて動かず、これによってライトプロテクト解除状態が検出される。ライトプロテクトを行う場合には図３４に例示されるように爪７３を折ってケーシング１２に溝７４を形成すればよい。溝７４をシール等で覆えばライトプロテクトを再び解除できる。

《フラッシュメモリチップ》
ここで、前記フラッシュメモリチップ４について説明しておく。図３５にはフラッシュメモリチップ４の一例が示される。同図において、１０３で示されるものはメモリアレイであり、メモリマット、データラッチ回路及びセンスラッチ回路を有する。メモリマット１０３は電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタを多数有する。メモリセルトランジスタは、例えば図３６に例示されるように、半導体基板若しくはメモリウェルＳＵＢに形成されたソースＳ及びドレインＤと、チャンネル領域にトンネル酸化膜を介して形成されたフローティングゲートＦＧ、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートＣＧを有して構成される。コントロールゲートＣＧはワード線１０６に、ドレインＤはビット線１０５に、ソースＳは図示を省略するソース線に接続される。

外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレクサ１０７を介してＸアドレスバッファ１０８に供給される。Ｘアドレスデコーダ１０９はＸアドレスバッファ１０８から出力される内部相補アドレス信号をデコードしてワード線を駆動する。

前記ビット線１０５の一端側には、図示を省略するセンスラッチ回路が設けられ、他端には同じく図示を省略するデータラッチ回路が設けられている。ビット線１０５はＹアドレスデコーダ１１１から出力される選択信号に基づいてＹゲートアレイ回路１１３で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹアドレスカウンタ１１２にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号が前記Ｙアドレスデコーダ１１１に与えられる。

Ｙゲートアレイ回路１１３で選択されたビット線は、データ出力動作時には出力バッファ１１５の入力端子に導通され、データ入力動作時にはデータ制御回路１１６を介して入力バッファ１１７の出力端子に導通される。出力バッファ１１５、入力バッファ１１７と前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マルチプレクサ１０７で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ１０７及び入力バッファ１１７を介してモード制御回路１１８に与えられる。前記データ制御回路１１６は、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、モード制御回路１１８の制御に従った論理値のデータをメモリアレイ１０３に供給可能にする。

制御信号バッファ回路１１９には、アクセス制御信号として前記チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、データラッチタイミングを指示する信号／ＳＣ、リセット信号／ＲＥＳ及びコマンド・データイネーブル信号／ＣＤＥが供給される。モード制御回路１１８は、それら信号の状態に応じて外部との信号インタフェース機能などを制御し、また、コマンドコードに従って内部動作を制御する。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に対するコマンド又はデータ入力の場合、前記信号／ＣＤＥがアサートされ、コマンドであれば更に信号／ＷＥがアサート、データであれば信号／ＷＥがネゲートされる。アドレス入力であれば、前記信号／ＣＤＥがネゲートされ、信号／ＷＥがアサートされる。これにより、モード制御回路１１８は、外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からマルチプレクス入力されるコマンド、データ及びアドレスを区別できる。モード制御回路１１８は、消去や書込み動作中にレディー・ビジー信号Ｒ／Ｂをアサートしてその状態を外部に知らせることができる。

内部電源回路１２０は、書込み、消去、ベリファイ、読み出しなどのための各種動作電源１２１を生成して、前記Ｘアドレスデコーダ１０９やメモリセルアレイ１０３に供給する。

前記モード制御回路１１８は、コマンドに従ってフラッシュメモリチップ４を全体的に制御する。フラッシュメモリチップ４の動作は、基本的にコマンドによって決定される。フラッシュメモリに割り当てられているコマンドは、読み出し、消去、書込み、等のコマンドとされる。

フラッシュメモリチップ４はその内部状態を示すためにステータスレジスタ１２２を有し、その内容は、信号／ＯＥをアサートすることによって入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明はマルチメディアカードの外形仕様以外のメモリカード、例えばコンパクトフラッシュメモリ等の別の規格のメモリにも適用することができる。また、メモリカードに限らず、インタフェースカードとして機能するＩＣカードにも適用できる。マルチメディアカード等の小さく薄いＩＣカードの仕様であってもインタフェースカードに適用することは可能である。本発明のＩＣカードに実装されるメモリは不揮発性メモリに限定されるものではなく、揮発性メモリ（ＳＲＡＭ、ＤＲＡＭ等）であってもよい。また、不揮発性メモリと揮発性メモリとの双方が搭載されるＩＣカードであってもよい。メモリカードの用途によっては、前記フラッシュメモリチップは、別の記憶形式による不揮発性メモリチップ、マスクＲＯＭであってもよい。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリカードに適用した場合について説明したが、本発明はそれに限定されず、通帳、クレジットカード、ＩＤカード等のＩＣカードの用途にも適用することができる。

マルチメディアカードに対してデータ端子が４ビットとされる上位互換のメモリカードの端子面と実装面を示す説明図である。 マルチメディアカードに対してデータ端子が４ビットとされる上位互換の別のメモリカードの端子面と実装面を示す説明図である。 マルチメディアカードに対してデータ端子が８ビットとされる上位互換のメモリカードの端子面と実装面を示す説明図である。 マルチメディアカードに対してデータ端子が８ビットとされる上位互換の別のメモリカードの端子面と実装面を示す説明図である。 マルチメディアカードに対してデータ端子が８ビットとされる上位互換の更に別のメモリカードの端子面と実装面を示す説明図である。 マルチメディアカード準拠メモリカードの端子面と実装面の状態を示す説明図である。 図５のオールマイティーカードに対応されたカードソケットに当該メモリカードを装着した状態を示す説明図である。 図１のマルチメディアカード準拠メモリカードに対応されたカードソケットに前記オールマイティーなメモリカードを装着した状態を示す説明図である。 マルチメディアカード準拠メモリカードに対応されたカードソケットに前記オールマイティーなメモリカードを装着した状態を示す説明図である。 図７のカードソケットを有するデータ処理システムの概略ブロック図である。 電源間ショートを生ずるコネクタ端子配列を比較例として示す説明図である。 コネクタ端子の面取り部分によって電源間ショート防止を講ずる例を示す説明図である。 ソケット端子の長さ寸法などによって電源間ショート防止を講ずる例を示す説明図である。 カード基板上で配線引き回しが増大する比較例を示す説明図である。 図６のマルチメディアカード準拠メモリカードの回路素子実装状態の詳細な構成を例示した平面図である。 図１５の縦断面図である。 図６のマルチメディアカード準拠メモリカードのテスト端子等の接続状態を専ら例示する平面図である。 メモリカードに貫通孔を形成した第１の例を示す斜視図である。 メモリカードに貫通孔を形成した第２の例を示す斜視図である。 メモリカードに形成した貫通孔の第１の利用形態を例示する斜視図である。 メモリカードに形成した貫通孔の第２の利用形態を例示する斜視図である。 図２１のメモリカードをＰＣカードアダプタに装着する操作を示す説明図である。 メモリカードに保護カバーを設けた例を示す斜視図である。 保護カバーを設けたメモリカードの保管態様を例示する斜視図である。 図２３のメモリカードをＰＣカードアダプタに装着する操作を示す説明図である。 メモリカードのケーシングに案内部を設けた第１の例を示す説明図である。 メモリカードのケーシングに案内部を設けた第２の例を示す説明図である。 メモリカードの属性情報をシールを貼って表示するメモリカードの例を示す分解斜視図である。 メモリカードの属性情報をケーシングへの印刷で表示するメモリカードの例を示す分解斜視図である。 メモリカードの挿入方向を示す支持記号をケーシングに凹陥形成で表示するメモリカードの例を示す斜視図である。 シール方式によるライトプロテクト解除状態を示す説明図である。 シール方式によるライトプロテクト状態を示す説明図である。 爪方式によるライトプロテクト解除状態を示す説明図である。 爪方式によるライトプロテクト状態を示す説明図である。 フラッシュメモリチップの構成を例示するブロック図である。 フラッシュメモリチップ用の不揮発性メモリセルトランジスタの構造を概略的に示す断面図である。

符号の説明

ＭＣ１〜ＭＣ６ メモリカード
１、１Ａ〜１Ｅ カード基板
２ コネクタ端子
２Ａ 面取部分を有するコネクタ端子
３ 接続パッド
４ フラッシュメモリチップ
４Ｐｋ コントローラインタフェース端子
５ コントローラチップ
５Ｐｉ コネクタインタフェース端子
５Ｐｊ メモリインタフェース端子
７，８，９、１１ ボンディングワイヤ
１０ テスト端子
１０ａ 制御端子
１２ ケーシング
２０，２１，２２ カードソケット
２０Ａ，２１Ａ，２２Ａ ソケット端子
３０ カードインタフェースコントローラ
３１ ホスト装置
４０ 貫通孔
４１ 座ぐり部分
５１ 保護カバー
６２ 案内部
６７ 文字情報
６８ 指示記号
７０ 溝
７１ シール
７３ 爪

Claims (18)

1. カード基板と、
   前記カード基板上に搭載された第１フラッシュメモリチップおよび前記第１フラッシュメモリチップを制御するためのコントローラチップと、
   前記第１フラッシュメモリチップおよび前記第１コントローラチップを封止する樹脂と、
   前記カード基板の一部を覆うケーシングと、
   前記カード基板上に形成されており、且つ、前記樹脂および前記ケーシングから露出された複数のコネクタ端子とを有するＩＣカードであって、
   前記カード基板上には、前記第１フラッシュメモリチップと電気的に接続された複数のテスト端子が前記樹脂から露出されて配置されており、
   前記複数のコネクタ端子は、第１列目と第２列目のそれぞれに複数配置されるように、前記ＩＣカードの挿入方向の前後に２列に配置され、
   前記第２列目のコネクタ端子は、前記第１列目のコネクタ端子間領域の後方に配置されており、
   前記複数のコネクタ端子は８ビット分のデータ端子およびコマンド端子を含み、
   前記コントローラチップは、前記８ビット分のデータ端子のうちの１ビットを用いる１ビットモード、前記８ビット分のデータ端子のうちの４ビットを用いる４ビットモード、および、前記８ビット分のデータ端子のうちの８ビットを用いる８ビットモードを備え、
   前記１ビットモード、前記４ビットモードおよび前記８ビットモードの設定は、前記コマンド端子からのコマンド入力状態に応じて設定され、
   前記１ビットモードにおいては、前記第２列目に配置されたデータ端子を用いず、前記第１列目に配置されたデータ端子を用い、
   前記４ビットモードおよび８ビットモードにおいては、前記第１列目および前記第２列目に配置されたデータ端子を用い、
   前記１ビットモード、前記４ビットモードおよび前記８ビットモードで使用される前記データ端子の数は、前記８ビットモードで使用されるデータ端子の数が前記４ビットモードで使用されるデータ端子の数よりも多く、前記４ビットモードで使用されるデータ端子の数が前記１ビットモードで使用されるデータ端子の数よりも多いことを特徴とするＩＣカード。
2. カード基板と、
   前記カード基板上に搭載された第１フラッシュメモリチップおよび前記第１フラッシュメモリチップを制御するためのコントローラチップと、
   前記第１フラッシュメモリチップおよび前記コントローラチップを封止する樹脂と、
   前記カード基板の一部を覆うケーシングと、
   前記カード基板上に形成されており、且つ、前記樹脂および前記ケーシングから露出された複数のコネクタ端子とを有するＩＣカードであって、
   前記カード基板上には、前記第１フラッシュメモリチップと電気的に接続された複数のテスト端子が前記樹脂から露出されて配置されており、
   前記複数のコネクタ端子は、第１列目と第２列目のそれぞれに複数配置されるように、前記ＩＣカードの挿入方向の前後に２列に配置され、
   前記第２列目のコネクタ端子は、前記第１列目のコネクタ端子間領域の後方に配置されており、
   前記第２列目のコネクタ端子の両端のコネクタ端子の寸法は、他のコネクタ端子の寸法よりも大きく、
   前記複数のコネクタ端子は８ビット分のデータ端子およびコマンド端子を含み、
   前記コントローラチップは、前記８ビット分のデータ端子のうちの１ビットを用いる１ビットモード、前記８ビット分のデータ端子のうちの４ビットを用いる４ビットモード、および、前記８ビット分のデータ端子のうちの８ビットを用いる８ビットモードを備え、
   前記１ビットモード、前記４ビットモードおよび前記８ビットモードの設定は、前記コマンド端子からのコマンド入力状態に応じて設定され、
   前記１ビットモードにおいては、前記第２列目に配置されたデータ端子を用いず、前記第１列目に配置されたデータ端子を用い、
   前記４ビットモードおよび８ビットモードにおいては、前記第１列目および前記第２列目に配置されたデータ端子を用い、
   前記１ビットモード、前記４ビットモードおよび前記８ビットモードで使用される前記データ端子の数は、前記８ビットモードで使用されるデータ端子の数が前記４ビットモードで使用されるデータ端子の数よりも多く、前記４ビットモードで使用されるデータ端子の数が前記１ビットモードで使用されるデータ端子の数よりも多いことを特徴とするＩＣカード。
3. カード基板と、
   前記カード基板上に搭載された第１フラッシュメモリチップおよび前記第１フラッシュメモリチップを制御するためのコントローラチップと、
   前記第１フラッシュメモリチップおよび前記コントローラチップを封止する樹脂と、
   前記カード基板の一部を覆うケーシングと、
   前記カード基板上に形成されており、且つ、前記樹脂および前記ケーシングから露出された複数のコネクタ端子とを有するＩＣカードであって、
   前記カード基板上には、前記第１フラッシュメモリチップと電気的に接続された複数のテスト端子が前記樹脂から露出されて配置されており、
   前記複数のコネクタ端子は、第１列目と第２列目のそれぞれに複数配置されるように、前記ＩＣカードの挿入方向の前後に２列に配置され、
   前記第２列目のコネクタ端子は、前記第１列目のコネクタ端子間領域の後方に配置されており、
   前記複数のコネクタ端子は８ビット分のデータ端子およびコマンド端子を含み、
   前記コントローラチップは、前記８ビット分のデータ端子のうちの１ビットを用いる１ビットモード、前記８ビット分のデータ端子のうちの４ビットを用いる４ビットモード、および、前記８ビット分のデータ端子のうちの８ビットを用いる８ビットモードを備え、
   前記１ビットモード、前記４ビットモードおよび前記８ビットモードの設定は、前記コマンド端子からのコマンド入力状態に応じて設定され、
   前記１ビットモードにおいては、前記第２列目に配置されたデータ端子を用いず、前記第１列目に配置されたデータ端子を用い、
   前記４ビットモードおよび８ビットモードにおいては、前記第１列目および前記第２列目に配置されたデータ端子を用い、
   前記１ビットモード、前記４ビットモードおよび前記８ビットモードで使用される前記データ端子の数は、前記８ビットモードで使用されるデータ端子の数が前記４ビットモードで使用されるデータ端子の数よりも多く、前記４ビットモードで使用されるデータ端子の数が前記１ビットモードで使用されるデータ端子の数よりも多いことを特徴とするＩＣカード。
4. 表側および裏側を有するカード基板と、
   前記カード基板の表側に搭載された第１フラッシュメモリチップおよび前記第１フラッシュメモリチップを制御するためのコントローラチップと、
   前記カード基板の表側に形成され、且つ、第１フラッシュメモリチップおよび前記コントローラチップを封止する樹脂と、
   前記カード基板の表側および前記樹脂を覆うケーシングと、
   前記カード基板の裏側に配置されており、且つ、前記樹脂および前記ケーシングから露出された複数のコネクタ端子とを有するＩＣカードであって、
   前記カード基板の表側には、前記第１フラッシュメモリチップと電気的に接続された複数のテスト端子が前記樹脂から露出されて配置されており、
   前記複数のコネクタ端子は、第１列目と第２列目のそれぞれに複数配置されるように、前記ＩＣカードの挿入方向の前後に２列に配置され、
   前記第２列目のコネクタ端子は、前記第１列目のコネクタ端子間領域の後方に配置されており、
   前記第１列目のコネクタ端子は電源電圧供給用のコネクタ端子を有し、
   前記第２列目のコネクタ端子は、前記電源電圧供給用のコネクタ端子の両側に隣り合う前記コネクタ端子の間の領域の後方以外の領域に配置されており、
   前記第２列目のコネクタ端子の両端のコネクタ端子の寸法は、他のコネクタ端子の寸法よりも大きく、
   前記複数のコネクタ端子は、８ビット分のデータ端子およびコマンド端子を含み、
   前記コントローラチップは、前記８ビット分のデータ端子のうちの１ビットを用いる１ビットモード、前記８ビット分のデータ端子のうちの４ビットを用いる４ビットモード、および、前記８ビット分のデータ端子のうちの８ビットを用いる８ビットモードを備え、 前記１ビットモード、前記４ビットモードおよび前記８ビットモードの設定は、前記コマンド端子からのコマンド入力状態に応じて設定され、
   前記１ビットモードにおいては、前記第２列目に配置されたデータ端子を用いず、前記第１列目に配置されたデータ端子を用い、
   前記４ビットモードおよび８ビットモードにおいては、前記第１列目および前記第２列目に配置されたデータ端子を用い、
   前記１ビットモード、前記４ビットモードおよび前記８ビットモードで使用される前記データ端子の数は、前記８ビットモードで使用されるデータ端子の数が前記４ビットモードで使用されるデータ端子の数よりも多く、前記４ビットモードで使用されるデータ端子の数が前記１ビットモードで使用されるデータ端子の数よりも多いことを特徴とするＩＣカード。
5. 請求項１乃至４の何れか１項に記載のＩＣカードであって、前記１ビットモードにおいては、前記８ビット分のデータ端子のうち１個のデータ端子を使用することを特徴とするＩＣカード。
6. 請求項５に記載のＩＣカードであって、前記４ビットモードにおいては、前記８ビット分のデータ端子のうち４個のデータ端子を使用して、４ビット並列入出力を行うことを特徴とするＩＣカード。
7. 請求項５又は６に記載のＩＣカードであって、前記８ビットモードにおいては、前記８ビット分のデータ端子のうち８個のデータ端子を使用して、８ビット並列入出力を行うことを特徴とするＩＣカード。
8. 請求項１乃至７の何れか１項に記載のＩＣカードであって、前記複数の端子は、前記カード基板の、前記複数のコネクタ端子が形成された面とは反対側の面上に形成されていることを特徴とするＩＣカード。
9. 請求項１乃至８の何れか１項に記載のＩＣカードであって、前記複数のテスト端子は、前記第１フラッシュメモリチップをテストするための端子であることを特徴とするＩＣカード。
10. 請求項１乃至８の何れか１項に記載のＩＣカードであって、前記複数のテスト端子は、前記コントローラチップが動作不能時に、第１フラッシュメモリチップに残されたデータを回復するための端子であることを特徴とするＩＣカード。
11. 請求項１乃至１０の何れか１項に記載のＩＣカードであって、前記基板上には導電パターンが設けられており、
    前記導電パターンは前記コントローラチップおよび前記フラッシュメモリチップにボンディングワイヤで接続されており、
    前記複数のテスト端子は、前記導電パターンに接続されていることを特徴とするＩＣカード。
12. 請求項１乃至１１の何れか１項に記載のＩＣカードであって、前記複数のコネクタ端子は、更に、クロック入力端子を含むことを特徴とするＩＣカード。
13. 請求項１乃至１２の何れか１項に記載のＩＣカードであって、前記複数のコネクタ端子は、全部で１３個設けられて成るものであることを特徴とするＩＣカード。
14. 請求項１乃至１３の何れかに１項に記載のＩＣカードであって、前記第１フラッシュメモリチップの平面寸法は、前記コントローラチップの平面寸法よりも大きいことを特徴とするＩＣカード。
15. 請求項１乃至１４の何れか１項に記載のＩＣカードは、更に、第２フラッシュメモリチップを有することを特徴とするＩＣカード。
16. 請求項１５に記載のＩＣカードであって、前記第２フラッシュメモリチップは前記第１フラッシュメモリチップ上に積層されていることを特徴とするＩＣカード。
17. 請求項１乃至１６の何れか１項に記載のＩＣカードであって、前記ＩＣカードの厚さは、１．４ｍｍであることを特徴とするＩＣカード。
18. 請求項１乃至１７の何れか１項に記載のＩＣカードであって、前記ＩＣカードの平面形状の外形寸法は、２４ｍｍ×３２ｍｍであることを特徴とするＩＣカード。

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