KR20210103167A - 반도체 패키지 - Google Patents

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KR20210103167A
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KR
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semiconductor chip
layer
block
pattern
chip
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KR1020200017563A
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박수정
임윤혁
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삼성전자주식회사
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 패키지가 제공된다. 서로 대향하는 제1 면과 제2 면을 포함하는 인터포저층, 제1 면 상에, 제1 방향으로 이격되는 서로 다른 제1 반도체 칩과 제2 반도체 칩, 및 제1 반도체 칩과 제2 반도체 칩 상에, 서로 다른 제1 패턴과 제2 패턴을 포함하는 블록 공중합체막을 포함하되, 제1 패턴과 제2 패턴 중 하나는 그라파이트(graphite)를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
최근 고성능의 소자 구현이 요구되면서, 반도체 칩 사이즈의 증가 및 그에 따른 반도체 패키지 사이즈가 증가하고 있다. 반면, 전자 장치의 슬림화 경향에 따라 반도체 패키지의 두께는 오히려 감소하고 있다.
한편, 반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 칩을 하나의 반도체 패키지 안에 통합함으로써, 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행할 수 있게 되었다.
반도체 패키지 내에 여러 개의 반도체 칩이 통합됨에 따라, 반도체 패키지가 동작을 하면서 많은 열을 발생시키게 되고, 많은 열은 반도체 패키지의 동작 성능을 저하시키는 문제를 발생시킬 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 블록 공중합체막(block copolymer)를 이용하여, 반도체 패키지의 방열 특성을 개선하고 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 대향하는 제1 면과 제2 면을 포함하는 인터포저층, 제1 면 상에, 제1 방향으로 이격되는 서로 다른 제1 반도체 칩과 제2 반도체 칩, 및 제1 반도체 칩과 제2 반도체 칩 상에, 서로 다른 제1 패턴과 제2 패턴을 포함하는 블록 공중합체막을 포함하되, 제1 패턴과 제2 패턴 중 하나는 그라파이트(graphite)를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 대향하는 제1 면과 제2 면을 포함하는 기판, 기판의 제1 면 상에 실장되는 제1 반도체 칩, 제1 반도체 칩 상에 배치되고, 제1 반도체 칩을 관통하는 관통 비아를 통해 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩, 제1 반도체 칩의 상면과 제2 반도체 칩의 측면을 감싸는 몰딩층, 및 몰딩층의 상면과 제2 반도체 칩의 상면에 배치되고, 서로 다른 제1 패턴과 제2 패턴을 포함하는 블록 공중합체막을 포함하되, 제1 패턴과 제2 패턴 중 하나는 그라파이트(graphite)를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 내부에 접지 전극을 포함하는 패키지 기판, 하나 이상의 제1 연결 단자를 통해 패키지 기판과 연결되는 인터포저층, 하나 이상의 제2 연결 단자를 통해 인터포저층과 연결되는 반도체 칩, 및 그라파이트를 포함하는 제1 패턴과 그라파이트를 포함하지 않는 제2 패턴을 포함하는 블록 공중합체막을 포함하고, 인터포저층은, 제1 연결 단자와 전기적으로 연결되는 연결 패드를 포함하는 패시베이션층과, 패시베이션층 상에 연결 패드와 전기적으로 연결되는 복수의 재배선 패턴을 포함하고 제2 연결 단자와 전기적으로 연결되는 재배선층을 포함하고, 블록 공중합체막은, 반도체 칩의 외측면과 인터포저층의 측면을 따라 연장되고, 접지 전극과 연결된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2a 및 도 2b는 도 1의 블록 공중합체막을 설명하기 위한 도면이다.
도 3a 내지 도 3d는 도 1의 블록 공중합체막을 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 15은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 18은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 20은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 기판(100), 외부 연결단자(102), 언더필 물질(114), 내부 연결단자(112), 인터포저층(200), 몰딩층(300), 제1 반도체 칩 내지 제3 반도체 칩(318, 328, 338) 및 블록 공중합체막(400)을 포함할 수 있다.
기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 기판(100)의 제1 면(100a)은 제3 방향(DR3)을기준으로 기판(100)의 상면을 의미할 수 있고, 기판(100)의 제2 면(100b)은 제3 방향(DR3)을기준으로 기판(100)의 하면을 의미할 수 있다.
기판(100)은 패키지용 기판일 수 있고, 예를 들어 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판 등일 수 있다. 기판(100)이 인쇄 회로 기판인 경우에, 기판(100)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 기판(100)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 기판(100)의 표면은 솔더레지스트에 의해서 커버될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
외부 연결단자(102)는 기판(100)의 제1 면(100a)에 배치될 수 있다. 외부 연결단자(102)는 기판(100)의 제2 면(100b)로부터 볼록하게 돌출될 수 있다. 외부 연결단자(102)는 반도체 패키지를 외부 장치와 전기적으로 연결시킬 수 있다. 외부 연결단자(102)는 예를 들어 BGA(Ball Grid Array)일 수 있다.
내부 연결단자(112)는 기판(100)의 제2 면(100b)에 배치될 수 있다. 내부 연결단자(112)는 기판(100)과 인터포저층(200)의 사이에 배치될 수 있다. 내부 연결단자(112)는 기판(100)의 제2 면(100b)으로부터 볼록하게 돌출될 수 있다. 본 도면에서 내부 연결단자(112)는 볼의 형태를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한 내부 연결단자(112)는 외부 연결단자(102)와 크기 또는 모양이 실질적으로 동일할 수 있고, 본 도면에서 도시된 바와 같이 다를 수 있다. 예를 들어, 내부 연결단자(112)는 외부 연결단자(102)보다 크기가 작을 수 있다.
외부 연결단자(102)와 내부 연결단자(112)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
언더필 물질(114)은 기판(100)과 인터포저층(200) 사이에 배치될 수 있다. 언더필 물질(114)은 기판(100)의 제2 면(100b)과 인터포저층(200)의 제2 면(100b) 사이에 배치될 수 있다. 언더필 물질(114)은 내부 연결단자(112)를 감쌀 수 있다. 언더필 물질(114)은 내부 연결단자(112)를 보호할 수 있다.
언더필 물질(114)은 예를 들어, 에폭시 계열의 수지, 벤조사이클로부틴 또는 폴리이미드를 포함할 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 언더필 물질(114)은 실리카 필러를 더 포함할 수도 있다. 다른 예를 들어, 언더필 물질(114)은 접착제 및 플럭스(flux)를 포함할 수 있다. 플럭스는 산화막 제거제를 포함할 수 있다. 또 다른 예를 들어, 언더필 물질(114)은 실리카 필러 또는 플럭스를 포함할 수 있다. 또 다른 예를 들어, 언더필 물질(114)은 비전도성 페이서트를 포함할 수 있다.
인터포저층(200)은 서로 대향하는 제1 면(200a) 및 제2 면(200b)을 포함할 수 있다. 인터포저층(200)의 제1 면(200a)은 제3 방향(DR3)을기준으로 인터포저층(200)의 상면을 의미할 수 있고, 인터포저층(200)의 제2 면(200a)은 제3 방향(DR3)을기준으로 인터포저층(200)의 하면을 의미할 수 있다.
인터포저층(200)은 제1 패시베이션층(204), 기판층(212), 재배선층(220) 및 제2 패시베이션층(244)을 포함할 수 있다.
제1 패시베이션층(204)은 연결 패드(206)를 포함할 수 있다. 제1 패시베이션층(204)은 연결 패드(206)의 적어도 일부를 노출시킬 수 있다. 연결 패드(206)는 도전성 물질을 포함할 수 있고, 하나 이상의 내부 연결단자(112)와 전기적으로 연결될 수 있다. 이에 따라 인터포저층(200)은 내부 연결단자(112)를 통해 기판(100)에 본딩됨과 동시에 전기적으로 연결될 수 있다. 제1 패시베이션층(204)은 예를 들어, 산화막 또는 질화막을 포함할 수 있으나, 이에 한되는 것은 아니다.
기판층(212)은 제1 패시베이션층(204) 상에 배치될 수 있다. 기판층(212)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 기판층(212)은 제1 관통 비아(216)를 포함할 수 있다. 제1 관통 비아(216)는 기판층(212) 내에 배치될 수 있다. 제1 관통 비아(216)는 기판층(212)을 관통할 수 있다. 제1 관통 비아(216)가 FEOL(front end of line) 공전 전에 형성되는지, FEOL(front end of line) 공정과 BEOL(Back end of line) 공정 사이에 형성되는지, 아니면 BEOL 공정 중 또는 BEOL 공정 후에 형성되는지에 따라, 제1 관통 비아(216)가 연장되는 모양이 상이할 수 있다.
재배선층(220)은 기판층(212) 상에 배치될 수 있다. 재배선층(220)은 복수의 재배선 패턴(222, 232)과 복수의 비아(226, 236) 및 절연층(230)을 포함할 수 있다. 재배선층(220)은 제1 재배선 패턴(222), 제1 재배선 패턴(222) 상에 배치된 제1 비아(226), 제1 비아(226) 상에 배치된 제2 재배선 패턴(232) 및 제2 재배선 패턴(232) 상에 배치된 제2 비아(236)를 포함할 수 있다. 본 도면에서는 절연층(230)을 단일층으로 도시하였지만, 이에 제한되는 것은 아니며, 절연층(230)은 복수의 층으로 구성될 수 있다. 또한 재배선 패턴(222, 232) 및 복수의 비아(226, 236)의 개수, 위치 또는 배열이 다양할 수 있다.
제1 재배선 패턴(222), 제2 재배선 패턴(232), 제1 비아(226) 및 제2 비아(236)는 도전 물질을 포함할 수 있다. 따라서 재배선층(220) 내에, 전기적 경로가 형성될 수 있다. 예를 들어, 제1 재배선 패턴(222), 제2 재배선 패턴(232), 제1 비아(226) 및 제2 비아(236)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 재배선 패턴(222)과 제2 재배선 패턴(232)은 해당 패턴의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 제1 재배선 패턴(222)과 제2 재배선 패턴(232)은 그라운드(ground) 패턴, 파워(power) 패턴 및 신호(signal) 패턴 등을 포함할 수 있다. 신호 패턴은, 예를 들어, 그라운드 신호 및 파워 신호 등을 제외한 다양한 전기 신호, 예를 들어, 데이터 전기 신호 등을 입출력할 수 있다.
제1 비아(226)와 제2 비아(236)는 절연층(230)을 관통하여 제1 재배선 패턴(222)과 제2 재배선 패턴(232)을 서로 연결할 수 있다. 예를 들어, 인터포저층(200)의 제1 면(200a)로부터 인터포저층(200)의 제2 면(200b)을 향함에 따라 제1 비아(226)와 제2 비아(236)의 폭은 증가할 수 있고, 또는 감소할 수 있다.
제2 패시베이션층(244)은 재배선층(220) 상에 배치될 수 있다. 제2 패시베이션층(244)은 재배선 패드(246)를 포함할 수 있다. 제2 패시베이션층(244)은 재배선 패드(246)의 적어도 일부를 노출시킬 수 있다. 재배선 패드(246)는 도전성 물질을 포함할 수 있고, 재배선층(220)과 전기적으로 연결될 수 있다. 제2 패시베이션층(244)은 예를 들어, 산화막 또는 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저층(200)의 제2 면(200b) 상에 복수의 반도체 칩(318, 328, 338)이 배치될 수 있다. 복수의 반도체 칩(318, 328, 338)은 제1 방향(DR1)으로 서로 이격될 수 있다. 예를 들어, 제1 반도체 칩(318), 제2 반도체 칩(328) 및 제3 반도체 칩(338)은 제1 방향(DR1)으로 서로 이격되어 인터포저층(200)의 제2 면(200b) 상에 배치될 수 있다. 본 도면에서는 3개의 반도체 칩(318, 328, 338)을 도시하였지만, 이에 제한되는 것은 아니며, 반도체 칩(318, 328, 338)의 개수는 다양할 수 있다. 복수의 반도체 칩(318, 328, 338)은 인터포저층(200)을 통해 기판(100)과 전기적으로 연결될 수 있다.
제2 반도체 칩(328)은 예를 들어, 로직 칩일 수 있다. 예를 들어, 로직 칩은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC), 모뎀 칩 등일 수 있다. 또는, 제1 반도체 칩(318)과 제3 반도체 칩(338)은 모바일 폰, 또는 스마트 폰에 사용되는 AP(Application Processor)일 수 있다.
제1 반도체 칩(318) 및 제3 반도체 칩(338)은 제2 반도체 칩(328)과 다른 종류의 메모리 칩일 수 있다. 제1 반도체 칩(318) 및 제3 반도체 칩(338)은 예를 들어, 메모리 칩일 수 있다. 예를 들어, 메모리 칩은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한 메모리 칩은 DRAM 메모리 칩이 복수개 적층된 HBM(High Bandwidth Memory) 메모리 칩일 수 있다. 제1 반도체 칩(318)과 제3 반도체 칩(338)은 동일한 종류의 메모리 칩일 수도 있고, 서로 다른 종류의 메모리 칩일 수도 있다. 예를 들어, 제1 반도체 칩(318)과 제3 반도체 칩(338)은 HBM 메모리 칩일 수 있다.
제1 연결단자(312)는 제1 반도체 칩(318)의 상면에 배치될 수 있다. 제2 연결단자(322)는 제2 반도체 칩(328)의 상면에 배치될 수 있다. 제3 연결단자(332)는 제3 반도체 칩(338)의 상면에 배치될 수 있다. 제1 연결단자(312), 제2 연결단자(322) 및 제3 연결단자(332)는 재배선 패드(246) 상에 배치될 수 있고, 재배선 패드(246)와 접촉할 수 있다.
제1 내지 제3 연결단자(312, 322, 332)는 본 도면에서 도시된 바와 같이 크기 또는 모양이 실질적으로 동일할 수 있고, 또는 다를 수도 있다. 또한 제1 내지 제3 연결단자(312, 322, 332)는 외부 연결단자(102)보다 크기가 작을 수 있다. 또는, 제1 내지 제3 연결단자(312, 322, 332)는 내부 연결단자(112)보다 크기가 작을 수 있다. 제1 내지 제3 연결단자(312, 322, 332)는 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3-1 패시베이션층(314)은 제1 반도체 칩(318)의 하면에 배치될 수 있다. 제3-1 패시베이션층(314)은 제1 칩 패드(316)를 포함할 수 있다. 제1 칩 패드(316)는 제1 연결단자(312)와 전기적으로 연결될 수 있다. 제3-2 패시베이션층(324)은 제2 반도체 칩(328)의 하면에 배치될 수 있다. 제3-2 패시베이션층(324)은 제2 칩 패드(326)를 포함할 수 있다. 제2 칩 패드(326)는 제2 연결단자(322)와 전기적으로 연결될 수 있다. 제3-3 패시베이션층(334)은 제3 반도체 칩(338)의 하면에 배치될 수 있다. 제3-3 패시베이션층(334)은 제3 칩 패드(336)를 포함할 수 있다. 제3 칩 패드(336)는 제3 연결단자(332)와 전기적으로 연결될 수 있다. 따라서 제1 반도체 칩(318), 제2 반도체 칩(328) 및 제3 반도체 칩(338)은 각각 제1 연결단자(312), 제2 연결단자(322) 및 제3 연결단자(332)를 통해 재배선층(220)과 전기적으로 연결될 수 있다.
제1 칩 패드(316), 제2 칩 패드(326) 및 제3 칩 패드(336)는 도전성 물질을 포함할 수 있고, 제3-1 패시베이션층(314), 제3-2 패시베이션층(324) 및 제3-3 패시베이션층(334)은 예를 들어, 산화막 또는 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰딩층(300)은 인터포저층(200)의 제2 면(200b) 상에 배치될 수 있다. 몰딩층(300)은 제1 트렌치(310), 제2 트렌치(320) 및 제3 트렌치(330)를 포함할 수 있다. 제1 반도체 칩(318)은 제1 트렌치(310)에 배치될 수 있고, 제2 반도체 칩(328)은 제2 트렌치(320)에 배치될 수 있고, 제3 반도체 칩(338)은 제3 트렌치(330)에 배치될 수 있다. 즉, 몰딩층(300)은 제1 반도체 칩(318), 제2 반도체 칩(328) 및 제3 반도체 칩(338)의 적어도 일부를 덮을 수 있다. 몰딩층(300)은 제1 반도체 칩(318), 제2 반도체 칩(328) 및 제3 반도체 칩(338)과 인터포저층(200)의 사이를 채울 수 있다. 몰딩층(300)은 인접하는 제1 연결단자(312), 인접하는 제2 연결단자(322) 및 인접하는 제3 연결단자(332) 사이를 채울 수 있다.
본 도면에서 몰딩층(300)은 제1 반도체 칩(318), 제2 반도체 칩(328) 및 제3 반도체 칩(338)의 측면을 덮고 상면을 노출시키는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 몰딩층(300)은 제1 반도체 칩(318), 제2 반도체 칩(328) 및 제3 반도체 칩(338)의 측면과 상면 모두를 덮을 수 있다. 몰딩층(300)은 절연 물질을 포함할 수 있다.
예를 들어, 몰딩층(300)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지(예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)) 등을 포함할 수 있다. 또는, 몰딩층(300)은 감광성 절연재(PID; Photo Imageable Dielectric)를 포함할 수도 있다.
블록 공중합체막(400)은 제1 반도체 칩(318), 제2 반도체 칩(328), 제3 반도체 칩(338) 및 몰딩층(300) 상에 배치될 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(318)의 상면, 제2 반도체 칩(328)의 상면, 제3 반도체 칩(338)의 상면 및 몰딩층(300)의 상면을 따라 연장될 수 있다. 블록 공중합체막(400)은 제1 반도체 칩 내지 제3 반도체 칩(318, 328, 338)의 상면과 접촉할 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(318)의 상면, 제2 반도체 칩(328)의 상면 및 제3 반도체 칩(338)의 상면 및 몰딩층(300)의 상면 전체를 덮을 수 있다. 블록 공중합체막(400)은 필요에 따라 또는 공정에 따라 다양한 두께를 가질 수 있다. 이하 도 2a 내지 도 2b를 참조하여 자세히 설명한다.
도 2a 및 도 2b는 도 1의 블록 공중합체막을 설명하기 위한 도면이다. 도 2a 및 도 2b는 도 1의 블록 공중합체막의 상면을 도시한 것으로 도 1의 다른 구성요소는 생략한 도면이다.
블록 공중합체막(400)에 포함된 블록 공중합체는 예를 들어, 블록 형태로 결합된 제1 고분자 블록과 제2 고분자 블록을 포함할 수 있다. 제1 고분자 블록과 제2 고분자 블록 중 하나는 친수성을 나타낼 수 있고, 다른 하나는 소수성을 나타낼 수 있다. 친수성의 고분자 블록은 극성(polarity)을 가질 수 있다.
예를 들어, 블록 공중합체는 폴리스티렌-블록-폴리메틸메타크릴레이트 (polystyrene-block-polymethylmethacrylate: PS-b-PMMA), 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-block-polybutylmethacrylate), 폴리부타디엔-블록-폴리디메틸실록산 (polybutadiene-block-polydimethylsiloxane), 폴리부타디엔-블록-폴리메틸메타크릴레이트 (polybutadiene-block-polymethylmethacrylate), 폴리부타디엔-블록-폴리비닐피리딘 (polybutadiene-block-polyvinylpyridine), 폴리부틸아크릴레이트-블록-폴리메틸메타크릴레이트 (polybutylacrylate-block-polymethylmethacrylate), 폴리부틸아크릴레이트-블록-폴리비닐피리딘 (polybutylacrylate-block-polyvinylpyridine), 폴리이소프렌-블록-폴리비닐피리딘 (polyisoprene-block-polyvinylpyridine), 폴리이소프렌-블록-폴리메틸메타크릴레이트 (polyisoprene-block-polymethylmethacrylate), 폴리헥실아클리레이트-블록-폴리비닐피리딘 (polyhexylacrylate-block-polyvinylpyridine), 폴리이소부틸렌-블록-폴리부틸메타크릴레이트 (polyisobutylene-block-polybutylmethacrylate), 폴리이소부틸렌-블록-폴리메틸메타크릴레이트 (polyisobutylene-block-polymethylmethacrylate), 폴리이소부틸렌-블록-폴리부틸메타크릴레이트 (polyisobutylene-block-polybutylmethacrylate), 폴리이소부틸렌-블록-폴리디메틸실록산 (polyisobtylene-block-polydimethylsiloxane), 폴리부틸메타크릴레이트-블록-폴리부틸아크릴레이트 (polybutylmethacrylate-block-polybutylacrylate), 폴리에틸에틸렌-블록-폴리메틸메타크릴레이트 (polyethylethylene-block-polymethylmethacrylate), 폴리스티렌-블록-폴리부틸메타크릴레이트 (polystyrene-block-polybutylmethacrylate), 폴리스티렌-블록-폴리부타디엔 (polystyrene-block-polybutadiene), 폴리스티렌-블록-폴리이소프렌 (polystyrene-block-polyisoprene), 폴리스티렌-블록-폴리디메틸실록산 (polystyrene-block-polydimethylsiloxane), 폴리스티렌-블록-폴리비닐피리딘 (polystyrene-block-polyvinylpyridine), 폴리에틸에틸렌-블록-폴리비닐피리딘 (polyethylethylene-block-polyvinylpyridine), 폴리에틸렌-블록-폴리비닐피리딘 (polyethylene-block-polyvinylpyridine), 폴리비닐피리딘-블록-폴리메틸메타크릴레이트 (polyvinylpyridine-block-polymethylmethacrylate), 폴리에틸렌옥사이드-블록-폴리이소프렌 (polyethyleneoxide-block-polyisoprene), 폴리에틸렌옥사이드-블록-폴리부타디엔 (polyethyleneoxide-block-polybutadiene), 폴리에틸렌옥사이드-블록-폴리스티렌 (polyethyleneoxide-block-polystyrene), 폴리에틸렌옥사이드-블록-폴리메틸메타크릴레이트 (polyethyleneoxide-block-polymethylmethacrylate), 폴리에틸렌옥사이드-블록-폴리디메틸실록산 (polyethyleneoxide-block-polydimethylsiloxane), 폴리스티렌-블록-폴리에틸렌옥사이드 (polystyrene-block-polyethyleneoxide), 폴리스티렌-블록-폴리메틸메타크릴레이트-블록-폴리스티렌 (polystyrene-block-polymethylmethacrylate-block-polystyrene), 폴리부타디엔-블록-폴리부틸메타크릴레이트-블록-폴리부타디엔 (polybutadiene-block-polybutylmethacrylate-block-polybutadiene), 폴리부타디엔-블록-폴리디메틸실록산-블록-폴리부타디엔 (polybutadiene-block-polydimethylsiloxane-block-polybutadiene), 폴리부타디엔-블록-폴리메틸메타크릴레이트-블록-폴리부타디엔 (polybutadiene-block-polymethylmethacrylate-block-polybutadiene), 폴리부타디엔-블록-폴리비닐피리딘-블록-폴리부타디엔 (polybutadiene-block-polyvinylpyridine-block-polybutadiene), 폴리부틸아크릴레이트-블록-폴리메틸메타크릴레이트-블록-폴리부틸아크릴레이트 (polybutylacrylate-block-polymethylmethacrylate-block-polybutylacrylate), 폴리부틸아크릴레이트-블록-폴리비닐피리딘-블록-폴리부틸아크릴레이트 (polybutylacrylate-block-polyvinylpyridine-block-polybutylacrylate), 폴리이소프렌-블록-폴리비닐피리딘-블록-폴리이소프렌 (polyisoprene-block-polyvinylpyridine-block-polyisoprene), 폴리이소프렌-블록-폴리메틸메타크릴레이트-블록-폴리이소프렌 (polyisoprene-block-polymethylmethacrylate-block-polyisoprene), 폴리헥실아크릴레이트-블록-폴리비닐피리딘-블록-폴리헥실아크릴레이트 (polyhexylacrylate-block-polyvinylpyridine-block-polyhexylacrylate), 폴리이소부틸렌-블록-폴리부틸메타크릴레이트-블록-폴리이소부틸렌 (polyisobutylene-block-polybutylmethacrylate-block-polyisobutylene), 폴리이소부틸렌-블록-폴리메틸메타크릴레이트-블록-폴리이소부틸렌 (polyisobutylene-block-polymethylmethacrylate-block-polyisobutylene), 폴리이소부틸렌-블록-폴리부틸메타크릴레이트-블록-폴리이소부틸렌 (polyisobutylene-block-polybutylmethacrylate-block-polyisobutylene), 폴리이소부틸렌-블록-폴리디메틸실록산-블록-폴리이소부틸렌 (polyisobutylene-block-polydimethylsiloxane-block-polyisobutylene), 폴리부틸메타크릴레이트-블록-폴리부틸아크릴레이트-블록-폴리부틸메타크릴레이트 (polybutylmethacrylate-block-polybutylacrylate-block-polybutylmethacrylate), 폴리에틸에틸렌-블록-폴리메틸메타크릴레이트-블록-폴리에틸에틸렌 (polyethylethylene-block-polymethylmethacrylate-block-polyethylethylene), 폴리스티렌-블록-폴리부틸메타크릴레이트-블록-폴리스티렌 (polystyrene-block-polybutylmethacrylate-block-polystyrene), 폴리스티렌-블록-폴리부타디엔-블록-폴리스티렌 (polystyrene-block-polybutadiene-block-polystyrene), 폴리스티렌-블록-폴리이소프렌-블록-폴리스티렌 (polystyrene-block-polyisoprene-block-polystyrene), 폴리스티렌-블록-폴리디메틸실록산-블록-폴리스티렌 (polystyrene-block-polydimethylsiloxane-block-polystyrene), 폴리스티렌-블록-폴리비닐피리딘-블록-폴리스티렌 (polystyrene-block-polyvinylpyridine-block-polystyrene), 폴리에틸에틸렌-블록-폴리비닐피리딘-블록-폴리에틸에틸렌 (polyethylethylene-block-polyvinylpyridine-block-polyethylethylene), 폴리에틸렌-블록-폴리비닐피리딘-블록-폴리에틸렌 (polyethylene-block-polyvinylpyridine-block-polyethylene), 폴리비닐피리딘-블록-폴리메틸메타크릴레이트-블록-폴리비닐피리딘 (polyvinylpyridine-block-polymethylmethacrylate-block-polyvinylpyridine), 폴리에틸렌옥사이드-블록-폴리이소프렌-블록-폴리에틸렌옥사이드 (polyethyleneoxide-block-polyisoprene-block-polyethyleneoxide), 폴리에틸렌옥사이드-블록-폴리부타디엔-블록-폴리에틸렌옥사이드 (polyethyleneoxide-block-polybutadiene-block-polyethyleneoxide), 폴리에틸렌옥사이드-블록-폴리스티렌-블록-폴리에틸렌옥사이드 (polyethyleneoxide-block-polystyrene-block-polyethyleneoxide), 폴리에틸렌옥사이드-블록-폴리메틸메타크릴레이트-블록-폴리에틸렌옥사이드 (polyethyleneoxide-block-polymethylmethacrylate-block-polyethyleneoxide), 폴리에틸렌옥사이드-블록-폴리디메틸실록산-블록-폴리에틸렌옥사이드 (polyethyleneoxide-block-polydimethylsiloxane-block-polyethyleneoxide), 및 폴리스티렌-블록-폴리에틸렌옥사이드-블록-폴리스티렌 (polystyrene-block-polyethyleneoxide-block-polystyrene)을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 블록 공중합체는 이 중에서 선택된 물질을 용매에 녹인 후 스핀 코팅 등의 방법으로 형성할 수 있다. 용매는 예를 들어, 톨루엔일 수 있다. 코팅 후에, 용매는 대부분 증발될 수 있다.
도 3a 내지 도 3d는 도 1의 블록 공중합체막을 설명하기 위한 도면이다.
도 3a 내지 도 3d를 참조하면, 본 발명의 몇몇 실시예들에 따른 블록 공중합체막(400)은 제1 패턴(410)과 제2 패턴(420)을 포함할 수 있다. 제1 패턴(410)과 제2 패턴(420) 중 하나는 그라파이트(graphite)를 포함할 수 있다. 블록 공중합체막(400)은 어닐링 공정에 의해 미세 상분리(microphase separation) 현상이 발생할 수 있고, 제1 패턴(410)과 제2 패턴(420)으로 분리될 수 있다. 어닐링 공정은 예를 들어, 블록 공중합체막(400)에 자외선(UV)을 조사하거나 열을 가하는 것을 포함할 수 있다.
예를 들어, 블록 공중합체막(400)은 제1 고분자 블록, 제2 고분자 블록 및 그라파이트를 포함할 수 있다. 블록 공중합체막(400)은 어닐링 공정에 의해 미세 상분리 형상이 발생할 수 있다. 이 때, 그라파이트는 제1 고분자 블록과 제2 고분자 블록 중 어느 하나에 의해 배열(align)될 수 있다.
또 다른 예를 들어 블록 공중합체막(400)은 제1 고분자 블록과 그라파이트를 포함할 수 있다. 블록 공중합체막(400)은 제1 고분자 블록과 제2 고분자 블록 중 미세 상분리 현상에 의해 제2 고분자 블록을 제거하고, 제거된 제2 고분자 블록 대신에 그라파이트를 삽입하여 형성될 수 있다. 따라서 그라파이트는 제2 고분자 위치에 배열될 수 있다.
도 2a를 참조하면, 제2 패턴(420)은 원통형의 형상을 가지고, 제1 패턴(410)은 제2 패턴(420)의 사이를 채울 수 있다.
제1 패턴(410)과 제2 패턴(420)은 서로 다른 고분자 블록을 포함할 수 있고, 제1 패턴(410)과 제2 패턴(420) 중 하나는 그라파이트를 포함할 수 있다. 또는 제1 패턴(410)과 제2 패턴(420) 중 어느 하나는 고분자 블록을 포함하고, 다른 하나는 그라파이트(graphite)를 포함할 수 있다. 예를 들어, 제1 패턴(410)은 고분자 블록을 포함할 수 있고, 제2 패턴(420)은 구리 또는 은에 비해 높은 열전도도를 가지는 그라파이트를 포함할 수 있다.
한편, 기존의 반도체 패키지는 열전달 물질층(TIM)과 히트 슬러그(heat slug)를 통해 반도체 패키지에서 발생된 열이 외부로 방출되었다. 이 때 열방출 효율은 열전달 물질층을 통과하면서 다소 감소했다. 하지만, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 높은 열전도도를 가지는 그라파이트를 포함하는 블록 공중합체막(400)을 포함하므로 반도체 패키지에서 발생된 열이 외부로 용이하기 빠져나갈 수 있다. 따라서, 반도체 패키지의 열방출 효율이 개선 또는 향상될 수 있다. 또한, 그라파이트를 포함하는 블록 공중합체막(400)에 의해 히트 슬러그가 생략될 수 있으므로 반도체 패키지의 두께가 얇아질 수 있다.
도 2b는 도 2a에 도시된 블록 공중합체막(400)과 다른 실시예를 따른 블록 공중합체막(400)을 도시한 도면이다. 도 2a와 다른 점을 중심으로 설명한다. 도 2b를 참조하면, 제1 패턴(410)과 제2 패턴(420)은 제2 방향(D2)으로 연장될 수 있다. 제1 패턴(410)과 제2 패턴(420)은 제1 방향(D1)으로 이격되어 배치될 수 있다. 즉, 인접하는 제1 패턴(410) 사이에 제2 패턴(420)이 배치될 수 있다. 또는, 인접하는 제2 패턴(420) 사이에 제1 패턴(410)이 배치될 수 있다.
도 1 및 도 2b를 참조하면, 제1 패턴(410)은 제2 반도체 칩(328) 상에 배치될 수 있고 제2 패턴(420)은 제1 반도체 칩(318)과 제3 반도체 칩(338) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(318)과 제3 반도체 칩(338)은 메모리 칩이고 제2 반도체 칩(328)은 로직 칩일 수 있고, 제2 패턴(420)은 그라파이트를 포함할 수 있다. 로직 칩은 메모리 칩보다 많은 열이 발생할 수 있다. 따라서 로직 칩 상에 그라파이트를 포함하는 제2 패턴(420)이 배치됨으로써 로직 칩에서 발생한 열은 그라파이트를 통해 외부로 용이하게 빠져나갈 수 있다. 즉, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 신뢰성 및 동작 성능이 개선될 수 있다.
도 3a 내지 도 3d는 도 1의 블록 공중합체막을 설명하기 위한 도면이다. 도 3a 내지 도 3d는 블록 공중합체막(400)에 포함된 제1 고분자 블록과 제2 고분자 블록의 부피비에 따른 블록 공중합체막(400)을 설명하기 위한 도면이다.
제1 패턴(410)과 제2 패턴(420)은 제1 고분자 블록과 제2 고분자 블록의 부피비에 따라 형성될 수 있다. 예를 들어 도 3b를 참조하면, 제1 패턴(410)과 제2 패턴(420)은 제1 고분자 블록과 제2 고분자 블록의 부피비에 따라 실린더 형상의 패턴을 가질 수 있다. 또는 도 3d를 참조하면, 제2 패턴(420)은 원통 형상이고 제1 패턴(410)은 제2 패턴(420)을 감싸는 형상일 수 있다.
도 4는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 1과 다른 점을 중심으로 설명한다.
도 4를 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는 히트 슬러그(500)를 더 포함할 수 있다. 히트 슬러그(500)는 블록 공중합체막(400) 상에 배치될 수 있다. 히트 슬러그(500)는 블록 공중합체막(400)의 상면을 따라 연장될 수 있고, 블록 공중합체막(400)과 접촉할 수 있다. 블록 공중합체막(400)은 히트 슬러그(500)를 제1 내지 제3 반도체 칩(318, 328, 338) 및 몰딩층(300)에 부착시키기 위한 접착층으로 작용할 수 있다.
따라서 반도체 패키지에서 발생된 열은 블록 공중합체막(400)과 히트 슬러그(500)를 통해 외부로 용이하게 빠져나갈 수 있다.
도 5는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 4와 다른 점을 중심으로 설명한다.
도 5를 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지에 포함된 히트 슬러그(500)는 블록 공중합체막(400), 인터포저층(200) 및 기판(100) 상에 배치될 수 있다. 히트 슬러그(500)는 블록 공중합체막(400)의 상면, 몰딩층(300)의 측면 및 인터포저층(200)의 측면을 따라 연장될 수 있다.
도 6은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 1과 다른 점을 중심으로 설명한다.
도 6을 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지에 포함된 블록 공중합체막(400)은 제1 반도체 칩(318), 제2 반도체 칩(328), 제3 반도체 칩(338), 몰딩층(300) 및 인터포저층(200) 상에 배치될 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(318)의 상면, 제2 반도체 칩(328)의 상면, 제3 반도체 칩(338)의 상면, 몰딩층(300)의 상면과 측면, 인터포저층(200)의 측면을 따라 연장될 수 있다.
도면에 도시되지 않았지만, 블록 공중합체막(400)은 기판(100) 내에 포함된 접지 영역과 연결될 수 있다. 기판(100) 내에는 접지 영역과, 접지 영역과 연결된 접지 비아가 포함될 수 있다. 블록 공중합체막(400)은 접지 비아와 연결되어 접지 영역과 연결될 수 있다. 예를 들어 블록 공중합체막(400)에 포함된 그라파이트는 접지 비아를 통해 접지 영역과 연결될 수 있다.
따라서 블록 공중합체막(400)은 반도체 패키지의 외부로부터의 전자파를 접지 제거할 수 있고, 전자파로 인한 장해(Electro Magnetic Interference)를 차단할 수 있다. 이로 인해, 블록 공중합체막(400)은 반도체 패키지의 파손 및 오작동을 방지하고, 반도체 패키지의 동작 신뢰성을 확보할 수 있다.또한, 블록 공중합체막(400)은 반도체 패키지의 내부에서 외부로 방출되는 전자기파도 차단하여, 인접하는 반도체 장치 또는 반도체 패키지의 오작동을 방지할 수 있다.
도 7은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 6과 다른 점을 중심으로 설명한다.
도 7을 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는 히트 슬러그(500)를 더 포함할 수 있다. 히트 슬러그(500)는 블록 공중합체막(400) 상에 배치될 수 있다. 히트 슬러그(500)는 블록 공중합체막(400)을 따라 연장될 수 있다.
도 8은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 1과 다른 점을 중심으로 설명한다.
도 8을 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는 기판(100), 언더필 물질(114), 내부 연결단자(112), 인터포저층(200), 몰딩층(300), 제1 반도체 칩(318), 제2 반도체 칩(328), 제3 반도체 칩(338) 및 블록 공중합체막(400)을 포함할 수 있다. 인터포저층(200)은 제1 패시베이션층(204), 재배선층(220) 및 제2 패시베이션층(277)을 포함할 수 있다. 즉, 제1 반도체 칩 내지 제3 반도체 칩(318, 328, 338) 각각은 제1 내지 제3 칩 패드(316, 326, 336) 및 제1 내지 제3 연결단자(312, 322, 332)를 통해 재배선층(220)과 연결될 수 있다.
블록 공중합체막(400)은 제1 반도체 칩(318), 제2 반도체 칩(328), 제3 반도체 칩(338) 및 몰딩층(300) 상에 배치될 수 있다.
도 9는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 8과 다른 점을 중심으로 설명한다.
도 9를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 히트 슬러그(500)를 더 포함할 수 있다. 히트 슬러그(500)는 블록 공중합체막(400) 상에 배치될 수 있다.
도 10은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 8과 다른 점을 중심으로 설명한다.
도 10을 참조하면, 블록 공중합체막(400)은 제1 반도체 칩(318), 제2 반도체 칩(328), 제3 반도체 칩(338), 몰딩층(300) 및 인터포저층(200) 상에 배치될 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(318)의 상면, 제2 반도체 칩(328)의 상면, 제3 반도체 칩(338)의 상면, 몰딩층(300)의 상면과 측면, 인터포저층(200)의 측면을 따라 연장될 수 있다.
도면에 도시되지 않았지만, 블록 공중합체막(400)은 기판(100) 내에 포함된 접지 영역과 연결될 수 있다. 기판(100) 내에는 접지 영역과, 접지 영역과 연결된 접지 비아가 포함될 수 있다. 블록 공중합체막(400)은 접지 비아와 연결되어 접지 영역과 연결될 수 있다. 예를 들어 블록 공중합체막(400)에 포함된 그라파이트는 접지 비아를 통해 접지 영역과 연결될 수 있다.
도 11은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 10과 다른 점을 중심으로 설명한다.
도 11을 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는 히트 슬러그(500)를 더 포함할 수 있다. 히트 슬러그(500)는 블록 공중합체막(400) 상에 배치될 수 있다. 히트 슬러그(500)는 블록 공중합체막(400)을 따라 연장될 수 있다.
도 12는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 1과 다른 점을 중심으로 설명한다.
도 12를 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는 기판(100), 언더필 물질(114), 내부 연결단자(112), 인터포저층(200), 제1 칩 패키지(600), 제2 칩 패키지(700) 및 블록 공중합체막(400)을 포함할 수 있다.
제1 칩 패키지(600)는 제1 재배선층(620), 제3 패시베이션층(612), 제1 반도체 칩(632), 제2 재배선층(650), 제2 반도체 칩(660) 및 제1 몰딩층(670)을 포함할 수 있다.
제1 칩 패키지(600)와 인터포저층(200) 사이에 제1 연결단자(602)가 배치될 수 있다. 제1 연결단자(602)는 재배선 패드(246) 및 제1 칩 패드(614)에 접할 수 있다. 제1 언더필 물질(604)은 제1 연결단자(602)를 감쌀 수 있다. 제1 칩 패드(614)는 제1 재배선층(620)과 전기적으로 연결될 수 있다. 제3 패시베이션층(612) 상에 제1 재배선층(620)이 배치될 수 있다. 제1 재배선층(620) 상에 제1 반도체 칩(632)이 배치될 수 있다. 제2 관통 비아(636)는 제1 반도체 칩(632) 내에 배치될 수 있고, 제1 반도체 칩(632)을 관통할 수 있다.
제2 반도체 칩(660)은 제1 반도체 칩(632) 상에 배치될 수 있다. 제1 반도체 칩(632)과 제2 반도체 칩(660)은 제3 방향(D3)으로 적층될 수 있다. 제2 반도체 칩(660)과 제1 반도체 칩(632)은 제2 연결단자(642)를 통해 연결될 수 있다. 제2 언더필 물질(644)은 제2 연결단자(642)를 감쌀 수 있다. 제2 반도체 칩(660)의 제1 반도체 칩(632)과 마주보는 면에 제2 재배선층(650)이 배치될 수 있다. 제2 재배선층(650) 상에 제2 반도체 칩(660)이 배치될 수 있다. 제1 몰딩층(670)은 제2 반도체 칩(660)의 측면을 따라 연장될 수 있다. 제1 블록 공중합체막(402)은 제1 몰딩층(670)의 상면과 제2 반도체 칩(660)의 상면에 배치될 수 있다.
제1 반도체 칩(632)과 제2 반도체 칩(660)은 서로 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(632)은 로직 칩일 수 있고 제2 반도체 칩(660)은 SRAM과 같은 메모리 칩일 수 있다. 또는 제1 반도체 칩(632)이 메모리 칩이고, 제2 반도체 칩(660)이 로직 칩일 수 있다.
제2 칩 패키지(700)는 제4 패시베이션층(712), 버퍼 반도체 칩(722), 제3 내지 제6 반도체 칩(732, 742, 752, 762), 제4 내지 제7 연결단자(734, 744, 754, 764), 제3 내지 제6 관통 비아(726, 736, 746, 756), 제2 몰딩층(770) 및 제2 블록 공중합체막(404)을 포함할 수 있다.
제4 패시베이션층(712)은 제2 칩 패키지(700)의 최하부에 배치될 수 있다. 제4 패시베이션층(712)은 제2 칩 패드(714)를 포함할 수 있다. 제2 칩 패키지(700)와 인터포저층(200) 사이에 제3 연결단자(704)가 배치될 수 있다. 제3 연결단자(704)는 재배선 패드(246) 및 제2 칩 패드(714)에 접할 수 있다. 제3 언더필 물질(702)은 제3 연결단자(704)를 감쌀 수 있다.
버퍼 반도체 칩(722)은 제4 패시베이션층(712) 상에 배치될 수 있다. 제1 반도체 칩(632)과 제2 반도체 칩(660)을 포함할 수 있다. 제3 내지 제6 반도체 칩(732, 742, 752, 762)은 버퍼 반도체 칩(722) 상에 순차적으로 적층될 수 있다. 도면에는 4개의 메모리 반도체 칩이 버퍼 반도체 칩(722) 상에 적층되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 버퍼 반도체 칩(722) 상에 적층되는 반도체 칩의 개수는 제한되지 않는다. 제3 내지 제6 반도체 칩(732, 742, 752, 762)은 예를 들어 메모리 칩일 수 있다.
제3 관통 비아(726)는 버퍼 반도체 칩(722)을 제3 방향(D3)으로 관통하도록 배치될 수 있다. 제3 관통 비아(726)는 제3 연결단자(704) 및 제4 연결단자(734)와 연결될 수 있다.
제4 관통 비아(736)는 제3 반도체 칩(732)을 제3 방향(D3)으로 관통하도록 배치될 수 있다. 제4 관통 비아(746)는 제4 연결단자(744) 및 제5 연결단자(754)와 연결될 수 있다.
제5 관통 비아(756)는 제4 반도체 칩(742)을 제3 방향(D3)으로 관통하도록 배치될 수 있다. 제5 관통 비아(756)는 제5 연결단자(754) 및 제6 연결단자(764)와 연결될 수 있다.
제6 관통 비아(766)는 제5 반도체 칩(752)을 제3 방향(D3)으로 관통하도록 배치될 수 있다. 제6 관통 비아(766)는 제6 연결단자(764) 및 제7 연결단자(774)와 연결될 수 있다.
제3 내지 제6 관통 비아(726, 736, 746, 756)는 도전성의 관통 전극일 수 있다. 따라서 제3 내지 제6 반도체 칩(732, 742, 752, 762)은 제3 내지 제6 관통 비아(726, 736, 746, 756)를 통해 버퍼 반도체 칩(722)과 전기적으로 연결될 수 있다.
제2 몰딩층(770)은 버퍼 반도체 칩(722) 및 제3 내지 제6 반도체 칩(732, 742, 752, 762)를 덮을 수 있다. 제2 몰딩층(770)은 버퍼 반도체 칩(722)과 제3 내지 제6 반도체 칩(732, 742, 752, 762) 사이 및 제3 내지 제6 반도체 칩(732, 742, 752, 762)들의 사이에 배치될 수 있다.
제2 블록 공중합체막(404)은 제2 몰딩층(770)의 상면에 배치될 수 있다.
히트 슬러그(500)는 제1 블록 공중합체막(402)과 제2 블록 공중합체막(404) 상에 배치될 수 있다. 제1 블록 공중합체막(402)과 제2 블록 공중합체막(404)은 히트 슬러그(500)를 제1 칩 패키지(600) 및 제2 칩 패키지(700)에 부착시키기 위한 접착층으로 작용할 수 있다.
도 13은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 8과 다른 점을 중심으로 설명한다.
도 13을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 재배선층(220) 상에 배치된 제1 칩 패키지(800)를 더 포함할 수 있다. 제1 칩 패키지(800)는 제4 반도체 칩(802)과 제2 관통 비아(806)를 포함할 수 있다.
제2 관통 비아(806)는 제4 반도체 칩(802)을 관통하도록 배치될 수 있다. 제2 관통 비아(806)는 재배선층(220) 및 제1 내지 제3 연결단자(312, 322, 332)와 연결될 수 있다. 제2 관통 비아(806)는 제4 반도체 칩(802)을 제3 방향(DR3)으로 관통하도록 배치될 수 있다. 제2 관통 비아(806)는 도전성의 관통 전극일 수 있다. 따라서 제4 반도체 칩(802)은 제2 관통 비아(806)를 통해 제1 내지 제3 반도체 칩(318, 328, 338)과 전기적으로 연결될 수 있다.
예를 들어, 제1 내지 제3 반도체 칩(318, 328, 338)은 로직 칩일 수 있고 제4 반도체 칩(802)은 메모리 칩일 수 있다. 또는 제1 내지 제3 반도체 칩(318, 328, 338)은 메모리 칩일 수 있고 제4 반도체 칩(802)은 로직 칩일 수 있다.
블록 공중합체막(400)은 제1 반도체 칩(318), 제2 반도체 칩(328), 제3 반도체 칩(338) 및 몰딩층(300) 상에 배치될 수 있다.
본 도면에서는 제1 칩 패키지(800)가 재배선층(220)과 제1 내지 제3 반도체 칩(318, 328, 338) 사이에 배치되었지만, 이에 한정되는 것은 아니다. 제1 칩 패키지(800)는 재배선층(220)과 내부 연결단자(112) 사이에 배치될 수 있다. 즉, 재배선층(220)은 제1 칩 패키지(800)의 상면에 배치될 수 있다. 제1 칩 패키지(800)는 제2 관통 비아(806)를 통해 내부 연결단자(112)와 재배선층(220)과 연결될 수 있다.
도 14는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 13과 다른 점을 중심으로 설명한다.
도 14를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 히트 슬러그(500)를 더 포함할 수 있다. 히트 슬러그(500)는 블록 공중합체막(400) 상에 배치될 수 있다.
도 15은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 13과 다른 점을 중심으로 설명한다.
도 15를 참조하면, 블록 공중합체막(400)은 제1 반도체 칩(318), 제2 반도체 칩(328), 제3 반도체 칩(338), 몰딩층(300) 및 제1 칩 패키지(600) 상에 배치될 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(318)의 상면, 제2 반도체 칩(328)의 상면, 제3 반도체 칩(338)의 상면, 몰딩층(300)의 상면과 측면, 제1 칩 패키지(600)의 측면을 따라 연장될 수 있다.
도면에 도시되지 않았지만, 블록 공중합체막(400)은 기판(100) 내에 포함된 접지 영역과 연결될 수 있다. 기판(100) 내에는 접지 영역과, 접지 영역과 연결된 접지 비아가 포함될 수 있다. 블록 공중합체막(400)은 접지 비아와 연결되어 접지 영역과 연결될 수 있다. 예를 들어 블록 공중합체막(400)에 포함된 그라파이트는 접지 비아를 통해 접지 영역과 연결될 수 있다.
도 16은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 15와 다른 점을 중심으로 설명한다.
도 16을 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는 히트 슬러그(500)를 더 포함할 수 있다. 히트 슬러그(500)는 블록 공중합체막(400) 상에 배치될 수 있다. 히트 슬러그(500)는 블록 공중합체막(400)을 따라 연장될 수 있다.
도 17은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 17을 참조하면 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는 내부 연결단자(112), 제1 칩 패키지(1), 칩 연결단자(31) 및 제2 칩 패키지(2)를 포함할 수 있다.
내부 연결단자(112)는 제1 칩 패키지(1)의 하면에 배치될 수 있다.
제1 칩 패키지(1)는 제1 패시베이션층(204), 하부 재배선층(220), 상부 재배선층(221)을 포함할 수 있다. 내부 연결단자(112)는 제1 패시베이션층(204)의 하면에 배치될 수 있다. 제1 패시베이션층(204)은 연결 패드(206)를 포함할 수 있다. 연결 패드(206)는 내부 연결단자(112)와 연결될 수 있다.
하부 재배선층(220)은 제1 패시베이션층(204)의 상면에 배치될 수 있다. 하부 재배선층(220)은 복수의 재배선 패턴, 비아 및 절연층을 포함할 수 있다.
제1 반도체 칩(14)은 하부 재배선층(220) 상에 배치될 수 있다. 제1 칩 패드(11)는 제1 반도체 칩(14)과 하부 재배선층(220) 사이에 배치될 수 있다. 제1 칩 패드(205)는 하부 재배선층(220) 상에 배치될 수 있다. 제1 칩 패드(205)는 하부 재배선층(220)과 접촉할 수 있고, 전기적으로 연결될 수 있다. 따라서 제1 반도체 칩(14)은 하부 재배선층(220)과 전기적으로 연결될 수 있다.
제1 관통 비아(12)는 하부 재배선층(220) 상에 배치될 수 있다. 제1 관통 비아(12)는 제1 반도체 칩(14)의 양 측면에 배치될 수 있다. 제1 관통 비아(12)는 제1 몰딩층(16)을 제3 방향(D3)으로 관통하도록 배치될 수 있다. 제1 관통 비아(12)는 재배선층(220)과 접촉할 수 있고, 전기적으로 연결될 수 있다.
제1 몰딩층(16)은 하부 재배선층(220) 상에 배치될 수 있다. 제1 몰딩층(16)은 제1 반도체 칩(14)과 제1 관통 비아(12)를 감쌀 수 있다. 제1 몰딩층(16)은 제1 반도체 칩(14)과 제1 관통 비아(12) 사이에 배치될 수 있다. 제1 몰딩층(16)은 제1 반도체 칩(14)의 외측면을 덮을 수 있다.
상부 재배선층(221)은 제1 몰딩층(16) 상에 배치될 수 있다. 상부 재배선층(221)은 복수의 재배선 패턴, 비아 및 절연층을 포함할 수 있다. 상부 재배선층(221)은 제1 관통 비아(12)와 접촉할 수 있고, 전기적으로 연결될 수 있다.
제2 칩 패키지(2)가 상부 재배선층(221) 상에 배치될 수 있다. 제2 칩 패키지(2)는 제1 칩 패키지(1)와 제3 방향(D3)으로 적층되도록 배치될 수 있다. 칩 연결단자(31)는 제2 칩 패키지(2)와 상부 재배선층(221) 사이에 배치될 수 있다. 칩 연결단자(31)는 상부 재배선층(221)과 전기적으로 연결될 수 있다.
제2 칩 패키지(2)는 기판(30), 제2 반도체 칩(34) 및 제2 몰딩층(36)을 포함할 수 있다.
기판(30)은 예를 들어 PCB기판일 수 있다. 제2 반도체 칩(34)은 기판(30) 상에 배치될 수 있다. 제2 반도체 칩(34)은 기판(30)의 상면에 배치될 수 있다. 제2 몰딩층(36)은 기판(30)과 제2 반도체 칩(34) 상에 배치될 수 있다. 제2 몰딩층(36)은 제2 반도체 칩(34)의 측면과 기판(30)의 상면을 따라 배치될 수 있다. 제2 몰딩층(36)은 제2 반도체 칩(34)의 상면을 노출시킬 수 있다.
블록 공중합체막(400)은 제2 반도체 칩(34)의 상면과 제2 몰딩층(36)의 상면에 배치될 수 있다. 블록 공중합체막(400)은 제2 반도체 칩(34)의 상면과 접촉할 수 있다. 따라서 반도체 패키지 내에서 발생된 열이 블록 공중합체막(400)을 통해 외부로 용이하게 방출될 수 있다.
또한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 히트 슬러그(500)를 더 포함할 수 있다. 히트 슬러그(500)는 블록 공중합체막(400) 상에 배치될 수 있다. 따라서 반도체 패키지 내에서 발생된 열이 블록 공중합체막(400)과 히트 슬러그(500)를 통해 외부로 용이하게 방출될 수 있다.
도 18은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 17과 다른 점을 중심으로 설명한다.
도 18을 참조하면, 제1 연결단자(10)는 제1 반도체 칩(14)과 하부 재배선층(220) 사이에 배치될 수 있다. 제1 연결단자(10)는 제1 반도체 칩(14)의 하면과 하부 재배선층(220)의 상면에 배치될 수 있다. 제1 반도체 칩(14)은 제1 연결단자(10)를 통해 하부 재배선층(220)과 연결될 수 있다.
본 도면에서는 제1 관통 비아(12)가 단일 관통 비아로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 관통 비아(12)는 복수의 비아층으로 구성될 수 있다.
또한 본 도면에서는 예시적으로 FOWLP(Fan-Out Wafer Level Package)형 반도체 패키지가 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는 FIWLP(Fan-In Wafer Lever Package)형 반도체 패키지, FOPLP(Fan-Out Panel Level Package)형 반도체 패키지 등과 같이 그 바닥면이 재배선 구조체로 구성되는 다른 형태의 반도체 패키지일 수도 있음은 물론이다.
도 19는 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 1과 다른 점을 중심으로 설명한다.
도 19를 참조하면, 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지는, 제1 기판(100), 외부 연결단자(102), 솔더층(122), 몰딩층(130), 제1 반도체 칩(180) 및 블록 공중합체막(400)을 포함할 수 있다.
제1 기판(100)은 회로 소자(110)를 포함할 수 있다. 회로 소자(110)는 예를 들어, 트랜지스터 등의 다양한 능동 소자(active element), 또는 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수 있다. 도 2에서, 회로 소자(110)는 제1 기판(100) 내에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 회로 소자(110)는 제1 기판(100)의 상면 또는 하면 상에 배치될 수도 있다.
제1 연결패드(104)는 제1 기판(100)에 배치될 수 있다. 제1 연결패드(104)는 제1 기판(100) 내에 형성되는 배선 패턴 등과 연결될 수 있다. 제1 연결패드(104)는 제1 기판(100)의 배선 패턴 등이 외부로 연결되는 부분일 수 있다.
제1 반도체 칩(180)은 제1 기판(100)의 상면 상에 실장될 수 있다. 제1 반도체 칩(180)은 예를 들어, 어플리케이션 프로세서(application processor; AP)일 수 있다.
도전성 필라(124)는 제1 반도체 칩(180)의 하면으로부터 돌출될 수 있다. 도전성 필라(124)는 제1 반도체 칩(180)에 연결될 수 있다. 솔더층(122)은 제1 기판(100)과 제1 반도체 칩(180) 사이에 개재되어, 제1 기판(100)과 제1 반도체 칩(180)을 전기적으로 연결할 수 있다. 도전성 필라(124) 및 솔더층(122)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰딩층(130)은 제1 기판(100) 상에 배치될 수 있다. 몰딩층(130)은 솔더층(122), 제1 반도체 칩(180) 및 도전성 필라(124)를 감쌀 수 있다. 몰딩층(130)은 제1 반도체 칩(180)과 제1 기판(100) 사이를 채울 수 있다. 몰딩층(130)은 인접하는 솔더층(122)과 인접하는 도전성 필라(124) 사이를 채울 수 있다. 본 도면에서 몰딩층(130)은 제1 반도체 칩(180)의 측면을 덮고 상면을 노출시키는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 몰딩층(130)은 제1 반도체 칩(180)의 측면과 상면 모두를 덮을 수 있다.
블록 공중합체막(400)은 제1 반도체 칩(180) 및 몰딩층(130) 상에 배치될 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(180)의 상면 및 몰딩층(130)의 상면을 따라 연장될 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(180)의 상면과 몰딩층(130)의 상면과 접촉할 수 있다. 블록 공중합체막(400)은 제1 반도체 칩(180)의 상면과 몰딩층(130)의 상면 전체를 덮을 수 있다.
도 20은 본 발명의 몇몇 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 19와 다른 점을 중심으로 설명한다.
도 20을 참조하면, 제1 연결부재(140)는 제1 기판(100)과 인터포저층(200) 사이에 배치되어, 제1 기판(100)과 인터포저층(200)을 전기적으로 연결할 수 있다. 제1 연결부재(140)는 제1 기판(100) 내의 배선 패턴과 인터포저층(200) 내의 연결 패드를 전기적으로 연결할 수 있다. 제1 연결부재(140)는 제1 반도체 칩(180)을 둘러싸도록 복수개로 형성될 수 있다.
몰딩층(130)은 인접하는 제1 연결부재(140) 사이를 채울 수 있다. 몰딩층(130)은 제1 연결부재(140)의 적어도 일부를 감쌀 수 있고, 나머지 일부를 노출시킬 수 있다.
블록 공중합체막(400)은 인터포저층(200)과 몰딩층(130) 사이, 인터포저층(200)과 제1 반도체 칩(180) 사이 및 제1 연결부재(140)와 몰딩층(130) 사이를 채울 수 있다. 블록 공중합체막(400)은 인접하는 제1 연결부재(140) 사이를 채울 수 있다. 즉, 블록 공중합체막(400)은 제1 반도체 칩(180)에서 발생된 열을 외부로 방출할 수 있을 뿐만 아니라, 인터포저층(200)과 몰딩층(130) 사이의 갭을 채우는 갭필층(gap fill layer)으로 작용할 수 있다.
제2 연결부재(302)는 인터포저층(200) 상에 배치될 수 있다. 제2 연결부재(302)는 인터포저층(200)과 제2 기판(301) 사이에 배치되어, 인터포저층(200)과 제2 기판(301)을 전기적으로 연결할 수 있다. 제2 연결부재(302)는 인터포저층(200) 내의 재배선층과 제2 기판(301) 내의 배선 패턴과 연결될 수 있다.
제2 연결패드(306)는 제2 기판(301)의 상면에 배치될 수 있다. 제2 연결패드(306)는 제2 기판(301) 내에 형성되는 배선 패턴 등과 연결될 수 있다. 제2 연결패드(306)는 제2 기판(301)의 배선 패턴 등이 외부로 연결되는 부분일 수 있다.
제2 기판(301)은 패키지용 기판일 수 있다. 제2 기판(301)은 예를 들어, PCB기판 또는 세라믹 기판일 수 있다. 제2 기판(301) 상에 복수의 반도체 칩이 실장될 수 있다. 복수의 반도체 칩이 제2 기판(301) 상에 차례로 적층될 수 있고, 및/또는 제2 기판(301) 상에 나란히 형성될 수 있다.
예를 들어, 제2 반도체 칩(350)은 제2 기판(301) 상에 실장될 수 있다. 제2 반도체 칩(350) 제1 부착부(352)에 의해 제2 기판(301) 상에 실장될 수 있다. 제1 부착부(352)는 접착 수단을 이용하여 제2 반도체 칩(350)의 하면을 제2 기판(301)의 상면 상에 부착할 수 있다. 제2 반도체 칩(350)은 제1 본딩 와이어(354)에 의해 제2 기판(301)과 연결될 수 있다. 제1 본딩 와이어(354)는 제2 연결패드(306)와 전기적으로 연결될 수 있다.
제3 반도체 칩(360)은 제2 반도체 칩(350) 상에 적층될 수 있다. 제3 반도체 칩(360)은 제2 부착부(362)에 의해 제2 반도체 칩(350) 상에 배치될 수 있다. 제2 부착부(362)는 접착 수단을 이용하여 제3 반도체 칩(360)의 하면을 제2 반도체 칩(350)의 상면 상에 부착할 수 있다. 제1 반도체 칩(120)과 마찬가지로, 제3 반도체 칩(360)은 제2 본딩 와이어(364)에 의해 제2 기판(301)과 연결될 수 있다.
제4 반도체 칩(370)은 제3 부착부(372)에 의해 제3 반도체 칩(360) 상에 배치될 수 있다. 제4 반도체 칩(370)은 제3 본딩 와이어(374)에 의해 제2 기판(301)과 연결될 수 있다. 제5 반도체 칩(380)은 제4 부착부(382)에 의해 제4 반도체 칩(370) 상에 배치될 수 있다. 제5 반도체 칩(380)은 제4 본딩 와이어(384)에 의해 제2 기판(301)과 연결될 수 있다.
즉, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 패키지 위에 패키지가 적층된 패키지 온 패키지(Package-On-Package; POP)형 반도체 패키지일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 외부 연결단자
112: 내부 연결단자 200: 인터포저층
220: 재배선층 300: 몰딩층
400: 블록 공중합체막 500: 히트 슬러그

Claims (10)

  1. 서로 대향하는 제1 면과 제2 면을 포함하는 인터포저층;
    상기 제1 면 상에, 제1 방향으로 이격되는 서로 다른 제1 반도체 칩과 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 상에, 서로 다른 제1 패턴과 제2 패턴을 포함하는 블록 공중합체막을 포함하되,
    상기 제1 패턴과 상기 제2 패턴 중 하나는 그라파이트(graphite)를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 패턴과 상기 제2 패턴은,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 상에 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 방향으로 이격되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체 칩은 메모리 칩이고, 상기 제2 반도체 칩은 로직 칩이고,
    상기 제1 패턴은 상기 제1 반도체 칩 상에 배치되고, 상기 제2 패턴은 상기 제2 반도체 칩 상에 배치되고,
    상기 제2 패턴은 상기 그라파이트를 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 방향과 수직인 제3 방향으로 적층된 복수의 메모리 칩을 포함하고,
    상기 복수의 메모리 칩은, 상기 제3 방향으로 연장되는 제1 관통 비아를 통해 서로 전기적으로 연결되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 인터포저층의 상기 제1 면 상에, 상기 제1 면을 노출시키는 제1 트렌치와 제2 트렌치를 포함하는 몰딩층을 더 포함하고,
    상기 제1 반도체 칩은, 상기 제1 트렌치 내에 배치되고 상기 인터포저층과 전기적으로 연결되고, 상기 제2 반도체 칩은, 상기 제2 트렌치 내에 배치되고 상기 인터포저층과 전기적으로 연결되고,
    상기 블록 공중합체막은, 상기 몰딩층의 측벽과 상면 및 상기 인터포저층의 측벽을 따라 연장되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 블록 공중합체막 상에 배치되는 히트 슬러그를 더 포함하는 반도체 패키지.
  7. 서로 대향하는 제1 면과 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상에 실장되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩을 관통하는 관통 비아를 통해 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩;
    상기 제1 반도체 칩의 상면과 상기 제2 반도체 칩의 측면을 감싸는 몰딩층; 및
    상기 몰딩층의 상면과 상기 제2 반도체 칩의 상면에 배치되고, 서로 다른 제1 패턴과 제2 패턴을 포함하는 블록 공중합체막을 포함하되,
    상기 제1 패턴과 상기 제2 패턴 중 하나는 그라파이트(graphite)를 포함하는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제1 반도체 칩은 메모리 칩이고,
    상기 제2 반도체 칩은 복수의 로직 칩이고,
    상기 복수의 로직 칩은 수평으로 이격되는 반도체 패키지.
  9. 내부에 접지 전극을 포함하는 패키지 기판;
    하나 이상의 제1 연결 단자를 통해 상기 패키지 기판과 연결되는 인터포저층;
    하나 이상의 제2 연결 단자를 통해 상기 인터포저층과 연결되는 반도체 칩; 및
    그라파이트를 포함하는 제1 패턴과 그라파이트를 포함하지 않는 제2 패턴을 포함하는 블록 공중합체막을 포함하고,
    상기 인터포저층은,
    상기 제1 연결 단자와 전기적으로 연결되는 연결 패드를 포함하는 패시베이션층과,
    상기 패시베이션층 상에 상기 연결 패드와 전기적으로 연결되는 복수의 재배선 패턴을 포함하고 상기 제2 연결 단자와 전기적으로 연결되는 재배선층을 포함하고,
    상기 블록 공중합체막은, 상기 반도체 칩의 외측면과 상기 인터포저층의 측면을 따라 연장되고, 상기 접지 전극과 연결되는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 반도체 칩은 제1 방향으로 이격되어 상기 인터포저층 상에 실장되는 로직 칩과 메모리 칩을 포함하고,
    상기 제1 패턴은 상기 로직 칩의 상면에 배치되고,
    상기 제2 패턴은 상기 메모리 칩의 상면에 배치되는 반도체 패키지.

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