JP2009117611A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2009117611A
JP2009117611A JP2007288907A JP2007288907A JP2009117611A JP 2009117611 A JP2009117611 A JP 2009117611A JP 2007288907 A JP2007288907 A JP 2007288907A JP 2007288907 A JP2007288907 A JP 2007288907A JP 2009117611 A JP2009117611 A JP 2009117611A
Authority
JP
Japan
Prior art keywords
cavity
silicon substrate
electronic device
semiconductor package
device chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007288907A
Other languages
English (en)
Other versions
JP2009117611A5 (ja
JP4912275B2 (ja
Inventor
Akinori Shiraishi
晶紀 白石
Hiroshi Murayama
啓 村山
Yuichi Taguchi
裕一 田口
Masahiro Haruhara
昌宏 春原
Mitsutoshi Azuma
光敏 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007288907A priority Critical patent/JP4912275B2/ja
Priority to EP08168216A priority patent/EP2058872A2/en
Priority to US12/265,203 priority patent/US7960820B2/en
Priority to TW097142608A priority patent/TW200921860A/zh
Publication of JP2009117611A publication Critical patent/JP2009117611A/ja
Publication of JP2009117611A5 publication Critical patent/JP2009117611A5/ja
Application granted granted Critical
Publication of JP4912275B2 publication Critical patent/JP4912275B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/0023—Packaging together an electronic processing unit die and a micromechanical structure die
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/012—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/031—Anodic bondings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0107—Ytterbium [Yb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Light Receiving Elements (AREA)

Abstract

【課題】市販シリコン基板の規格厚さによるチップ搭載高さの限界を超えて、シリコン基板のキャビティ内に電子装置チップを搭載した半導体パッケージを提供する。
【解決手段】貫通穴としてのキャビティ１４Ａを開口したわく情のシリコン基板１２Ａを別のシリコン基板１２Ｂ上に接合面３０でシリコン基板積層体１２０とした。キャビティの底面上には配線パターン２０が形成されている。キャビティ底面上に電子装置チップ１６Ａ，１６Ｂを接着剤層１５介して搭載し半導体パッケージ１００としている。
【選択図】図２

Description

本発明は、シリコン基板上に電子装置チップを搭載した半導体パッケージに関する。
半導体装置を用いた種々の電子機器の小型化・薄型化を進めるために、半導体装置に用いる半導体パッケージも小型化・薄型化に対応する必要がある。特に薄型化のために、キャビティ付きのパッケージ用シリコン基板が用いられている（例えば特許文献１参照）。すなわち、基板表面からエッチング等により掘り込んだキャビティ内に、レーザダイオード（ＬＤ）、フォトダイオード（ＰＤ）、発光ダイオード（ＬＥＤ）、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）などの電子装置チップを搭載することで、電子装置チップの高さの一部または全部を基板で吸収し、パッケージを薄型化する。これにより、厚さの選択肢が規格範囲内に限られている市販のシリコンウェーハを用い、顧客の要求仕様に沿って薄型化したパッケージを提供できる。
ただし、市販シリコンウェーハの規格厚さ内に収容できるチップ高さに限界があった。
更に、電子装置チップをキャビティ内に収容することは、パッケージの薄型化とは別の観点から重要な場合もある。
すなわち、特にＭＥＭＳのような機械的動作を行なう電子装置チップは、外囲雰囲気による酸化や腐食が発生すると電子装置チップの性能に致命的なダメージを受ける虞が大きいため、キャビティ内に収容すると共に、キャビティの開口を気密性の蓋で密閉しキャビティ内部を窒素やアルゴン等の不活性なガスで置換したり真空に減圧したりすることが極めて重要である。
このように密閉キャビティ内の保護雰囲気中に収容することは、ＭＥＭＳに限らず、前述のＬＤ、ＰＤ、ＬＥＤなどの場合にも長期の性能安定性を保証する観点から非常に望ましい。
更に、複数の電子装置チップを積層したスタックをキャビティ内に搭載できれば、高密度実装の観点から非常の望ましいが、市販シリコンウェーハの規格厚さ内に収容できるチップ高さに限界があるためこれまでは実現できなかった。
図１に示す従来の半導体パッケージ１０は、シリコン基板１２のキャビティ１４内に接着層１５を介して電子装置チップ１６を搭載し、キャビティ１４の開口を蓋１８で気密封止し、キャビティ１４の内部を不活性ガスで置換してある。キャビティ１４の底面には配線パターン２０が形成されており、ワイヤボンディング２２により電子装置チップ１６の電極１７と接続されている。配線パターン２０は貫通電極２４を介して、搭載基板との接続用の裏面配線２６へ引き出されている。
各部の寸法関係は、典型的には下記のようになる。
例えばシリコン基板１２として８インチウェーハ市販規格品を用いた場合、規格厚さ７２５μｍであるが、裏面は梨地状であり使用に当って鏡面処理が必要で、そのための研磨代は５０μｍ以上であるため、実際に用いる状態でのシリコン基板１２の厚さＸは例えば６７５μｍ以下となる。
キャビティ１４の底部は機械的な強度を確保するために例えば厚さＺとして２００μｍとする。
その結果、キャビティ１４としての空間の高さＹは４７５μｍ以下となる（Ｙ＝Ｘ−Ｚ≦６７５−２００＝４７５）。
更に、ワイヤボンディング２２を可能とするために電子装置チップ１６上方の高さＷとして１５０μｍが、チップ実装用はんだ＋メタル厚さの合計Ｔとして２５μｍが、それぞれ必要であるとすると、キャビティ１４内に実際に収容可能なチップ１６の高さＨは３００μｍ以下となる（Ｈ＝Ｙ−Ｗ−Ｔ≦４７５−１５０−２５＝３００）。
このように、従来のキャビティ内搭載に際しては搭載チップの許容高さが非常に限定されていた。
特開２００７−２０８０４１号公報
本発明は、市販シリコン基板の規格厚さによるチップ搭載高さの限界を超えて、シリコン基板のキャビティ内に電子装置チップを搭載した半導体パッケージを提供することを目的とする。
上記の目的を達成するために、本発明によれば、複数枚のシリコン基板を貼り合せて成るシリコン基板積層体のキャビティ内に電子装置チップを搭載したことを特徴とする半導体パッケージが提供される。
本発明によれば、複数枚のシリコン基板を貼り合せて成るシリコン基板積層体にキャビティを設けたことにより、単独のシリコン基板の規格厚さに限定されずにキャビティ高さを達成することができ、従来は搭載不可能であった高さの電子装置チップあるいは電子装置チップスタックをキャビティに収容して搭載することができる。
〔実施形態１〕
図２に示す半導体パッケージ１００は、貫通穴としてのキャビティ１４Ａを開口した窓枠状のシリコン基板１２Ａを別のシリコン基板１２Ｂ上に接合面３０で貼り合せてシリコン基板積層体１２０とした構成である。なお、図１中の部材に対応する部材には図１と同じ参照番号を付した。対応部材が複数ある場合には、参照番号の末尾にアルファベットを追加して区別した。また、シリコン基板表面の酸化絶縁膜、電子装置チップの電極など、本発明の理解に不要な細部は図示を省略し、説明を簡素かつ明瞭にした。
本実施形態においては、窓枠状の貫通キャビティ１４Ａを開口したシリコン基板１２Ａの厚さ全体をキャビティ１４Ａの高さＹとして利用できる。例えば、シリコン基板１２Ａとして図１と同じく８インチウェーハ市販規格品を用いた場合、研磨後厚さの最大値６７５μｍをそのままキャビティ１４Ａの高さＹの最大値として利用できる。
下側のシリコン基板１２Ｂの上面が規定するキャビティ１４Ａの底面上に、接着層１５を介して電子装置チップ１６Ｂが搭載され、更にその上に接着層１５を介して異種あるいは同種の電子装置チップ１６Ａが搭載されて、２個の電子装置チップ１６Ａ／１６Ｂから成るスタックとして搭載されている。
キャビティ底面上には配線パターン２０が形成されており、下側のシリコン基板１２Ｂを貫通する貫通電極２４を介して、搭載基板との接続用の裏面配線２６へ引き出されている。
電子装置チップ１６Ａ、１６Ｂと配線パターン２０とはワイヤボンディング２２Ａ、２２Ｂによりそれぞれ接続され、電子装置チップ１６Ａと１６Ｂとはワイヤボンディング２２Ｃにより接続されている。
図示の例では、２個の電子装置チップ１６Ａ／１６Ｂのスタックを搭載した構成を示したが、１個の大きい高さの電子装置チップを搭載することもできる。もちろん、本発明の目的からは逸れるが、３個以上の小さい高さの電子装置チップを搭載することもできる。
２個のシリコン基板１２Ａ／１２Ｂの接合部３０における接合は、気密性を確保できる接合方法で行なうことが望ましく、従来から知られているシリコン同士の直接接合、接着剤接合、ろうまたははんだ接合などの接合方法を適用できる。
蓋１８は、ガラス、プラスチック、シリコン、金属など気密性を確保できる種々の材質を用いることができ、透明性を要する場合には、ガラス、プラスチックなどを用いる。例えば蓋１８としてガラスを用いた場合には、シリコン基板１２Ａとの接合は陽極接合により行なうことが望ましい。もちろん、接着剤接合など、他の気密性接合であってもよい。
〔実施形態２〕
図３に示す半導体パッケージ２００は、貫通穴としてのキャビティ１４Ａを開口した窓枠状のシリコン基板１２Ａを、有底穴としてのキャビティ１４Ｂを掘り込んだ別のシリコン基板１２Ｂ上に接合面３０で貼り合せてシリコン基板積層体１２０とした構成である。図１中の部材に対応する部材には図１と同じ参照番号を付した。対応部材が複数ある場合には、参照番号の末尾にアルファベットを追加して区別した。
本実施形態においては、シリコン基板１２Ａの全厚に対応する高さの窓枠状貫通キャビティ１４Ａと、シリコン基板１２Ｂの有底キャビティ１４との合計高さを、キャビティ１４の高さＹとして利用できる。例えば、シリコン基板１２Ａ、１２Ｂとして図１と同じく８インチウェーハ市販規格品を用いた場合、シリコン基板１２Ａについては研磨後厚さの最大値６７５μｍをそのままキャビティ１４Ａの高さＹＡの最大値として利用でき、加えて、シリコン基板１２Ｂについては底部厚さ２００μｍを６７５μｍから差し引いた４７５μｍをキャビティ１４Ｂの高さＹＢの最大値として利用できる。したがって、キャビティ１４の高さＹは、キャビティ１４Ａの高さＹＡとキャビティ１４Ｂの高さＹＢとの合計として、１１５０μｍを最大値として利用できる（Ｙ＝ＹＡ＋ＹＢ≦６７５＋４７５＝１１５０）。
下側のシリコン基板１２Ｂで構成するキャビティ１４の底面上に、配線パターン２０が形成され、その上に電子装置チップ１６Ｂがバンプ１９を介してフリップチップ接続により搭載され、更にその上に異種あるいは同種の電子装置チップ１６Ａが接着剤１５を介して搭載されて、２個の電子装置チップ１６Ａ／１６Ｂから成るスタックとして搭載されている。
電子装置チップ１６Ａはワイヤボンディング２２により配線パターン２０と接続されている。
キャビティ底面上に形成された配線パターン２０は、下側のシリコン基板１２Ｂを貫通する貫通電極２４を介して、搭載基板との接続用の裏面配線２６へ引き出されている。
電子装置チップの搭載個数、シリコン基板同士の接合方法、蓋の材質および蓋とシリコン基板との接合方法については、実施形態１と同様の選択肢が可能である。
〔実施形態３〕
図４に示す半導体パッケージ３００は、貫通穴としてのキャビティ１４Ａを開口した窓枠状のシリコン基板１２Ａを、有底穴としてのキャビティ１４Ｂを掘り込んだ別のシリコン基板１２Ｂ上に接合面３０で貼り合せてシリコン基板積層体１２０とした構成である。図１中の部材に対応する部材には図１と同じ参照番号を付した。対応部材が複数ある場合には、参照番号の末尾にアルファベットを追加して区別した。
本実施形態においては、実施形態２と同様に、シリコン基板１２Ａの全厚に対応する高さの貫通キャビティ１４Ａと、シリコン基板１２Ｂの有底キャビティ１４との合計高さを、キャビティ１４の高さＹとして利用できる。例えば、シリコン基板１２Ａ、１２Ｂとして図１と同じく８インチウェーハ市販規格品を用いた場合、シリコン基板１２Ａについては研磨後厚さの最大値６７５μｍをそのままキャビティ１４Ａの高さＹＡの最大値として利用でき、加えて、シリコン基板１２Ｂについては底部厚さ２００μｍを６７５μｍから差し引いた４７５μｍをキャビティ１４Ｂの高さＹＢの最大値として利用できる。したがって、キャビティ１４の高さＹは、キャビティ１４Ａの高さＹＡとキャビティ１４Ｂの高さＹＢとの合計として、１１５０μｍを最大値として利用できる（Ｙ＝ＹＡ＋ＹＢ≦６７５＋４７５＝１１５０）。
電子装置チップ１６Ａ上に異種または同種の電子装置チップ１６Ｂを接着剤層１５を介して搭載し、両チップ１６Ａ／１６Ｂをワイヤボンディング２２で接続してスタックとする。このスタックを裏返して、前者の電子装置チップ１６Ａのバンプ１９を介して、下側のシリコン基板１２Ｂの貫通電極２４の上端にフリップチップ接続してある。これにより、電子装置チップ１６Ｂのバンプ１９は、搭載基板との接続用の裏面配線２６へ引き出されている。
電子装置チップの搭載個数、シリコン基板同士の接合方法、蓋の材質および蓋とシリコン基板との接合方法については、実施形態１と同様の選択肢が可能である。
〔実施形態４〕
図５に示す半導体パッケージ４００は、有底穴としてのキャビティ１４Ａを掘り込んだシリコン基板１２Ａを、テーパ付き貫通穴としてのキャビティ１４Ｂを開口した窓枠状のシリコン基板１２Ｂ上に、シリコン基板１２Ａの底部裏面を接合面３０として貼り合せてシリコン基板積層体１２０とした構成である。すなわち、キャビティ１２Ａの底部を境界領域として、キャビティ１２Ａ、１２Ｂがそれぞれ上下に開口した構造である。図１中の部材に対応する部材には図１と同じ参照番号を付した。対応部材が複数ある場合には、参照番号の末尾にアルファベットまたはアルファベットと数字を追加して区別した。
本実施形態においては、上側のシリコン基板１２Ａについては図１の従来構造と同じく、有底キャビティ１４Ａは市販ウェーハの研磨後厚さ（６７５μｍ：８インチウェーハの場合。以下同様）から底部の厚さＺを差し引いた最大高さ（４７５μｍ）であるが、シリコン基板１２Ｂについては図２の実施形態１および図４の実施形態３と同じく、窓枠状貫通キャビティ１４Ｂは市販ウェーハの研磨後厚さ（６７５μｍ）全てを最大高さとして利用できる。
上側のキャビティ１４Ａ内では、キャビティ１４Ａの底面上に接着剤層１５を介して電子装置チップ１６Ａ２を搭載し、その上に接着剤層１５を介して異種または同種の電子装置チップ１６Ａ１を搭載してスタックとする。各電子装置チップ１６Ａ１、１６Ａ２はワイヤボンディング２２Ａ１、２２Ａ２によりそれぞれキャビティ１４Ａの底面上の配線パターン２０Ａに接続されている。上側キャビティ１４Ａはシリコン基板１２Ａに接合した蓋１８により気密封止され、内部は不活性ガス置換または真空状態にされている。
下側のキャビティ１４Ｂ内では、シリコン基板１２Ａの裏面により構成された底面上に、接着剤層１５を介して電子装置チップ１６Ｂ２を搭載し、その上に接着剤層１５を介して異種または同種の電子装置チップ１６Ｂ１を搭載してスタックとする。各電子装置チップ１６Ａ、１６Ｂはワイヤボンディング２２Ｂ１、２２Ｂ２によりそれぞれキャビティ１４Ｂの底面上の配線パターン２０Ｂに接続されている。下側キャビティ１４Ｂ内は実際にはモールド樹脂２８で充填されている。下側キャビティ１４Ｂの周縁ではテーパ配線２６Ｔにより、配線パターン２０Ｂが搭載基板との接続用の裏面配線２６まで引き出されている。
電子装置チップの搭載個数、シリコン基板同士の接合方法、蓋の材質および蓋とシリコン基板との接合方法については、実施形態１と同様の選択肢が可能である。
〔実施形態５〕
図６に示す半導体パッケージ５００は、貫通穴としてのキャビティ１４Ａを掘り込んだ窓枠状のシリコン基板１２Ａを、有底穴としてのキャビティ１４Ｂを開口したシリコン基板１２Ｂ上に、シリコン基板１２Ｂの底部裏面を接合面３０として貼り合せてシリコン基板積層体１２０とした構成である。すなわち、キャビティ１２Ｂの底部を境界領域として、キャビティ１２Ａ、１２Ｂがそれぞれ上下に開口した構造である。図１中の部材に対応する部材には図１と同じ参照番号を付した。対応部材が複数ある場合には、参照番号の末尾にアルファベットまたはアルファベットと数字を追加して区別した。
本実施形態においては、上側のシリコン基板１２Ａについては、実施形態１および図４の実施形態３と同じく、貫通キャビティ１４Ａは市販ウェーハの研磨後厚さ（６７５μｍ）全てを最大高さとして利用でき、シリコン基板１２Ｂについては図１の従来構造と同じく、有底キャビティ１４Ｂは市販ウェーハの研磨後厚さ（６７５μｍ：８インチウェーハの場合。以下同様）から底部の厚さＺを差し引いた最大高さ（４７５μｍ）である。
上側のキャビティ１４Ａ内では、シリコン基板１２Ｂの裏面により構成された底面上に接着剤層１５を介して電子装置チップ１６Ａ２を搭載し、その上に接着剤層１５を介して異種または同種の電子装置チップ１６Ａ１を搭載してスタックとする。各電子装置チップ１６Ａ１、１６Ａ２はワイヤボンディング２２Ａ１、２２Ａ２によりそれぞれキャビティ１４Ａの底面上の配線パターン２０Ａに接続されている。上側キャビティ１４Ａはシリコン基板１２Ａに接合した蓋１８により気密封止され、内部は不活性ガス置換または真空状態にされている。
下側のキャビティ１４Ｂ内では、キャビティ１４Ｂの底面上に、接着剤層１５を介して電子装置チップ１６Ｂ２を搭載し、その上に接着剤層１５を介して異種または同種の電子装置チップ１６Ｂ１を搭載してスタックとする。各電子装置チップ１６Ｂ１、１６Ｂ２はワイヤボンディング２２Ｂ１、２２Ｂ２によりそれぞれキャビティ１４Ｂの底面上の配線パターン２０Ｂに接続されている。下側キャビティ１４Ｂ内は実際にはモールド樹脂２８で充填されている。下側キャビティ１４Ｂの周縁ではテーパ配線２６Ｔにより、配線パターン２０Ｂが搭載基板との接続用の裏面配線２６まで引き出されている。
上側のキャビティ１４Ａ内の配線パターン２０Ａと、下側のキャビティ１４Ｂ内の配線パターン２０Ｂとは、下側のシリコン基板１２Ｂの底部を貫通するビア２３により接続されている。
電子装置チップの搭載個数、シリコン基板同士の接合方法、蓋の材質および蓋とシリコン基板との接合方法については、実施形態１と同様の選択肢が可能である。
本発明によれば、市販シリコン基板の規格厚さによるチップ搭載高さの限界を超えて、シリコン基板のキャビティ内に電子装置チップを搭載した半導体パッケージが提供される。
従来の単一のシリコン基板内に形成したキャビティ内に電子装置チップを収容して搭載した半導体パッケージの断面図。 本発明の実施形態１により、複数枚のシリコン基板を貼り合せたシリコン基板積層体内に形成したキャビティ内に電子装置チップを収容して搭載した半導体パッケージの断面図。 本発明の実施形態２により、複数枚のシリコン基板を貼り合せたシリコン基板積層体内に形成したキャビティ内に電子装置チップを収容して搭載した半導体パッケージの断面図。 本発明の実施形態３により、複数枚のシリコン基板を貼り合せたシリコン基板積層体内に形成したキャビティ内に電子装置チップを収容して搭載した半導体パッケージの断面図。 本発明の実施形態４により、複数枚のシリコン基板を貼り合せたシリコン基板積層体内に形成したキャビティ内に電子装置チップを収容して搭載した半導体パッケージの断面図。 本発明の実施形態５により、複数枚のシリコン基板を貼り合せたシリコン基板積層体内に形成したキャビティ内に電子装置チップを収容して搭載した半導体パッケージの断面図。
符号の説明
１００、２００、３００、４００、５００ 半導体パッケージ
１２Ａ、１２Ｂ シリコン基板
１２０ シリコン基板積層体
１４、１４Ａ、１４Ｂ キャビティ
１６Ａ、１６Ａ１、１６Ａ２、１６Ｂ、１６Ｂ１、１６Ｂ２ 電子装置チップ
１８ 蓋
２０ 配線パターン
２２、２２Ａ、２２Ａ１、２２Ａ２、２２Ｂ、２２Ｂ１、２２Ｂ２、２２Ｃ ワイヤボンディング
２３ ビア
２４ 貫通電極
２６ 裏面配線
２８ モールド樹脂
３０ 接合部

Claims (7)

  1. 複数枚のシリコン基板単体を貼り合せて成るシリコン基板積層体のキャビティ内に電子装置チップを搭載したことを特徴とする半導体パッケージ。
  2. 請求項１において、上記キャビティ内に複数の電子装置チップを相互に積層して搭載したことを特徴とする半導体パッケージ。
  3. 請求項１または２において、上記キャビティの開口部を気密性の蓋で密閉したことを特徴とする半導体パッケージ。
  4. 請求項１から３までのいずれか１項において、貫通穴としてのキャビティを有する１枚以上のシリコン基板単体を含むことを特徴とする半導体パッケージ。
  5. 請求項１から４までのいずれか１項において、貫通穴としてのキャビティを有する一枚のシリコン基板単体と、有底穴としてのキャビティを有する一枚のシリコン基板単体とから成る構造を含むことを特徴とする半導体パッケージ。
  6. 請求項５において、上記有底穴の開口が上記貫通穴と連続していることを特徴とする半導体パッケージ。
  7. 請求項５において、上記有底穴の底部が上記貫通穴の一方の開口を塞いでいることを特徴とする半導体パッケージ。
JP2007288907A 2007-11-06 2007-11-06 半導体パッケージ Active JP4912275B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007288907A JP4912275B2 (ja) 2007-11-06 2007-11-06 半導体パッケージ
EP08168216A EP2058872A2 (en) 2007-11-06 2008-11-03 Semiconductor package
US12/265,203 US7960820B2 (en) 2007-11-06 2008-11-05 Semiconductor package
TW097142608A TW200921860A (en) 2007-11-06 2008-11-05 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007288907A JP4912275B2 (ja) 2007-11-06 2007-11-06 半導体パッケージ

Publications (3)

Publication Number Publication Date
JP2009117611A true JP2009117611A (ja) 2009-05-28
JP2009117611A5 JP2009117611A5 (ja) 2010-11-11
JP4912275B2 JP4912275B2 (ja) 2012-04-11

Family

ID=40230534

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007288907A Active JP4912275B2 (ja) 2007-11-06 2007-11-06 半導体パッケージ

Country Status (4)

Country Link
US (1) US7960820B2 (ja)
EP (1) EP2058872A2 (ja)
JP (1) JP4912275B2 (ja)
TW (1) TW200921860A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023407A (ja) * 2009-07-13 2011-02-03 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2015136998A1 (ja) * 2014-03-10 2015-09-17 三菱重工業株式会社 マルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法
JP2019114756A (ja) * 2017-12-26 2019-07-11 京セラ株式会社 電子部品収納用パッケージ、電子装置および電子モジュール
TWI704686B (zh) * 2015-03-18 2020-09-11 日商濱松赫德尼古斯股份有限公司 光檢測裝置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
DE102009022901A1 (de) * 2009-05-27 2010-12-02 Osram Opto Semiconductors Gmbh Optoelektronisches Modul und Verfahren zur Herstellung eines optoelektronischen Moduls
JP2011023709A (ja) * 2009-06-18 2011-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP5208871B2 (ja) * 2009-07-13 2013-06-12 浜松ホトニクス株式会社 光検出器
TWI453957B (zh) * 2010-05-24 2014-09-21 Advanced Optoelectronic Tech 發光二極體之封裝結構
TWI406435B (zh) * 2010-08-06 2013-08-21 Advanced Optoelectronic Tech 發光二極體製造方法
US9443834B2 (en) 2010-09-02 2016-09-13 Micron Technology, Inc. Back-to-back solid state lighting devices and associated methods
JP2012119601A (ja) * 2010-12-03 2012-06-21 Nec Corp インターポーザ及び半導体装置
US9013011B1 (en) * 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
US9105635B2 (en) * 2013-03-13 2015-08-11 Intel Corporation Stubby pads for channel cross-talk reduction
JP2016004888A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US11211305B2 (en) 2016-04-01 2021-12-28 Texas Instruments Incorporated Apparatus and method to support thermal management of semiconductor-based components
US10861796B2 (en) * 2016-05-10 2020-12-08 Texas Instruments Incorporated Floating die package
US10179730B2 (en) 2016-12-08 2019-01-15 Texas Instruments Incorporated Electronic sensors with sensor die in package structure cavity
US9929110B1 (en) 2016-12-30 2018-03-27 Texas Instruments Incorporated Integrated circuit wave device and method
US10411150B2 (en) 2016-12-30 2019-09-10 Texas Instruments Incorporated Optical isolation systems and circuits and photon detectors with extended lateral P-N junctions
US10074639B2 (en) 2016-12-30 2018-09-11 Texas Instruments Incorporated Isolator integrated circuits with package structure cavity and fabrication methods
US10121847B2 (en) 2017-03-17 2018-11-06 Texas Instruments Incorporated Galvanic isolation device
DE102018100946A1 (de) * 2018-01-17 2019-07-18 Osram Opto Semiconductors Gmbh Bauteil und verfahren zur herstellung eines bauteils
KR20210007217A (ko) * 2019-07-10 2021-01-20 삼성전자주식회사 인터포저를 포함하는 전자 장치
SG10201908828WA (en) 2019-09-23 2021-04-29 Apple Inc Embedded Packaging Concepts for Integration of ASICs and Optical Components
US11942386B2 (en) * 2020-08-24 2024-03-26 Texas Instruments Incorporated Electronic devices in semiconductor package cavities
US20230213715A1 (en) * 2022-01-03 2023-07-06 Apple Inc. Technologies for Increased Volumetric and Functional Efficiencies of Optical Packages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186357A (ja) * 2003-10-03 2006-07-13 Matsushita Electric Works Ltd センサ装置及びその製造方法
JP2007163215A (ja) * 2005-12-12 2007-06-28 Denso Corp 半導体力学量センサ装置およびその製造方法
JP2007287967A (ja) * 2006-04-18 2007-11-01 Shinko Electric Ind Co Ltd 電子部品装置
JP2008244317A (ja) * 2007-03-28 2008-10-09 Oki Electric Ind Co Ltd 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5875859A (ja) * 1981-10-30 1983-05-07 Fujitsu Ltd 半導体装置
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US6343019B1 (en) * 1997-12-22 2002-01-29 Micron Technology, Inc. Apparatus and method of stacking die on a substrate
US20040038442A1 (en) * 2002-08-26 2004-02-26 Kinsman Larry D. Optically interactive device packages and methods of assembly
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
JP4996101B2 (ja) 2006-02-02 2012-08-08 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186357A (ja) * 2003-10-03 2006-07-13 Matsushita Electric Works Ltd センサ装置及びその製造方法
JP2007163215A (ja) * 2005-12-12 2007-06-28 Denso Corp 半導体力学量センサ装置およびその製造方法
JP2007287967A (ja) * 2006-04-18 2007-11-01 Shinko Electric Ind Co Ltd 電子部品装置
JP2008244317A (ja) * 2007-03-28 2008-10-09 Oki Electric Ind Co Ltd 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023407A (ja) * 2009-07-13 2011-02-03 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2015136998A1 (ja) * 2014-03-10 2015-09-17 三菱重工業株式会社 マルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法
JPWO2015136998A1 (ja) * 2014-03-10 2017-04-06 三菱重工業株式会社 マルチチップモジュール、オンボードコンピュータ、センサインターフェース基板、及びマルチチップモジュール製造方法
US10651150B2 (en) 2014-03-10 2020-05-12 Mitsubishi Heavy Industries, Ltd. Multichip module including surface mounting part embedded therein
TWI704686B (zh) * 2015-03-18 2020-09-11 日商濱松赫德尼古斯股份有限公司 光檢測裝置
JP2019114756A (ja) * 2017-12-26 2019-07-11 京セラ株式会社 電子部品収納用パッケージ、電子装置および電子モジュール
JP6993220B2 (ja) 2017-12-26 2022-01-13 京セラ株式会社 電子部品収納用パッケージ、電子装置および電子モジュール

Also Published As

Publication number Publication date
EP2058872A2 (en) 2009-05-13
JP4912275B2 (ja) 2012-04-11
US20090115049A1 (en) 2009-05-07
TW200921860A (en) 2009-05-16
US7960820B2 (en) 2011-06-14

Similar Documents

Publication Publication Date Title
JP4912275B2 (ja) 半導体パッケージ
US10093533B2 (en) CMOS-MEMS-CMOS platform
US20160291269A1 (en) Photonic integrated circuit chip packaging
US20160093761A1 (en) Optoelectronic packages having through-channels for routing and vacuum
TWI333264B (en) Packaging structure and method of mems microphone
JP5610156B2 (ja) 光電変換モジュール及び光電変換モジュールの製造方法
US9731961B2 (en) MEMS-CMOS-MEMS platform
US7154053B2 (en) Optoelectronic package with wire-protection lid
JP2008078475A (ja) 電子部品装置
JP2009004507A (ja) 電子部品用パッケージ及びその製造方法と電子部品装置
TW200525769A (en) Method and system for hermetically sealing packages for optics
US8508036B2 (en) Ultra-thin near-hermetic package based on rainier
JP2006351591A (ja) マイクロデバイスのパッケージング方法及びマイクロデバイス
US7829993B2 (en) Semiconductor apparatus
JP2010182958A (ja) 半導体装置および半導体装置の製造方法
JP2022549707A (ja) 密閉されたガラス筐体
US20220157684A1 (en) Hermetically sealed glass enclosure
JP2005019966A (ja) 半導体装置及びその製造方法
JP2007042786A (ja) マイクロデバイス及びそのパッケージング方法
US9673367B2 (en) Substrate for mounting chip and chip package
JP2008147243A (ja) 気密封止装置
KR20170041627A (ko) 반도체 장치의 제조 방법
KR20140094255A (ko) 반도체칩의 밀폐형 패키지 및 공정 방법
CN110104606A (zh) 一种mems红外传感器的封装结构
JP2013026506A (ja) 電子部品収納用パッケージおよび電子装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100914

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100914

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111220

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120117

R150 Certificate of patent or registration of utility model

Ref document number: 4912275

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150127

Year of fee payment: 3