CN102047229A - 用于存储装置训练的嵌入式可编程元件 - Google Patents

用于存储装置训练的嵌入式可编程元件 Download PDF

Info

Publication number
CN102047229A
CN102047229A CN2009801193649A CN200980119364A CN102047229A CN 102047229 A CN102047229 A CN 102047229A CN 2009801193649 A CN2009801193649 A CN 2009801193649A CN 200980119364 A CN200980119364 A CN 200980119364A CN 102047229 A CN102047229 A CN 102047229A
Authority
CN
China
Prior art keywords
memory storage
interface
programmable element
instruction
computer program
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801193649A
Other languages
English (en)
Inventor
W·F·克鲁格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN102047229A publication Critical patent/CN102047229A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4403—Processor initialisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory

Abstract

一种系统和方法，可使存储装置响应其输入或操作环境中的变化而进行自调整或重训练。该存储装置，例如DRAM，包括位于其接口中的嵌入式可编程元件。该可编程元件可为，例如但不限于，微处理器、微控制器或微序列器。可编程元件经编程以响应该存储装置的环境中的变化而改变该存储装置的该接口的操作。

Description

用于存储装置训练的嵌入式可编程元件
技术领域
本发明涉及存储装置以及训练此类装置的接口。
背景技术
在操作过程中，存储装置(例如动态随机存取存储器(dynamicrandom access memory；DRAM))可能遭遇其周围条件发生变化。例如，输入信号的波形可能有所变化，导致难以解释数据。此类信号的数据眼可能移动，导致难以定位。而且，其他条件也可能变化。例如，存储装置的工作时钟速度可能需要改变。此外，该存储装置接口处的带宽可能需要改变或受到限制，或者功耗可能需要调整。此类变化可影响该存储装置的性能。
理想情况下，存储装置应当有能力适应此类变化，以减少此类变化对存储装置性能的影响。但是，目前，存储装置响应此类变化条件的能力很有限。而且，与其他协议相比，例如图形双数据率第5版(Graphics Double Data Rate 5；GDDR5)等较新的协议要求更快的操作，因而要求存储装置快速适应变化条件。
因此，需要提供一种系统和方法以使存储装置(例如DRAM)能够响应其操作环境中的变化条件而快速地进行自调整或重训练。
发明内容
本发明的详细描述中，所提及的“一实施例”、“示例实施例”等表示所描述的实施例可包括特定的功能、结构或特征，但每个实施例并不一定都包括该特定的功能、结构或特征。而且，此类用语并不一定指同一实施例。此外，当联系一实施例描述特定的功能、结构或特征时，不论是否明确指出，都认为本领域的技术人员能够将此类功能、结构或特征实施于其他实施例中。
这里描述的本发明是一种使存储装置能够响应其输入或操作环境中的变化而进行自调整或重训练的系统和方法。该存储装置，例如DRAM，包括位于其接口中的嵌入式可编程元件。该可编程元件可为，例如但不限于，微处理器、微控制器或微序列器。该可编程元件经编程以响应该存储装置之输入信号的变化(例如输入信号的波形的变化)和/或周围环境的变化而改变该存储装置的该接口的操作。
一实施例中，为响应输入信号的波形中的变化，例如，该可编程元件经编程而用以检测该波形中的变化并重训练该存储装置的该接口。该重训练使该接口能够检测该已变化的输入数据的电子眼，从而使该存储装置能够继续接收并储存该输入信号中包含的数据。
在本发明的某些实施例中，该可编程元件经编程以响应周围环境中的其他变化，从而将此类变化对该存储装置的性能的影响减至最低。例如，在操作过程中，该接口处的带宽要求可被限制或被改变。此种情况下，可依据所改变的带宽要求编程该可编程元件，以更改该存储装置的该接口的操作参数。这样，该接口处的带宽参数可被改变，从而满足必要的带宽要求。类似地，该可编程元件经编程以影响环境中的其他变化，例如时钟速率的变化或功耗限制。在这些情况下，该可编程元件有效改变该存储装置的该接口处的操作参数，并使该存储装置能够在新的条件下继续其优化操作。该存储装置的该接口处的操作参数可包括时序参数、地址参数、充电参数、刷新参数、读/写参数等。这些示例仅为说明性质，而非意图限制本发明。
附图说明
下面参照附图描述本发明实施例。附图中，相同或功能类似的元件采用类似的附图标记。附图标记中最左边的数字通常表示首次出现相应元件的附图。
图1显示依据本发明实施例具有用于接口训练和测试的可编程元件的存储装置的示例系统图。
图2显示依据本发明实施例由可编程元件对存储装置进行接口训练的示例流程图。
图3显示依据本发明实施例当可编程元件获知操作条件中的变化时调整存储接口的示例流程图。
具体实施方式
系统综述
图1显示本发明的一实施例。该图显示存储装置110。该存储装置110可例如为DRAM装置。信号102向存储装置110提供输入数据。此类数据例如可包括要存储于存储装置110中的数据。输入信号102经由接口112进入存储装置110。接口112包括可编程元件120。在该所示实施例中，可编程元件120与同样位于接口112中的输入控制器114通信。本实施例中，输入控制器114控制接口112的操作。但是，输入控制器114相应受可编程元件120的输出的影响，例如，但不限于，发送至输入控制器114的该接口处的操作参数。
例如，输入信号102通常为数字波形。输入信号102的该波形可能会随着时间推移以及任意处理因素和/或传输因素而导致有所改变。该波形的变化导致难以定位每位(bit)输入信号102的数据眼。术语“数据眼”指方波上的一点，该点经定位并采样后可用于将相关联的位描绘为逻辑0或1。n位信号应当有n个数据眼。可编程元件120接收输入信号102并检测波形的变化。接着，可编程元件120控制输入控制器114改变其操作，从而更好地检测输入信号102的数据眼。在该所示实施例中，可编程元件120采用传输至输入控制器114的该调整参数104的形式来进行该控制。这意味着重训练接口112以应付输入信号102的变化，从而在接收到输入信号102时，输入控制器114得以可靠地定位信号102的数据眼。接着，该数据以优化信号108的形式被发送至一个或多个存储单元140。
该可编程元件120还可响应存储装置110的操作环境中的其他变化。例如，接口112处的宽带要求可能变化。同样，功率要求可能变化，或者接口112的操作时钟速率可能需要变化。存储装置112可通过统称为状态监测器130的一个或多个元件检测操作环境中的此类变化。存储装置112的操作状态的变化通过信号106传输至可编程元件120。在该所示实施例中，可编程元件120接着调整操作参数并将调整后的操作参数传输至输入控制器114。作为响应，控制器14依据该调整后的操作参数进行必要的操作变化，从而使存储装置110响应该操作环境中的变化而进行重训练或自调整。
需要注意的是，可编程元件120可为多种类型的任意一种。例如，可编程元件120可为微控制器。或者，可编程元件120可为微序列器或微处理器。另外，在本发明一实施例中，可使用精简指令集的指令编程该可编程元件120。此外，图1的实施例所显示的输入控制器114和可编程元件129为分立元件。在替代实施例中，可编程元件120和输入控制器114可实施为单个可编程装置。
接口重训练
图2显示依据本发明一实施例对应输入信号变化的流程步骤。该流程开始于步骤210。在步骤220中，位于存储装置的接口中的可编程元件接收微指令。该可编程元件、该接口和该存储装置可例如为系统100的可编程元件120、接口112和存储装置110。本发明的一实施例中，该微处理器接收自一存储控制器。当执行该些微指令时，该些微指令执行存储装置110的接口112的重训练。该接口112的重训练可包括，例如但不限于，因操作环境中的变化而调整接口112处的操作参数，以优化存储装置110的性能。在步骤230中，由可编程元件120分析输入信号以确定，例如，波形是否已变化以至必须重新识别数据眼的位置。该输入信号例如可为图1中所示的输入信号102。在步骤240中，基于输入信号102的变化调整接口112处的操作参数。该调整参数使存储装置110能够识别已变化的输入数据的数据眼并相应优化该信号，从而在存储装置110接收并存储该已变化的输入信号时，优化存储装置110的性能。该流程结束于步骤250。在替代实施例中，可编程元件120可将该调整参数传输至输入控制器114，以优化该已变化的信号。
需要注意的是，一旦以该种方式重训练该存储装置，该存储装置的接口即能够更好地定位该输入信号的数据眼。现有技术中，有多种定位数据眼的算法。例如，可定位方波的左侧边缘，然后对数据眼的寻找将集中于该边缘的右侧。或者，可通过过采样和滤波定位该数据眼。
图3显示本法明一实施例的流程，其中，在响应该输入信号的波形中的变化的同时，该存储装置的接口响应该存储装置的环境中的变化而进行自调整。该流程开始于步骤310。在步骤315中，例如可编程元件120的可编程元件接收微指令。在步骤320中，该可编程元件自状态监测器(例如系统100的状态监测器130)接收信号，该信号意味着发生了状态变化，例如需要降低功耗或不同的带宽或时钟要求。该信号可为图1所示的状态的变化的信号106。在步骤330中，可编程元件120接收该输入信号，并基于状态106的变化分析该输入信号，以确定接口112是否需要重训练。在步骤340中，可编程元件120调整接口112的操作参数并将该调整参数传输至接口112，从而依据存储装置110的操作环境的变化优化该存储装置110的性能。流程结束于步骤350。
在图3的实施例中，该存储装置的该接口的重训练响应该输入信号的变化以及操作环境中的变化。在本发明的替代实施例中，该存储装置的该接口可响应该输入信号的变化而仅进行重训练。在本发明另一实施例中，该存储装置的该接口可响应状态监测器所检测的该操作环境中的一个或多个变化而仅进行自调整。
结论
存储装置的性能受输入信号以及其操作环境中的变化的影响。该存储装置上的嵌入式可编程元件可分析此类变化并相应调整该存储装置的接口处的操作参数。这样，该存储装置可使用该调整参数进行操作，从而最大程度减少此类变化对该存储装置的性能的影响。
上面对本发明的描述借助功能模块说明特定功能的实施及其相互关系。这里，这些功能模块的界限出于描述方便而被随意定义。还可定义替代界限，只要能够恰当执行所述特定的功能及其相互关系即可。例如，本发明的不同态样可由软件、固件、硬件(或软件表示的硬件，例如Verilog或硬件描述语言指令)或其组合实施。本发明的示例系统100或其部分可实施为计算机可读代码。阅读本说明之后，如何利用其他计算机系统和/或计算机架构实施本发明对相关领域的技术人员将显而易见。
应当注意的是，可通过使用计算机可读代码，包括通用编程语言(例如C或C++)，Verilog HDL、VHDL、Altera HDL(AHDL)等硬件描述语言(HDL)，或其他可用的编程和/或原理图撷取工具(例如电路撷取工具)部分地实施本发明各种实施例的模拟、合成和/或制造。该计算机可读代码可设置于任意已知的计算机可用介质中，包括半导体、磁盘、光盘(例如CD-ROM、DVD-ROM)，并作为计算机数据信号实施于计算机可用(例如可读)传输介质中(例如载波或任意其他介质，包括数字介质、光学介质或基于模拟的介质)。因此，该代码可在包括Internet以及其他互联网的通信网络上传输。应当理解，由上述系统和技术实现的功能和/或提供的结构可表示在以程序代码实施的核心中(例如GPU核心)，并可转换成硬件作为集成电路生产的一部分。
上述特定实施例的描述充分揭示了本发明的一般性质，他人不需要过度实验即可应用现有技术的知识方便地进行修改和/或变更，从而实施此类特定实施例的各种应用，而不背离本发明的一般概念。因此，基于这里的教导，此类变更和修改落在所揭露的实施例的等同范围之内。应当理解的是，这里所用的术语仅出于描述目的而非限制本发明，因此这些术语应当根据这里的教导由本领域的技术人员进行解释。
本发明的广度和范围不应当限于任意所述示例实施例，而是仅依据下列权利要求及其等同定义。

Claims (30)

1.一种存储装置，包括：
一个或多个存储单元；以及
接口，与该存储单元通信并经配置以接收输入信号，该接口包括可编程元件，经编程后，该可编程元件被配置以就操作条件训练该接口。
2.如权利要求1所述的存储装置，其中，该输入信号包括要写入该存储单元的数据。
3.如权利要求1所述的存储装置，其中，该存储装置为动态随机存取存储器(DRAM)。
4.如权利要求1所述的存储装置，其中，该可编程元件包括微处理器。
5.如权利要求1所述的存储装置，其中，该可编程元件包括微控制器。
6.如权利要求1所述的存储装置，其中，该可编程元件包括微序列器。
7.如权利要求1所述的存储装置，其中，该可编程元件经配置以使用精简指令集操作。
8.如权利要求1所述的存储装置，其中，该条件包括在该接口接收数字信号，此时，该可编程元件经配置以训练该接口检测该数字信号中的数据眼。
9.如权利要求8所述的存储装置，其中，该数字信号依据图形双数据率第5版(GDDR5)协议格式化。
10.如权利要求1所述的存储装置，还包括与该可编程元件通信的状态监测器，其中，该状态监测器经配置以检测该条件并将该条件通知该可编程元件，以及其中，该可编程元件经配置以响应该条件训练该接口。
11.如权利要求10所述的存储装置，其中，该条件包括带宽限制的变化。
12.如权利要求10所述的存储装置，其中，该条件包括功率限制的变化。
13.如权利要求10所述的存储装置，其中，该条件包括时钟速度限制的变化。
14.一种训练存储装置的接口的方法，包括：
a)在该接口中的可编程元件上执行逻辑；
b)在该可编程元件上创建输出，该输出为该执行的结果；
c)基于该可编程元件的该输出训练该存储装置。
15.如权利要求14所述的方法，其中，该输入信号为数字信号，以及其中，该步骤c)包括训练该接口以找到该数字信号中的数据眼。
16.如权利要求15所述的方法，其中，该输入信号依据图形双数据率第5版(GDDR5)协议格式化。
17.如权利要求14所述的方法，其中，该步骤a)包括接收有关功率限制的变化的信息，以及该步骤c)包括自调整该存储装置以更改其功耗。
18.如权利要求14所述的方法，其中，该步骤c)包括接收有关带宽限制的变化的信息，以及该步骤c)包括自调整该接口以更改该输入信号的带宽。
19.如权利要求14所述的方法，其中，该可编程元件包括微控制器。
20.如权利要求19所述的方法，其中，该逻辑包括来自精简指令集的指令。
21.一种计算机程序产品，包括计算机可用介质，该计算机可用介质中储存有控制逻辑以训练存储装置的接口，该计算机控制逻辑包括：
第一计算机可读程序代码工具，用以使逻辑执行于该接口中的可编程元件上；
第二计算机可读程序代码工具，用以使输出创建于该可编程元件上，该输出为该执行的结果；
第三计算机可读程序代码工具，用以基于该可编程元件的该输出使该存储装置进行变更训练。
22.如权利要求21所述的计算机程序产品，其中，该计算机程序代码工具使处理器适于：
使该逻辑执行于该接口中的可编程元件上；
使输出创建于该可编程元件上，该输出为该执行的结果；以及
基于该可编程元件的该输出使该存储装置进行该训练。
23.如权利要求21所述的计算机程序产品，其中，该计算机程序代码工具包括HDL指令。
24.如权利要求23所述的计算机程序产品，其中，该HDL指令经处理而适于制造处理器，该处理器能够：
使可编程逻辑执行于该接口中的可编程元件上；
使输出创建于该可编程元件上，该输出为该执行的结果；以及
基于该可编程元件的该输出使该存储装置进行操作变更。
25.一种计算机程序产品，包括计算机可用介质，该计算机可用介质中储存有控制逻辑以向存储装置传输指令，其中，在该存储装置上执行该指令致使位于该存储装置中并与存储单元通信的接口接收输入信号并就操作条件训练该接口。
26.如权利要求25所述的计算机程序产品，其中，该计算机程序代码工具使处理器适于向该存储装置传输该指令，其中，在该存储装置上执行该指令致使位于该存储装置中并与存储单元通信的接口接收输入信号并就操作条件训练该接口。
27.如权利要求25所述的计算机程序产品，其中，该计算机程序代码工具包括HDL指令。
28.如权利要求27所述的计算机程序产品，其中，该HDL指令经处理而适于制造能够向该存储装置传输该指令的处理器。
29.一种装置，经配置以向存储装置传输指令，其中，在该存储装置上执行该指令致使位于该存储装置中并与存储单元通信的接口接收输入信号并就操作条件训练该接口。
30.一种与存储装置通信的方法，包括：
向该存储装置传输指令，其中，在该存储装置上执行该指令致使位于该存储装置中并与存储单元通信的接口接收输入信号并就操作条件训练该接口。
CN2009801193649A 2008-05-29 2009-05-29 用于存储装置训练的嵌入式可编程元件 Pending CN102047229A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US7198908P 2008-05-29 2008-05-29
US61/071,989 2008-05-29
PCT/US2009/003276 WO2009145903A1 (en) 2008-05-29 2009-05-29 Embedded programmable component for memory device training

Publications (1)

Publication Number Publication Date
CN102047229A true CN102047229A (zh) 2011-05-04

Family

ID=41377437

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801193649A Pending CN102047229A (zh) 2008-05-29 2009-05-29 用于存储装置训练的嵌入式可编程元件

Country Status (6)

Country Link
US (1) US20090300278A1 (zh)
EP (1) EP2288993A4 (zh)
JP (1) JP2011522324A (zh)
KR (1) KR20110010793A (zh)
CN (1) CN102047229A (zh)
WO (1) WO2009145903A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919146A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120095221A (ko) 2011-02-18 2012-08-28 삼성전자주식회사 메모리 소자 및 메모리 컨트롤 유닛
US8819316B2 (en) 2011-06-21 2014-08-26 Taejin Info Tech Co., Ltd. Two-way raid controller with programmable host interface for a semiconductor storage device
US9081666B2 (en) * 2013-02-15 2015-07-14 Seagate Technology Llc Non-volatile memory channel control using a general purpose programmable processor in combination with a low level programmable sequencer
KR20180007374A (ko) 2016-07-12 2018-01-23 삼성전자주식회사 메모리 채널의 소프트웨어 트레이닝을 수행하는 전자 장치 및 그것의 메모리 채널 트레이닝 방법
US10628049B2 (en) 2017-07-12 2020-04-21 Sandisk Technologies Llc Systems and methods for on-die control of memory command, timing, and/or control signals
KR102433040B1 (ko) 2017-12-12 2022-08-18 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050165970A1 (en) * 2004-01-28 2005-07-28 Michael Ching Adaptive-allocation of I/O bandwidth using a configurable interconnect topology
US20070217559A1 (en) * 2006-03-16 2007-09-20 Rambus Inc. Signaling system with adaptive timing calibration

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6513103B1 (en) * 1997-10-10 2003-01-28 Rambus Inc. Method and apparatus for adjusting the performance of a synchronous memory system
US6430696B1 (en) * 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
WO2001069411A2 (en) * 2000-03-10 2001-09-20 Arc International Plc Memory interface and method of interfacing between functional entities
US7571303B2 (en) * 2002-10-16 2009-08-04 Akya (Holdings) Limited Reconfigurable integrated circuit
US7246274B2 (en) * 2004-09-10 2007-07-17 Rambus Inc. Method and apparatus for estimating random jitter (RJ) and deterministic jitter (DJ) from bit error rate (BER)
US20060164909A1 (en) * 2005-01-24 2006-07-27 International Business Machines Corporation System, method and storage medium for providing programmable delay chains for a memory system
JP2008544437A (ja) * 2005-06-24 2008-12-04 メタラム インコーポレイテッド 一体化されたメモリコア及びメモリインターフェース回路
US7225097B2 (en) * 2005-07-28 2007-05-29 International Business Machines Corporation Methods and apparatus for memory calibration
US7594055B2 (en) * 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
US7661010B2 (en) * 2006-05-31 2010-02-09 Mosaid Technologies Incorporated Apparatus and method for interfacing to a memory
US20080168298A1 (en) * 2007-01-05 2008-07-10 Mark David Bellows Methods and Apparatus for Calibrating Heterogeneous Memory Interfaces
DE102007010284A1 (de) * 2007-03-02 2008-09-04 Qimonda Ag Schnittstellenvorrichtung, Schaltungsmodul, Schaltungssystem, Vorrichtung für eine Datenkommunikation und Verfahren zum Kalibrieren eines Schaltungsmoduls
US8207976B2 (en) * 2007-03-15 2012-06-26 Qimonda Ag Circuit
US7865660B2 (en) * 2007-04-16 2011-01-04 Montage Technology Group Ltd. Calibration of read/write memory access via advanced memory buffer
US7877645B2 (en) * 2007-07-30 2011-01-25 Hewlett-Packard Development Company, L.P. Use of operational configuration parameters to predict system failures
US7991573B2 (en) * 2007-12-19 2011-08-02 Qimonda Ag Integrated circuit including calibration circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050165970A1 (en) * 2004-01-28 2005-07-28 Michael Ching Adaptive-allocation of I/O bandwidth using a configurable interconnect topology
US20070217559A1 (en) * 2006-03-16 2007-09-20 Rambus Inc. Signaling system with adaptive timing calibration

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919146A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN107919146B (zh) * 2016-10-06 2020-12-18 爱思开海力士有限公司 半导体器件

Also Published As

Publication number Publication date
JP2011522324A (ja) 2011-07-28
EP2288993A1 (en) 2011-03-02
US20090300278A1 (en) 2009-12-03
WO2009145903A1 (en) 2009-12-03
EP2288993A4 (en) 2012-05-09
KR20110010793A (ko) 2011-02-07

Similar Documents

Publication Publication Date Title
CN102047229A (zh) 用于存储装置训练的嵌入式可编程元件
CN102023942B (zh) Spi外设访问装置及方法
CN101105980B (zh) 具有自测试功能的存储器控制器及其测试方法
WO2017016178A1 (zh) 基于fpga的接口信号重映射方法
US9514791B2 (en) Facilitating communication between memory devices of different technologies
WO2003069486A1 (en) A memory and an adaptive timing system for controlling access to the memory
US20080177909A1 (en) Content Terminated DMA
US9665289B1 (en) Eye scan for memory channel
TW200739600A (en) Multi-port memory device with serial input/output interface and control method thereof
CN102096620A (zh) 一种串口连接状态检测方法、装置及通信系统
US6968490B2 (en) Techniques for automatic eye-degradation testing of a high-speed serial receiver
CN108563591B (zh) 数据采集闪存读写方法及系统
CN101136246A (zh) 一种基于双口ram实现数据速率转换的装置和方法
US20100262754A1 (en) Cpu data bus pld/fpga interface using dual port ram structure built in pld
US11093434B2 (en) Communication system and operation method
CN109298683B (zh) 支持多种总线驱动器通讯协议的数控系统
CN203502958U (zh) 一种arm处理器的gpio扩展电路
CN106383793B (zh) 外部设备的访问方法及片上系统
CN104102604A (zh) 一种业务处理装置
CN103761205B (zh) 一种适用于sparc空间处理器的存储器桥接方法
CN103605622B (zh) 一种传输数据的方法和设备
CN117435550A (zh) 一种基于fpga的语言编写控制器双通道缓存方法及系统
CN207926900U (zh) 电子设备及无线耳机
US20230244617A1 (en) Memory training method, memory controller, processor, and electronic device
CN106250336A (zh) 一种fpga及进行总线切换的方法和系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110504