CN108563591B - 数据采集闪存读写方法及系统 - Google Patents
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Abstract
本发明提供了一种数据采集闪存读写系统，包含数据采集单元与读取单元，所述数据采集单元包含CPU、外部总线、外部总线桥接芯片、解码模块、CPU总线接口模块、采集读取控制模块、采集模块、随机存储器驱动模块、闪存驱动模块、模拟多路切换开关、模数转换芯片、采集驱动模块以及闪存芯片。本发明还提供了一种数据采集闪存读写方法。本发明充分考虑的可重用性和和维护性，实现占用逻辑资源少，可在适应于航天的常见的反熔丝FPGA实现。
Description
技术领域
本发明涉及储存技术领域，具体地，涉及数据采集闪存读写方法及系统。
背景技术
随着信息科学的飞速发展，数据采集和存储技术已经是数字信号处理中非常重要的环节，将决定整个系统的性能，该技术广泛应于雷达、通信、航天等领域。专利文献CN103412966B提供了一种高速数据采集存储装置，包括：模数转换装置，用于将接收的模拟信号转化为数字信号；信号分流装置，用于将所述数字信号分流到多路闪存通道；多路NandFlash，对应连接多路闪存通道，用于存储由多路闪存通道传送的数据信号。借此可以方便的对数据进行采集，简化主机和硬盘对数据的采集操作。但是该专利文献并没有给出如何在空间环境中抗单粒子翻转的措施。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种数据采集闪存读写方法及系统。
根据本发明提供的数据采集闪存读写方法，包含数据采集步骤与读取步骤；
所述数据采集步骤包含以下步骤：
步骤C1：外部总线桥接芯片接收到外部总线上指令后向CPU发出中断请求；
步骤C2：CPU响应中断请求，命令解码模块读取映射到外部总线桥接芯片中指定地址段中的指令；
步骤C3：命令解码模块解码指令，并将解码后的指令写入映射到CPU总线接口模块的地址段的指定地址中；
步骤C4：CPU总线接口模块将解码后的指令送往采集读取控制模块，采集读取控制模块控制采集模块控制采集驱动模块、随机存储器驱动模块、闪存驱动模块工作，令模拟电压先后经过模拟多路切换开关、模数转换芯片、采集驱动模块、随机存储驱动模块、闪存驱动模块，进入闪存芯片。
优选地，所述读取步骤包含以下步骤：
步骤R1：外部总线桥接芯片接收到外部总线上的指令后向CPU发出中断请求；
步骤R2：CPU响应中断请求，命令解码模块读取映射在外部总线桥接芯片中指定地址段中的指令；
步骤R3：命令解码模块解码指令，并将解码后的指令送往数据组帧模块；
步骤R4：数据组帧模块收到解码后的指令后组成帧；
步骤R5：数据组帧模块通过写映射在CPU总线接口模块中指定的地址发送读准备指令；
步骤R6：CPU总线接口模块解码后的读准备指令发送给采集读取控制模块；
步骤R7：读取控制模块通过控制闪存驱动模块产生驱动波形，将闪存芯片中一页的数据读入闪存芯片内部的缓冲区中；
步骤R8：数据组帧模块将所述帧送往内部总线缓冲区地址，通过读写映射在CPU总线接口模块中指定的地址将闪存芯片缓冲区中的数据送到内部总线缓冲区。
优选地，所述模数转换模块包括模数转换芯片与模拟多路转换切换开关；
多个所述模数转换模块共用同一个数据总线。
本发明还一种数据采集闪存读写系统，包含数据采集单元与读取单元；
所述数据采集单元包含CPU、外部总线、外部总线桥接芯片、解码模块、CPU总线接口模块、采集读取控制模块、采集模块、随机存储器驱动模块、闪存驱动模块、模拟多路切换开关、模数转换芯片、采集驱动模块以及闪存芯片；
外部总线桥接芯片接收到外部总线上指令后向CPU发出中断请求；CPU响应中断请求，命令解码模块读取映射到外部总线桥接芯片中指定地址段中的指令；命令解码模块解码指令，并将解码后的指令写入映射到CPU总线接口模块的地址段的指定地址中；CPU总线接口模块将解码后的指令送往采集读取控制模块，采集读取控制模块控制采集模块控制采集驱动模块、随机存储器驱动模块、闪存驱动模块工作，模拟电压能够先后经过模拟多路切换开关、模数转换芯片、采集驱动模块、随机存储驱动模块、闪存驱动模块，进入闪存芯片。
优选地，所述读取单元包含外部总线、外部总线桥接芯片、CPU、解码模块、数据组帧模块、CPU总线接口模块、采集读取控制模块、闪存驱动模块、闪存芯片；
外部总线桥接芯片接收到外部总线上的指令后向CPU发出中断请求；CPU响应中断请求，命令解码模块读取映射在外部总线桥接芯片中指定地址段中的指令；命令解码模块解码指令，并将解码后的指令送往数据组帧模块；数据组帧模块收到解码后的指令后组成帧；数据组帧模块通过写映射在CPU总线接口模块中指定的地址发送读准备指令；CPU总线接口模块解码后的读准备指令发送给采集读取控制模块；采集读取控制模块通过控制闪存驱动模块产生驱动波形，将闪存芯片中一页的数据读入闪存芯片内部的缓冲区中；数据组帧模块将所述帧送往内部总线缓冲区地址，通过读写映射在CPU总线接口模块中指定的地址将闪存芯片缓冲区中的数据送到内部总线缓冲区。
优选地，所述模数转换模块包括模数转换芯片与模拟多路转换切换开关；
多个所述模数转换模块共用同一个数据总线。
与现有技术相比，本发明具有如下的有益效果：
1、本发明充分考虑的可重用性和和维护性；不同型号，某一型号的不同阶段，通信协议部分相对其他部分变化较大，调试或测试过程中通信协议中的错误也相对较多，因此这部分功能由CPU软件实现。另外，其他逻辑模块之间的耦合度较低：模数转换部分的变动或采集方式的变动只需改动采集驱动；RAM的变动只需改动RAM驱动；闪存组的变动只需改动闪存驱动。基于上述分析，与本单元对应的这套软硬件架构可以作为航天器数据采集记录读取单元软硬件通用架构。本单元逻辑部分的可由现有技术提供的器件实现，也可移植到航天器各分系统的逻辑器件中，利用CPU和逻辑资源的设计余量实现。
2、实现占用逻辑资源少，可在适应于航天的常见的反熔丝FPGA实现。软件代码小，可在使用于航天的80c32单片机中实现。
3、可靠性高，命令解码模块用CPU的中断子程序实现，在主循环因为单粒子翻转跑飞的情况下，命令解码模块仍能正常工作，将解码后的命令发送至FPGA；数据采集存储功能如果发生故障，造成的损失是不可挽回，读取过程中发生故障时可以挽回的；数据采集功能由FPGA实现，反熔丝FPGA的在抗单粒子方面要远强于CPU，因此最大可能的保证了数据采集存储的功能；即使在CPU被单粒子翻转跑飞重启，也不影响执行过程中的数据采集存储功能。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为数据采集闪存读写系统的结构示意图；
图2为数据采集步骤流程图；
图3为读取步骤流程图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。
实施例中，本发明提供的数据采集闪存读写系统主要由模数转换模块、FPGA、CPU、闪存组、RAM、外部总线组成，连接关系如图1所示。其中，模数转换模块包含模拟多路转换开关与模数转换芯片，多个所述模数转换模块共用同一个数据总线；FPGA包含看门狗模块、CPU总线接口模块、采集读取控制模块、采集驱动模块、随机存储器驱动模块、闪存驱动模块；CPU包含数据组帧模块与命令解码模块；闪存组包含一个或多个闪存芯片，闪存芯片采用Nand Flash。上述组件可以使用现有技术提供的产品，例如：外部总线采用1553B；总线桥接模块使用DDC公司的BU65170；模数转换芯片采用AD公司的AD976；模拟多路转换开关采用INTERSIL的DG408；CPU、PROM、FPGA、Nand Flash、RAM的选用如下表所示：
本发明提供的数据采集闪存读写系统中几个重要组件的功能如下所述：
模数转换模块：模数转换模块由模数转换芯片和模拟多路转换切换开关组成；模数转换芯片接收来自采集驱动模块的切换信号将某一路模拟电压接入模数转换芯片输入端；模数转换芯片接收来自采集驱动的控制信号完成模数转换，将转换结果送往采集驱动；多个模数转换模块共用同一个数据总线。
采集驱动模块：接收来自采集读取控制的控制命令，按照模数转换芯片的时序要求驱动模数转换芯片转换模拟电压，并将转换后的数据送入RAM驱动模块。
RAM驱动模块和RAM：RAM驱动模块将RAM封装成两个FIFO，接收来自采集读取控制的配置信号和清空信号。
闪存驱动模块：接收来自采集读取控制的控制命令，根据闪存芯片的时序要求驱动闪存芯片，实现闪存擦除、带有纠错码的数据和控制信息写入、数据读出、控制信息读出和控制信息纠错等功能。
采集读取控制模块：接收来自内部总线接口读、写、擦除等命令，协调采集驱动模块、RAM驱动模块、闪存驱动模块的运行。
CPU总线接口模块：CPU总线接口模块侦听CPU总线上分配给采集读取擦除等功能的地址，将CPU总线上的信号转换成采集读取擦除控制模块都够接收的信号格式。
看门狗模块。接收来自CPU的脉冲信号，在设定时间间隔内看门狗模块没有收到脉冲信号，看门狗模块驱动CPU复位管脚，对CPU进行复位。
CPU：CPU进过初始化程序后，功能上分为两个模块：数据组帧模块和命令解码模块。数据组帧模块实现实际应用的组帧要求，将组帧的结果写入映射在总线桥接模块的相应地址中；命令解码模块读取映射总线桥接模块的相应地址中的内容，根据实际应用中的解码要求解码，并将结果写入映射在CPU总线接口模块的相应地址中。数据组帧模块在主循环中实现，命令解码模块用中断服务子程序实现。
本发明提供的数据采集闪存读写系统包含数据采集单元与读取单元。其中数据采集单元包含CPU、外部总线、外部总线桥接芯片、解码模块、CPU总线接口模块、采集读取控制模块、采集模块、随机存储器驱动模块、闪存驱动模块、模拟多路切换开关、模数转换芯片、采集驱动模块以及闪存芯片。数据采集单元的工作原理为：外部总线桥接芯片接收到外部总线上指令后向CPU发出中断请求；CPU响应中断请求，命令解码模块读取映射到外部总线桥接芯片中指定地址段中的指令；命令解码模块解码指令，并将解码后的指令写入映射到CPU总线接口模块的地址段的指定地址中；CPU总线接口模块将解码后的指令送往采集读取控制模块，采集读取控制模块控制采集模块控制采集驱动模块、随机存储器驱动模块、闪存驱动模块工作，模拟电压能够先后经过模拟多路切换开关、模数转换芯片、采集驱动模块、随机存储驱动模块、闪存驱动模块，进入闪存芯片。
读取单元包含外部总线、外部总线桥接芯片、CPU、解码模块、数据组帧模块、CPU总线接口模块、采集读取控制模块、闪存驱动模块、闪存芯片。读取单元的工作原理为：外部总线桥接芯片接收到外部总线上的指令后向CPU发出中断请求；CPU响应中断请求，命令解码模块读取映射在外部总线桥接芯片中指定地址段中的指令；命令解码模块解码指令，并将解码后的指令送往数据组帧模块；数据组帧模块收到解码后的指令后组成帧；数据组帧模块通过写映射在CPU总线接口模块中指定的地址发送读准备指令；CPU总线接口模块解码后的读准备指令发送给采集读取控制模块；采集读取控制模块通过控制闪存驱动模块产生驱动波形，将闪存芯片中一页的数据读入闪存芯片内部的缓冲区中；数据组帧模块将所述帧送往内部总线缓冲区地址，通过读写映射在CPU总线接口模块中指定的地址将闪存芯片缓冲区中的数据送到内部总线缓冲区。
本发明还提供了一种数据采集闪存读写方法，包含数据采集步骤与读取步骤；
所述数据采集步骤包含以下步骤：
步骤C1：外部总线桥接芯片接收到外部总线上指令后向CPU发出中断请求；
步骤C2：CPU响应中断请求，命令解码模块读取映射到外部总线桥接芯片中指定地址段中的指令；
步骤C3：命令解码模块解码指令，并将解码后的指令写入映射到CPU总线接口模块的地址段的指定地址中；
步骤C4：CPU总线接口模块将解码后的指令送往采集读取控制模块，采集读取控制模块控制采集模块控制采集驱动模块、随机存储器驱动模块、闪存驱动模块工作，令模拟电压先后经过模拟多路切换开关、模数转换芯片、采集驱动模块、随机存储驱动模块、闪存驱动模块，进入闪存芯片。
读取步骤包含以下步骤：
步骤R1：外部总线桥接芯片接收到外部总线上的指令后向CPU发出中断请求；
步骤R2：CPU响应中断请求，命令解码模块读取映射在外部总线桥接芯片中指定地址段中的指令；
步骤R3：命令解码模块解码指令，并将解码后的指令送往数据组帧模块；
步骤R4：数据组帧模块收到解码后的指令后组成帧；
步骤R5：数据组帧模块通过写映射在CPU总线接口模块中指定的地址发送读准备指令；
步骤R6：CPU总线接口模块解码后的读准备指令发送给采集读取控制模块；
步骤R7：读取控制模块通过控制闪存驱动模块产生驱动波形，将闪存芯片中一页的数据读入闪存芯片内部的缓冲区中；
步骤R8：数据组帧模块将所述帧送往内部总线缓冲区地址，通过读写映射在CPU总线接口模块中指定的地址将闪存芯片缓冲区中的数据送到内部总线缓冲区。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。
Claims (6)
1.一种数据采集闪存读写方法，其特征在于，包含数据采集步骤与读取步骤；
所述数据采集步骤包含以下步骤：
步骤C1：外部总线桥接芯片接收到外部总线上指令后向CPU发出中断请求；
步骤C2：CPU响应中断请求，命令解码模块读取映射到外部总线桥接芯片中指定地址段中的指令；
步骤C3：命令解码模块解码指令，并将解码后的指令写入映射到CPU总线接口模块的地址段的指定地址中；
步骤C4：CPU总线接口模块将解码后的指令送往采集读取控制模块，采集读取控制模块控制采集模块工作、采集读取控制模块控制采集驱动模块、随机存储器驱动模块、闪存驱动模块工作，令模拟电压先后经过模拟多路切换开关、模数转换芯片、采集驱动模块、随机存储驱动模块、闪存驱动模块，进入闪存芯片。
2.根据权利要求1所述的数据采集闪存读写方法，其特征在于，所述读取步骤包含以下步骤：
步骤R1：外部总线桥接芯片接收到外部总线上的指令后向CPU发出中断请求；
步骤R2：CPU响应中断请求，命令解码模块读取映射在外部总线桥接芯片中指定地址段中的指令；
步骤R3：命令解码模块解码指令，并将解码后的指令送往数据组帧模块；
步骤R4：数据组帧模块收到解码后的指令后组成帧；
步骤R5：数据组帧模块通过写映射在CPU总线接口模块中指定的地址发送读准备指令；
步骤R6：将CPU总线接口模块解码后的读准备指令，发送给采集读取控制模块；
步骤R7：采集读取控制模块通过控制闪存驱动模块产生驱动波形，将闪存芯片中一页的数据读入闪存芯片内部的缓冲区中；
步骤R8：数据组帧模块将所述帧送往内部总线缓冲区地址，通过读写映射在CPU总线接口模块中指定的地址将闪存芯片缓冲区中的数据送到内部总线缓冲区。
3.根据权利要求1或2所述的数据采集闪存读写方法，其特征在于，所述模数转换模块包括模数转换芯片与模拟多路转换切换开关；
多个所述模数转换模块共用同一个数据总线。
4.一种数据采集闪存读写系统，其特征在于，包含数据采集单元与读取单元；
所述数据采集单元包含CPU、外部总线、外部总线桥接芯片、解码模块、CPU总线接口模块、采集读取控制模块、采集模块、随机存储器驱动模块、闪存驱动模块、模拟多路切换开关、模数转换芯片、采集驱动模块以及闪存芯片；
外部总线桥接芯片接收到外部总线上指令后向CPU发出中断请求；CPU响应中断请求，命令解码模块读取映射到外部总线桥接芯片中指定地址段中的指令；命令解码模块解码指令，并将解码后的指令写入映射到CPU总线接口模块的地址段的指定地址中；CPU总线接口模块将解码后的指令送往采集读取控制模块，采集读取控制模块控制采集模块工作、采集读取控制模块控制采集驱动模块、随机存储器驱动模块、闪存驱动模块工作，模拟电压能够先后经过模拟多路切换开关、模数转换芯片、采集驱动模块、随机存储驱动模块、闪存驱动模块，进入闪存芯片。
5.根据权利要求4所述的数据采集闪存读写系统，其特征在于，所述读取单元包含外部总线、外部总线桥接芯片、CPU、解码模块、数据组帧模块、CPU总线接口模块、采集读取控制模块、闪存驱动模块、闪存芯片；
外部总线桥接芯片接收到外部总线上的指令后向CPU发出中断请求；CPU响应中断请求，命令解码模块读取映射在外部总线桥接芯片中指定地址段中的指令；命令解码模块解码指令，并将解码后的指令送往数据组帧模块；数据组帧模块收到解码后的指令后组成帧；数据组帧模块通过写映射在CPU总线接口模块中指定的地址发送读准备指令；将CPU总线接口模块解码后的读准备指令，发送给采集读取控制模块；采集采集读取控制模块通过控制闪存驱动模块产生驱动波形，将闪存芯片中一页的数据读入闪存芯片内部的缓冲区中；数据组帧模块将所述帧送往内部总线缓冲区地址，通过读写映射在CPU总线接口模块中指定的地址将闪存芯片缓冲区中的数据送到内部总线缓冲区。
6.根据权利要求4或5所述的数据采集闪存读写系统，其特征在于，所述模数转换模块包括模数转换芯片与模拟多路转换切换开关；
多个所述模数转换模块共用同一个数据总线。
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Citations (1)
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Non-Patent Citations (1)
| Title |
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| "一种MLC闪存存储系统的比特翻转译码算法";张旋等;《西安电子科技大学学报（自然科学版）》;20171031;第44卷(第5期);全文 * |
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