CN106557346A

CN106557346A - 一种抗单粒子翻转的星载数据处理系统及方法

Info

Publication number: CN106557346A
Application number: CN201611052850.1A
Authority: CN
Inventors: 安军社; 周莉; 薛长斌; 谭羽茵; 郝澄
Original assignee: National Space Science Center of CAS
Current assignee: National Space Science Center of CAS
Priority date: 2016-11-24
Filing date: 2016-11-24
Publication date: 2017-04-05
Anticipated expiration: 2036-11-24
Also published as: CN106557346B

Abstract

本发明公开了一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASH FPGA、SDRAM、第一NOR FLASH、SRAM FPGA、NAND FLASH，所述CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述FLASH FPGA连接第一NOR FLASH、SRAM FPGA和NAND FLASH；所述CPU的EMI模块具有ECC编解码功能；所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NAND FLASH的控制，FLASH FPGA所有逻辑均进行三模冗余设计；所述SDRAM用于CPU软件运行，存储的数据经过ECC编码实现“纠一检二”的容错；所述第一NOR FLASH用于存储CPU的启动程序、CPU的应用程序和SRAM FPGA的配置程序。本发明的系统具有可靠性高、在轨可更新、成本低、存储容量大的优点，能够实现抗单粒子翻转。

Description

一种抗单粒子翻转的星载数据处理系统及方法

技术领域

本发明涉及航空、航天电子综合化技术领域，特别涉及一种抗单粒子翻转的星载数据处理系统及方法。

背景技术

航空航天电子综合化技术的发展与计算机技术、数字数据通讯技术、控制技术和电子技术的发展密切相关，互相促进。空间辐照环境中的带电粒子会导致星载电子设备工作异常和器件的失效，严重影响航天器的可靠性和寿命。因此，星载数据系统和星载数据处理方法与地面数据处理有较大差距，主要是抗单粒子效应，其中单粒子翻转是发生频率最高。

数据处理依赖于计算机、DSP、FPGA等硬件系统，以计算机系统为例。计算机系统通常包括CPU、ROM、RAM、时钟、复位及电源等外围电路。星载计算机系统相对于常规的计算机系统，对空间环境的适应性有更高的要求，比如高低温、真空、表面充放电效应、空间辐射效应等。空间辐射效应是航天器面临的主要困难。星载计算机系统通常采用高质量等级的价格昂贵的器件适应空间环境，提高系统的可靠性。一个宇航级的器件价格高达几万元甚至二十几万元，而且由于政治壁垒，常造成器件的购买途径和周期不确定，严重影响了我国国防和航天事业的可持续发展。

如图1所示，传统星载计算机系统通常包括CPU、PROM、EEPROM、SRAM(或SRAM)、时钟、复位及电源等外围电路，若需要实时数据处理和存储等功能，需要SRAM FPGA和NANDFLASH。由于SRAM FPGA对单粒子翻转事件敏感，空间应用时需要一片反熔丝的FPGA对其刷新，需要一至两片PROM存储FPGA的配置文件。PROM能够抗单粒子翻转，但容量小且只能写一次，不利于调试和程序升级维护等。传统星载计算机系统的优点是可靠性高，能够抗单粒子翻转；缺点是成本高、升级维护差、存储器容量小、电路面积大。

运行在传统的星载计算机系统的星载数据处理软件依赖硬件系统本身的抗单粒子特性，能够稳定运行，比如PROM、EEPROM、反熔丝的FPGA等。这种方法的缺点是成本高、软件升级维护困难、存储器容量小、不能在轨维护。

发明内容

本发明的目的在于克服现有技术中的星载数据处理系统存在的成本高、软件升级维护困难、存储器容量小、不能在轨维护的缺陷，从而提供一种可靠性高、在轨可更新、成本低、存储容量大的抗单粒子翻转的星载数据处理系统。

为了实现上述目的，本发明提供了一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASH FPGA、SDRAM、第一NOR FLASH、SRAM FPGA和NAND FLASH，所述CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述FLASH FPGA连接第一NOR FLASH、SRAMFPGA和NAND FLASH；

所述CPU的EMI模块具有ECC编解码功能；

所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NAND FLASH的控制，FLASH FPGA所有逻辑均进行三模冗余设计；

所述SDRAM用于CPU软件运行，存储的数据经过ECC编码实现“纠一检二”的容错；

所述第一NOR FLASH用于存储CPU的启动程序、CPU的应用程序和SRAM FPGA的配置程序；

所述NAND FLASH用于存储应用数据。

上述技术方案中，所述第一NOR FLASH分为三个区：CPU的启动代码区、CPU的应用程序区、SRAM FPGA的配置程序区；存储的CPU和SRAM FPGA程序代码均经过ECC编码。

上述技术方案中，所述FLASH FPGA包括CPU接口、地址译码接口模块、SRAM FPGA刷新控制模块和NAND FLASH控制模块；其中，CPU接口是顶层模块，统一控制管理其他模块的时钟、复位、地址、控制、数据和中断功能；地址译码接口模块用于实现CPU的地址译码，实现第一NOR FLASH的地址分配；SRAM FPGA刷新控制模块用于实现SRAM FPGA5的配置和刷新；NAND FLASH控制模块用于实现NAND FLASH的读写控制；FLASH FPGA所有逻辑均进行三模冗余设计。

基于上述的系统，本发明还公开了一种抗单粒子翻转的星载数据处理方法，所述方法包括：

步骤1)在地面上更新所述系统的CPU的启动代码；具体包括：

步骤1-1)通过EJTAG配置CPU寄存器，将启动程序写入SDRAM；

步骤1-2)CPU在SDRAM运行；

步骤1-3)将CPU的启动程序通过串口发送给CPU；

步骤1-4)由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区；

步骤1-5)断电，将启动配置改为从第一NOR FLASH启动，重新上电，CPU从第一NORFLASH启动；

步骤1-6)完成CPU启动代码的更新；

步骤2)在地面上更新CPU应用程序；

步骤3)在地面上更新SRAM FPGA配置文件；

步骤4)所述系统进入太空后，对CPU应用程序和FPGA配置文件进行在轨更新。

上述技术方案中，所述系统还包括：第二NOR FLASH，用于存储CPU的启动程序，第二NOR FLASH为PLCC封装，可插拔，用于调试阶段。

基于包含第二NOR FLASH的系统，本发明还公开了一种抗单粒子翻转的星载数据处理方法，所述方法包括：

步骤1)在地面上更新所述系统的CPU的启动代码；具体包括：

步骤1-1)通过烧写器将启动程序写入第二NOR FLASH；

步骤1-2)CPU从第二NOR FLASH启动，跳到SDRAM中运行；

步骤1-3)将CPU的启动程序通过串口发送给CPU；

步骤1-6)完成CPU启动代码的更新；

步骤2)在地面上更新CPU应用程序；

步骤3)在地面上更新SRAM FPGA配置文件；

上述技术方案中，所述步骤2)具体包括：

步骤2-1)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤2-2)将CPU的应用程序通过串口发送给CPU；

步骤2-3)由CPU实现ECC编码后再写入到第一NOR FLASH的CPU应用代码区；

步骤2-4)完成CPU应用程序的更新。

上述技术方案中，所述步骤3)具体包括：

步骤3-1)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤3-2)将SRAM FPGA配置程序通过串口发送给CPU；

步骤3-3)由CPU实现ECC编码后再写入到第一NOR FLASH的FPGA配置文件区；

步骤3-4)完成SRAM FPGA配置文件的更新。

上述技术方案中，所述步骤4)具体包括：

步骤4-1)地面站注入CPU开机指令，所述系统的CPU开机；

步骤4-2)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤4-3)通过地面站注入更新文件指令；CPU应答地面站并重新启动等待地面上注更新文件；CPU有等待时间的限制，如果超期，CPU重新启动运行，等待地面的指令；

步骤4-4)CPU通过串口接收到待更新文件后，待更新文件首先经过ECC校验成功，如果更新文件为CPU应用程序，则进入步骤4-5)，如果更新文件为FPGA配置文件，则进入步骤4-6)；若待更新文件ECC校验失败，CPU重新启动；

步骤4-5)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的CPU应用代码区；进入步骤8)；

步骤4-6)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的FPGA配置文件区；

步骤4-7)完成CPU程序和SRAM FPGA程序的在轨更新。

本发明具有如下优点：

1、本发明的系统采用一片NOR FLASH取代了PROM、EEPROM、SRAM FPGA的配置PROM，降低了成本、电路面积，集成度高，存储容量大；

2、本发明的方法使CPU的程序存储、FPGA配置存储能够实现在轨更新，灵活性高，可扩展性强；

3、本发明的方法使CPU的程序存储、FPGA配置文件均经过ECC编码，有效提高系统抗单粒子翻转的能力，降低对硬件电路设计的要求，是日后星载数据处理的发展趋势。

附图说明

图1是传统的星载数据处理系统的硬件实现电路框图；

图2是本发明的抗单粒子翻转的星载数据处理系统的硬件实现电路框图；

图3是本发明的抗单粒子翻转的星载数据处理系统中的NOR FLASH存储分区示意图；

图4是本发明的抗单粒子翻转的星载数据处理系统中的FLASH FPGA的功能框图；

图5是本发明的抗单粒子翻转的星载数据处理方法的流程图。

具体实施方式

现结合附图对本发明作进一步详细的描述。

如图2所示，一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASHFPGA、SDRAM、第一NOR FLASH、SRAM FPGA、NAND FLASH和第二NOR FLASH；其中，所述的CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述的FLASH FPGA连接第一NOR FLASH、SRAM FPGA、NAND FLASH和第二NOR FLASH。

所述CPU的EMI模块具有ECC编解码功能，航天中常采用的CPU为AT697、龙芯LS1E。CPU与外部的接口包括两路异步串口TXD、RXD和EJTAG。

所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NAND FLASH的控制，为了消除空间辐射的单粒子翻转效应，FLASH FPGA所有逻辑均进行三模冗余设计；航天中常采用ACTEL公司的APA系列和A3P/E系列的FPGA。

所述SDRAM用于CPU软件运行，存储的数据经过ECC编码，能够实现“纠一检二”的容错；航天中常采用3D-PLUS公司和国产的珠海欧比特公司的48位的SDRAM，或用分立的SDRAM拼成48位，以实现32位数据+7位ECC校验码的容错方案。

所述第一NOR FLASH用于存储CPU的启动和应用程序、SRAM FPGA的配置程序；其特征是可靠性高、容量大，需要采用16位数据宽度的NOR FLASH实现8位数据+6位ECC校验的容错方案，本技术方案中采用的是复旦微电子的64Mb的抗辐照NOR FLASH。

所述SRAM FPGA用于数据处理、接口协议等，如1553B协议、SPACEWIRE协议、FC-AC-1553B协议；航天中常采用XILINX公司的可以刷新的SRAM FPGA，如Virtex2，Virtex4系列FPGA。

所述NAND FLASH用于存储大的应用数据；航天中常采用3D-PLUS公司和国产的珠海欧比特公司的NAND FLASH。

所述第二NOR FLASH用于存储CPU的启动程序，用于调试阶段，为可选设备。具有可插拔、小容量、用于调试的特点，通常为PLCC封装，常采用SPANSION公司的AM29LV040B类型。第一NOR FLASH和第二NOR FLASH也可以换成其他程序存储器，如EEPROM等。

如图3所示，第一NOR FLASH和第二NOR FLASH均存储了CPU的启动代码，第二NORFLASH仅存储CPU的启动程序，容量小，通常为PLCC封装，易插拔，8位数据宽度，仅用于调试。第一NOR FLASH分为三个区：CPU的启动代码区(有效数据区为128KB)、CPU的应用程序区(有效数据区为896KB)、SRAM FPGA的配置程序区(有效数据区为3MB)。存储的CPU和SRAM FPGA程序代码均经过ECC编码，CPU和SRAM FPGA进行程序加载时自动经过ECC校验，能够实现“纠一检二”的容错。

CPU的调试过程如下：首先通过烧写器或EJTAG将启动程序写入第二NOR FLASH，然后CPU从第二NOR FLASH启动，跳到SDRAM中运行；此时可以将CPU的启动程序通过串口发送给CPU，由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区。CPU再次启动时可以从第一NOR FLASH启动，此时可以将CPU的应用程序和SRAM FPGA配置程序通过串口发送给CPU，由CPU1实现ECC编码后再写入到第一NOR FLASH的对应存储区。可以将CPU的程序存储、FPGA配置存储通过地面测控站上注到卫星，实现CPU和FPAG应用程序的在轨更新。另外，第一NOR FLASH存储的CPU启动代码区可以通过EJTAG写入，第二NOR FLASH在这种情况下可以去掉。

CPU的地址分配如表1所示：

表1

CPU从第二NOR FLASH启动，第二NOR FLASH的基址为0x00_0000，第一NOR FLASH基址为0x10_0000，此时，可以更新第一NOR FLASH中的CPU启动程序(boot)。CPU从第一NORFLASH启动，第一NOR FLASH基址为0x00_0000，第二NOR FLASH无效，可以去掉；此时可以更新CPU的应用程序和SRAM FPGA的配置文件。

如图4所示，FLASH FPGA包括CPU接口、地址译码接口模块、SRAM FPGA刷新控制模块、NAND FLASH控制模块、UART控制模块、1553B协议处理器等。CPU接口是顶层模块，统一控制管理其他模块的时钟、复位、地址、控制、数据、中断等功能。地址译码接口模块用于CPU的地址译码，实现如图3所示的第一NOR FLASH和第二NOR FLASH的地址分配。SRAM FPGA刷新控制模块用于SRAM FPGA5配置和刷新。NAND FLASH控制模块用于NAND FLASH的读写控制。UART控制模块、1553B协议处理器是可选功能，支持航天上常用的通信接口RS422串口、1553B总线。为了消除空间辐射的单粒子翻转效应，FLASH FPGA所有逻辑均进行三模冗余设计。

本发明的抗单粒子翻转的星载数据处理系统具有通用性，在对数据存储容量不大于(≤2GB)的型号任务中，可以直接采用本方案；对于数据存储容量大于2GB的任务，将大容量存储控制器放在SRAM FPGA中，将NAND FLASH存储阵列挂在SRAM FPGA，能够满足绝大多数的型号任务要求。

基于上述系统，本发明提供了一种抗单粒子翻转的星载数据处理方法，所述方法包括两个方面：CPU启动代码的更新及CPU应用程序和FPGA配置文件的在轨更新。

步骤1)在地面上更新所述系统的CPU的启动代码；

如果系统只设置第一NOR FLASH，则所述步骤1)具体包括：

步骤1-1)通过EJTAG配置CPU寄存器，将启动程序写入SDRAM；

步骤1-2)CPU在SDRAM运行；

步骤1-3)将CPU的启动程序通过串口发送给CPU；

步骤1-6)完成CPU启动代码的更新。

如果系统还包括第二NOR FLASH，则所述步骤1)具体包括：

步骤1-1)通过烧写器将启动程序写入第二NOR FLASH；

步骤1-2)CPU从第二NOR FLASH启动，跳到SDRAM中运行；

步骤1-3)将CPU的启动程序通过串口发送给CPU；

步骤1-6)完成CPU启动代码的更新。

步骤2)在地面上更新CPU应用程序；具体包括：

步骤2-1)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤2-2)将CPU的应用程序通过串口发送给CPU；

步骤2-4)完成CPU应用程序的更新。

步骤3)在地面上更新SRAM FPGA配置文件；具体包括：

步骤3-1)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤3-2)将SRAM FPGA配置程序通过串口发送给CPU；

步骤3-4)完成SRAM FPGA配置文件的更新。

步骤4)所述系统进入太空后，对CPU应用程序和FPGA配置文件进行在轨更新；具体包括：

步骤4-1)地面站注入CPU开机指令，所述系统的CPU开机；

步骤4-2)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤4-3)通过地面站注入更新文件指令；CPU应答地面站并重新启动等待地面上注更新文件；

步骤4-7)完成CPU和SRAM FPGA程序的在轨更新。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASH FPGA、SDRAM、第一NOR FLASH、SRAM FPGA和NAND FLASH，其特征在于，所述CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述FLASH FPGA连接第一NOR FLASH、SRAM FPGA和NAND FLASH；

所述CPU的EMI模块具有ECC编解码功能；

所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NANDFLASH的控制，FLASHFPGA所有逻辑均进行三模冗余设计；

所述第一NOR FLASH用于存储CPU的启动程序、CPU的应用程序和SRAMFPGA的配置程序；

所述NAND FLASH用于存储应用数据。

2.根据权利要求1所述的抗单粒子翻转的星载数据处理系统，其特征在于，所述第一NOR FLASH分为三个区：CPU的启动代码区、CPU的应用程序区、SRAMFPGA的配置程序区；存储的CPU和SRAM FPGA程序代码均经过ECC编码。

3.根据权利要求2所述的抗单粒子翻转的星载数据处理系统，其特征在于，所述FLASHFPGA包括CPU接口、地址译码接口模块、SRAM FPGA刷新控制模块和NAND FLASH控制模块；其中，CPU接口是顶层模块，统一控制管理其他模块的时钟、复位、地址、控制、数据和中断功能；地址译码接口模块用于实现CPU的地址译码，实现第一NOR FLASH的地址分配；SRAMFPGA刷新控制模块用于实现SRAM FPGA的配置和刷新；NAND FLASH控制模块用于实现NANDFLASH的读写控制；FLASH FPGA所有逻辑均进行三模冗余设计。

4.根据权利要求3所述的抗单粒子翻转的星载数据处理系统，其特征在于，所述系统还包括：第二NOR FLASH，用于存储CPU的启动程序，第二NOR FLASH为PLCC封装，可插拔，用于调试阶段。

5.一种抗单粒子翻转的星载数据处理方法，基于权利要求1-3之一所述的系统实现，所述方法包括：

步骤1)在地面上更新所述系统的CPU的启动代码；具体包括：

步骤1-1)通过EJTAG配置CPU寄存器，将启动程序写入SDRAM；

步骤1-2)CPU在SDRAM运行；

步骤1-3)将CPU的启动程序通过串口发送给CPU；

步骤1-6)完成CPU启动代码的更新；

步骤2)在地面上更新CPU应用程序；

步骤3)在地面上更新SRAM FPGA配置文件；

6.一种抗单粒子翻转的星载数据处理方法，基于权利要求4所述的系统实现，所述方法包括：

步骤1)在地面上更新所述系统的CPU的启动代码；具体包括：

步骤1-1)通过烧写器将启动程序写入第二NOR FLASH；

步骤1-2)CPU从第二NOR FLASH启动，跳到SDRAM中运行；

步骤1-3)将CPU的启动程序通过串口发送给CPU；

步骤1-6)完成CPU启动代码的更新；

步骤2)在地面上更新CPU应用程序；

步骤3)在地面上更新SRAM FPGA配置文件；

7.根据权利要求5或6所述的抗单粒子翻转的星载数据处理方法，其特征在于，所述步骤2)具体包括：

步骤2-1)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤2-2)将CPU的应用程序通过串口发送给CPU；

步骤2-4)完成CPU应用程序的更新。

8.根据权利要求5或6所述的抗单粒子翻转的星载数据处理方法，其特征在于，所述步骤3)具体包括：

步骤3-1)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤3-2)将SRAM FPGA配置程序通过串口发送给CPU；

步骤3-4)完成SRAM FPGA配置文件的更新。

9.根据权利要求5或6所述的抗单粒子翻转的星载数据处理方法，其特征在于，所述步骤4)具体包括：

步骤4-1)地面站注入CPU开机指令，所述系统的CPU开机；

步骤4-2)CPU从第一NOR FLASH启动，运行在SDRAM中；

步骤4-7)完成CPU程序和SRAM FPGA程序的在轨更新。