CN113608693A - 一种星载在轨数据的搜索排序系统和方法 - Google Patents
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Abstract
本发明公开了一种星载在轨数据的搜索排序系统和方法，部署在卫星编队的主星上，该系统包括：存储管理FPGA、CPU、SDRAM、Nand flash阵列、星间通信FPGA和数据处理FPGA；其中，星间通信FPGA，用于接收子星科学数据并发送至存储管理FPGA；存储管理FPGA用于将数据发送至Nand flash阵列进行存储；用于从Nand flash阵列中读取设定长度的数据块至SDRAM，并根据卫星编号，存储特征码和在SDRAM中的地址；还用于存储排序结果及在SDRAM中的地址；CPU用于访问存储管理FPGA的相关设置，搜索特征码并进行排序，将排序结果及在SDRAM中的地址发送至存储管理FPGA；SDRAM用于按照设定长度缓存Nand flash阵列中的数据块；数据处理FPGA用于接收排序后的数据块，将处理结果发送至存储管理FPGA。
Description
技术领域
本发明涉及航空、航天通信和测量技术领域，特别涉及一种星载在轨数据的搜索排序系统和方法。
背景技术
卫星编队飞行进行分布式探测是近年来兴起并受到国内外航天界普遍关注的一个新的研究领域，而多星星间数据对齐是星间数据进行相关处理的必要条件。现有技术是将数据下传到地面后，在地面进行相关处理。而在轨进行多星星间数据相关处理，需要星间链路的支持，也需要在轨进行数据搜索分类和排序。因此在轨数据搜索和排序是进行分布式探测的重要技术支持。
现有技术中在地面进行数据相关，需要每颗星都配置数传发射机，并且依赖地面站将数据下行，效率低下，提高了卫星的重量体积功耗和成本。
在轨进行数据搜索和排序如果按照常规设计采用CPU进行，对CPU的性能要求很高，而目前星载主流CPU的主频只有100MHz，不能满足系统进行大规模数据搜索和排序的需求，效率低下。
发明内容
本发明的目的在于克服现有技术缺陷，提出了一种星载在轨数据的搜索排序系统和方法。
为了实现上述目的，本发明提出了一种星载在轨数据的搜索排序系统，部署在卫星编队的主星上，所述系统的功能器件包括：存储管理FPGA、CPU、SDRAM、Nand flash阵列、星间通信FPGA和数据处理FPGA；其中
所述星间通信FPGA，用于接收通过星间链路汇集的子星科学数据并发送至存储管理FPGA；
所述存储管理FPGA，用于将接收的科学数据发送至Nand flash阵列；用于从Nandflash阵列中读取设定长度的数据块至SDRAM，并根据该数据的卫星编号，存储特征码和每个数据块在SDRAM中的地址；还用于存储排序结果及对应的数据块在SDRAM中的地址；
所述Nand flash阵列，用于存储多个子星的科学数据；
所述CPU，用于访问存储管理FPGA的相关设置，搜索特征码并根据特征码进行排序，将排序结果及对应的数据块在SDRAM中的地址发送至存储管理FPGA；
所述SDRAM，用于按照设定长度缓存Nand flash阵列中的数据块；
所述数据处理FPGA，用于接收排序后各卫星的数据块，经数据处理后将结果发送至存储管理FPGA。
作为上述系统的一种改进，所述星间通信FPGA与存储管理FPGA之间的接口为LVDS，所述数据处理FPGA与存储管理FPGA之间的接口为Serdes高速接口。
作为上述系统的一种改进，所述存储管理FPGA内设有多个排序RAM，用于根据子星的卫星编号分别存储每个子星待排序数据块的特征码和对应的SDRAM地址。
作为上述系统的一种改进，所述存储管理FPGA还包括：排序控制寄存器、排序长度设置寄存器、排序RAM地址寄存器、排序RAM数据寄存器和排序后RAM长度寄存器；上述寄存器均支持读写操作；其中，
所述排序控制寄存器包括：排序启动位、排序后数据开始发送位、中断清除位、排序中断状态指示位和给数据处理FPGA发送数据结束指示位；
所述排序长度设置寄存器，用于存储从Nand flash阵列中读取的待排序数据的长度；
所述排序RAM地址寄存器，用于存储待CPU访问的排序RAM的地址；
所述排序RAM数据寄存器，用于寄存CPU访问各排序RAM的数据，当进行写操作时，将CPU排序后的特征码和对应的数据块在SDRAM中的地址写入排序RAM，当进行读操作时，读取排序RAM的数据给CPU；
所述排序后RAM长度寄存器，用于存储排序后的有效数据块个数。
一种星载在轨数据的搜索排序方法，基于权利要求4的系统实现，所述方法包括：
星间通信FPGA接收通过星间链路汇集的子星科学数据并发送至存储管理FPGA；
存储管理FPGA将接收的科学数据发送至Nand flash阵列进行存储；
存储管理FPGA设置排序长度设置寄存器，确定从Nand flash阵列回放的数据长度；
存储管理FPGA对排序控制寄存器进行写操作，并从Nand flash阵列读取设定长度的数据块至SDRAM中，一边读取一边根据卫星编号，将特征码和该数据包对应的SDRAM地址写入对应的排序RAM中，存储管理FPGA待分类结束后产生中断给CPU；
CPU收到FPGA分类结束中断后，清中断；读取存储FPGA中的排序RAM长度寄存器，获得待排序的有效数据块个数；
CPU读取排序RAM中的特征码，根据特征码进行排序，并将排序结果写回排序RAM；然后将排序后的有效数据块个数写入FPGA的排序后RAM长度寄存器；
存储管理FPGA根据排序RAM中的地址将对应地址的数据读出，发送至数据处理FPGA进行处理；
发送结束后，存储控制FPGA产生发送结束中断给CPU，本次搜索排序结束。
与现有技术相比，本发明的优势在于：
1、本发明的一种星载在轨数据搜索和排序的方法基于处理器和FPGA实现，避免了处理器性能不高的缺点，发挥FPGA并行数据处理的优势，具有实现简单、效率高的优点；
2、本发明的一种星载在轨数据搜索和排序的方法，特征码可设，搜索长度可设，排序RAM长度和个数可设，可适用于多星多应用排序场景，具有扩展性好、灵活度高的优点。
附图说明
图1是本发明实施例1的星载在轨数据的搜索排序系统组成；
图2是本发明实施例1的排序RAM设计；
图3是本发明实施例2的星载在轨数据的搜索排序方法的具体实现流程图。
具体实施方式
下面结合附图和实施例对本发明的技术方案进行详细的说明。
实施例1
如图1所示，本发明的实施例1提出了一种星载在轨数据搜索排序系统，部署在卫星编队的主星上，用于卫星在轨利用特征码进行数据搜索和排序，尤其适用于在轨多星星间数据进行干涉处理。
1)星载在轨数据搜索排序系统的硬件实现由存储管理FPGA、CPU、SDRAM、Nandflash阵列、星间通信FPGA和数据处理FPGA组成，其中存储管理FPGA用于实现SDRAM和Nandflash读写逻辑控制、与CPU和其他功能FPGA的通信、特征码的匹配搜索和缓存；CPU用于数据搜索算法和排序控制；SDRAM用于数据缓存；Nand flash用于存储来自星间和数据处理FPGA的待排序对齐数据；星间通信FPGA用于发送和接收星间数据，与存储管理FPGA的接口是LVDS；数据处理FPGA接收排序后的各星数据，进行相关等数据处理后将结果发送给存储管理FPGA进行数据存储，数据处理FPGA与存储管理FPGA之间的接口是Serdes高速接口。
下面做进一步的说明。
搜索和排序由CPU和存储管理FPGA共同完成，CPU通过三总线访问存储管理FPGA，CPU访问FPGA的寄存器包括：排序控制寄存器、排序长度设置寄存器、排序RAM地址寄存器、排序RAM数据寄存器、排序RAM长度寄存器、排序后RAM长度寄存器。
上述寄存器的具体定义如下表所示：
表1存储管理FPGA的寄存器定义
1)排序控制寄存器Sort_ctl，包含排序启动位、排序后数据开始发送位、中断清除位、排序中断状态指示位、给数据处理FPGA发送数据结束指示位。
2)排序长度设置寄存器Sort_range，在本案例中采用的用于数据缓存的SDRAM的数据块大小为1k*32bit，最多支持2^14＝16k个数据块进行搜索，即搜索大小最大为16M*32bit。这里可以根据采用SDRAM的大小，灵活配置，可扩展成更大空间的搜索范围。
3)排序RAM地址寄存器Sort_ram_addr，读写排序RAM数据寄存器Sort_ram_data：在本案例中处理三颗卫星的数据，设置了三个排序RAM。由于每个排序RAM有A0-A13的地址访问空间，为了节省资源，采用了先设置地址，再进行读写数据的方法，即读写排序RAM时，先将要读写的地址写入Sort_ram_addr，再写入或读Sort_ram_data寄存器，就可以完成读写排序RAM的操作。根据地址具体读写哪个RAM由FPGA实现。
4)FPGA搜索结束后RAM0最后的地址RAM0_ADDR_end、RAM1_ADDR_end、RAM2_ADDR_end：FPGA完成搜索结束后，将找排序RAM最后的有效地址写入到RAM_ADDR_end中，这样CPU可以判断每颗星有多少个有效数据包。
5)CPU排序后写入RAM中的有效个数Wr_num：CPU读取排序RAM中的关键字段进行排序，将排序结果再写回到排序RAM中，并将找到的有效对齐个数写入到Wr_num中，这样存储FPGA在回放时就知道排序RAM中的有效地址是多少个，回放多少数据。
如图2所示是本发明的星载在轨数据搜索和排序的方法的排序RAM的设计，用于存储待排序数据的关键字段和对应数据包的地址。在本案例中是处理三颗卫星的数据，因此设置了3个排序RAM，每个RAM的大小为16k*16bit。RAM0的基址为0，存的是卫星A0的关键字段和对应数据包的地址；RAM1的基址为0x4000，存的是卫星A1的关键字段和对应数据包的地址；RAM2的基址为0x8000，存的是卫星A2的关键字段和对应数据包的地址。存储控制FPGA在回放Nand flash中的数据时，判读数据包中的卫星编号，并根据卫星编号将关键字段和对应数据包的地址写入到对应的排序RAM中，后续由CPU读取三个排序RAM中的数据，按关键字段进行排序对齐。在本案例中关键字段是秒脉冲编号(PPS值)。
实施例2
如图3所示，本发明的实施例2提出了一种星载在轨数据搜索排序的方法，具体实现流程如下所述：
1)多星的科学数据通过星间链路汇集到主星，通过星间通信FPGA传送给存储管理FPGA，存储到Nand flash阵列中；每颗星的数据包，包含卫星编号、特征码等信息；
2)设置排序长度设置寄存器，确定从Nand flash回放的数据长度；
3)写排序控制寄存器，启动FPGA回读数据到SDRAM中，一边回读一边根据卫星编号分类，将特征码和该数据包的地址写入排序RAM中，FPGA分类结束后产生中断给CPU；
4)CPU收到FPGA分类结束中断后，清中断；读存储FPGA中的排序RAM长度寄存器，确定FPGA找到了多少组有效的数据包；
5)CPU读排序RAM中的特征码，并进行特征码排序，并将排序结果写回排序RAM；然后CPU将排序有效数据个数写入FPGA的排序后RAM长度寄存器；
6)FPGA根据排序RAM中的地址将对应地址的数据读出，发送给数据处理FPGA进行处理；
7)发送结束后，存储控制FPGA产生发送结束中断给CPU，本次搜索排序结束。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (5)
1.一种星载在轨数据的搜索排序系统，部署在卫星编队的主星上，其特征在于，所述系统的功能器件包括：存储管理FPGA、CPU、SDRAM、Nand flash阵列、星间通信FPGA和数据处理FPGA；其中
所述星间通信FPGA，用于接收通过星间链路汇集的子星科学数据并发送至存储管理FPGA；
所述存储管理FPGA，用于将接收的科学数据发送至Nand flash阵列；用于从Nandflash阵列中读取设定长度的数据块至SDRAM，并根据该数据的卫星编号，存储特征码和每个数据块在SDRAM中的地址；还用于存储排序结果及对应的数据块在SDRAM中的地址；
所述Nand flash阵列，用于存储多个子星的科学数据；
所述CPU，用于访问存储管理FPGA的相关设置，搜索特征码并根据特征码进行排序，将排序结果及对应的数据块在SDRAM中的地址发送至存储管理FPGA；
所述SDRAM，用于按照设定长度缓存Nand flash阵列中的数据块；
所述数据处理FPGA，用于接收排序后各卫星的数据块，经数据处理后将结果发送至存储管理FPGA。
2.根据权利要求1所述的星载在轨数据的搜索排序系统，其特征在于，所述星间通信FPGA与存储管理FPGA之间的接口为LVDS，所述数据处理FPGA与存储管理FPGA之间的接口为Serdes高速接口。
3.根据权利要求1所述的星载在轨数据的搜索排序系统，其特征在于，所述存储管理FPGA内设有多个排序RAM，用于根据子星的卫星编号分别存储每个子星待排序数据块的特征码和对应的SDRAM地址。
4.根据权利要求3所述的星载在轨数据的搜索排序系统，其特征在于，所述存储管理FPGA还包括：排序控制寄存器、排序长度设置寄存器、排序RAM地址寄存器、排序RAM数据寄存器和排序后RAM长度寄存器；上述寄存器均支持读写操作；其中，
所述排序控制寄存器包括：排序启动位、排序后数据开始发送位、中断清除位、排序中断状态指示位和给数据处理FPGA发送数据结束指示位；
所述排序长度设置寄存器，用于存储从Nand flash阵列中读取的待排序数据的长度；
所述排序RAM地址寄存器，用于存储待CPU访问的排序RAM的地址；
所述排序RAM数据寄存器，用于寄存CPU访问各排序RAM的数据，当进行写操作时，将CPU排序后的特征码和对应的数据块在SDRAM中的地址写入排序RAM，当进行读操作时，读取排序RAM的数据给CPU；
所述排序后RAM长度寄存器，用于存储排序后的有效数据块个数。
5.一种星载在轨数据的搜索排序方法，基于权利要求4的系统实现，所述方法包括：
星间通信FPGA接收通过星间链路汇集的子星科学数据并发送至存储管理FPGA；
存储管理FPGA将接收的科学数据发送至Nand flash阵列进行存储；
存储管理FPGA设置排序长度设置寄存器，确定从Nand flash阵列回放的数据长度；
存储管理FPGA对排序控制寄存器进行写操作，并从Nand flash阵列读取设定长度的数据块至SDRAM中，一边读取一边根据卫星编号，将特征码和该数据包对应的SDRAM地址写入对应的排序RAM中，存储管理FPGA待分类结束后产生中断给CPU；
CPU收到FPGA分类结束中断后，清中断；读取存储FPGA中的排序RAM长度寄存器，获得待排序的有效数据块个数；
CPU读取排序RAM中的特征码，根据特征码进行排序，并将排序结果写回排序RAM；然后将排序后的有效数据块个数写入FPGA的排序后RAM长度寄存器；
存储管理FPGA根据排序RAM中的地址将对应地址的数据读出，发送至数据处理FPGA进行处理；
发送结束后，存储控制FPGA产生发送结束中断给CPU，本次搜索排序结束。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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