CN101493809B - 一种基于fpga的多核心星载计算机 - Google Patents

Abstract

一种基于FPGA的多核心星载计算机，属于航天航空的数据处理技术领域。本发明的目的是解决采用AS工C软件实现方式的星载计算机处理速度慢的问题。本发明包括基于SRAM的FPGA、n个PROM、n个SRAM、反熔丝FPGA和配置NOR型闪存，基于SRAM的FPGA构建成具有n个处理器的多核结构，反熔丝FPGA包括回读刷写接口电路、监测电路和控制电路，监测电路监测n个处理器的健康状态，如异常部分重构，回读刷写接口电路按固定速度读基于SRAM的FPGA的配置文件，并与原始配置文件比较，如不同，则重构错误部分。本发明多核心星载计算机可根据卫星任务、通过FPGA硬件编程实现自动切换系统功能。

Description

一种基于FPGA的多核心星载计算机

技术领域

本发明涉及一种航天应用的、可根据卫星任务、通过硬件编程自主改变系统功能并进行部分重构等故障处理的、多核心星载计算机及其实现方法，尤其涉及，属于航天航空的数据处理技术领域。

背景技术

随着电子技术和计算机技术的不断发展，航天器电子系统的微小型化设计越来越受到关注，高密度的功能集成对于星载电子系统的性能也提出了更高的要求。传统星载计算机采用ASIC，通过操作系统软件的设计来进行系统功能任务的划分，同时操作系统的各个任务间通过一定的同步机制完成系统功能的调用，这往往涉及到占用较长机器周期的运算，处理速度慢；同时现有的星载计算机设计多采用双机备份的方法，这种结构常常需要可靠的仲裁机构的支持，这会加大计算机的设计难度，同时难以保证整机设计的可靠性。常规的星载计算机在片级或系统级利用相同的处理器冷热备份的方法来完成系统的冗余性，可靠性差。

发明内容

本发明的目的是解决采用ASIC软件实现方式的星载计算机处理速度慢、可靠性差的问题，提供了一种基于FPGA的多核心星载计算机。

本发明包括基于SRAM的FPGA、n个PROM、n个SRAM、反熔丝FPGA和配置NOR型闪存，基于SRAM的FPGA包括n个处理器，分别为第一处理器、第二处理器……第n处理器，每个处理器的始能输入端与一个PROM的输出端相连，每个处理器的缓存输入输出端与一个SRAM的输入输出端相连，反熔丝FPGA包括回读刷写接口电路、监测电路、控制电路和表决电路，回读刷写接口电路的配置文件输入输出端与基于SRAM的FPGA的配置文件输入输出端相连，第一处理器的心跳信号输出端与监测电路的第一输入端相连，第二处理器的心跳信号输出端与监测电路的第二输入端相连，第n处理器的心跳信号输出端与监测电路的第n输入端相连，监测电路的输出端与控制电路的监测输入端相连，控制电路的重构控制信号输入输出端与回读刷写接口电路的重构控制信号输入输出端相连，配置NOR型闪存的输入输出端与回读刷写接口电路的输入输出端相连，第一处理器的总线输出端与表决电路的第一输入端相连，第二处理器的总线输出端与表决电路的第二输入端相连，第n处理器的总线输出端与表决电路的第n输入端相连，表决电路的输出端与控制电路的表决信息输入端相连，表决电路对基于SRAM的FPGA的n个处理器输出的n个总线输出信息根据少数服从多数的标准进行仲裁。

本发明的优点是：本发明由于采用FPGA多核心处理器，简化设计流程，并行结构使计算机具有多线程计算功能，使用多个处理器执行不同的任务，实现不同的功能，可以大幅提升系统的性能，多核处理器在不增加额外的硬件开销的前提下，既保留了软件实现的灵活性，又可以大幅提高计算机的性能，具备高处理速度的优点。

附图说明

图1是本发明的结构示意图。

具体实施方式

具体实施方式一：下面结合图1说明本实施方式，本实施方式包括基于SRAM的FPGA1、n个PROM2、n个SRAM3、反熔丝FPGA4和配置NOR型闪存5，

基于SRAM的FPGA1包括n个处理器，分别为第一处理器1-1、第二处理器1-2……第n处理器1-n，每个处理器的始能输入端与一个PROM2的输出端相连，每个处理器的缓存输入输出端与一个SRAM3的输入输出端相连，

反熔丝FPGA4包括回读刷写接口电路4-1、监测电路4-2和控制电路4-3，回读刷写接口电路4-1的配置文件输入输出端与基于SRAM的FPGA1的配置文件输入输出端相连，第一处理器1-1的心跳信号输出端与监测电路4-2的第一输入端相连，第二处理器1-2的心跳信号输出端与监测电路4-2的第二输入端相连，第n处理器1-n的心跳信号输出端与监测电路4-2的第n输入端相连，监测电路4-2的输出端与控制电路4-3的监测输入端相连，控制电路4-3的重构控制信号输入输出端与回读刷写接口电路4-1的重构控制信号输入输出端相连，配置NOR型闪存5的输入输出端与回读刷写接口电路4-1的输入输出端相连。

用于航空航天的星载计算机会接收地面控制系统或其它中间站发送的任务，并进行处理，输出相应的控制信号驱动执行机构动作来完成所述任务，星载计算机接收的任务被下载到配置NOR型闪存5中，通过硬件描述语言编程、仿真、验证、逻辑综合等设计过程生成配置文件，并通过回读刷写接口电路4-1将配置文件刷写到基于SRAM的FPGA1中，将基于SRAM的FPGA1构建成具有多核心处理器(第一处理器1-1、第二处理器1-2……第n处理器1-n)的硬件结构，对多个任务采用并行处理方式，实现星载计算机在轨运行各个阶段的数据采集、信息处理、电源与热控管理、数据管理、故障处理以及遥测遥控等功能。

每个处理器的始能输入端与一个PROM2的输出端相连，PROM2中存储与其相连的处理器的系统程序启动代码；每个处理器的缓存输入输出端与一个SRAM3的输入输出端相连，SRAM(Static Random Access Memory，静态随机存储器)，SRAM3作为与之相连的处理器的数据缓存区和程序运行区。

本实施方式中基于SRAM的FPGA1可重构，反熔丝FPGA4的抗辐射能力强，可以提高系统整体的可靠性，非常适合空间应用。

本实施方式中，基于SRAM的FPGA1被构建成异构处理器，每个处理器执行不同的任务，从而实现多线程处理功能，异构处理器结构的星载计算机具有两种容错机制：一种是处理器心跳信号监测机制，另一种是配置文件回读与刷写机制。

每个处理器输出心跳信号，由监测电路4-2接收并进行监测，监测电路4-2接收到的n个处理器输出的n路心跳信号均为表明正常的工作状态信号，如果n路心跳信号经校验无误，则表明n个处理器工作正常；如果监测电路4-2接收到来自某一个处理器的心跳信号有误，判断其健康状态异常，监测电路4-2就会将所属处理器的异常信息报告给控制电路4-3，控制电路4-3控制回读刷写接口电路4-1将配置NOR型闪存5中配置文件刷写到基于SRAM的FPGA1中，对异常的处理器进行重构，从而实现错误的修复，不用将基于SRAM的FPGA1整体重构，具有很大的灵活性。

当星载计算运行时，回读刷写接口电路4-1以固定的速度对基于SRAM的FPGA1的配置文件进行回读，并将回读的配置文件与原始的配置文件进行对比，如果不同，输出配置文件异常信号给控制电路4-3，控制电路4-3控制回读刷写接口电路4-1将配置NOR型闪存5中配置文件刷写到基于SRAM的FPGA1中，修复相应的错误部分。

具体实施方式二：本实施方式与实施方式一的不同之处在于，所述心跳信号为处理器的I/O端口输出的脉冲信号，其它组成及连接方式与实施方式一相同。

正常输出的脉冲信号是按一定周期高低电平变换的波形，类似心跳信号；异常指输出的脉冲信号常高、常低或周期不规律。

具体实施方式三：本实施方式与实施方式一的不同之处在于，它还包括备份NOR型闪存6，备份NOR型闪存6的输入输出端与基于SRAM的FPGA1的数据输入输出端相连，其它组成及连接方式与实施方式一相同。

由于基于SRAM的FPGA1具有掉电数据易失性，给星载计算机系统带来信息丢失的问题，为了解决这个问题，在基于SRAM的FPGA1出现错误需要重构，重新被配置新的功能模块前，通过一定的内存访址指令，将基于SRAM的FPGA1中需要保护的数据读入备份NOR型闪存6中，当基于SRAM的FPGA1重新上电后，基于SRAM的FPGA1从备份NOR型闪存6中读回被保护数据，这样设置大大提高了星载计算机系统的安全性。

具体实施方式四：本实施方式与实施方式一的不同之处在于，反熔丝FPGA4还包括表决电路4-4，第一处理器1-1的总线输出端与表决电路4-4的第一输入端相连，第二处理器1-2的总线输出端与表决电路4-4的第二输入端相连，第n处理器1-n的总线输出端与表决电路4-4的第n输入端相连，表决电路4-4的输出端与控制电路4-3的表决信息输入端相连，其它组成及连接方式与实施方式一相同。

本实施方式中基于SRAM的FPGA1被构建成同构处理器结构，与异构处理器结构相比，增加了表决电路4-4。

具体实施方式五：本实施方式与实施方式四的不同之处在于，表决电路4-4对基于SRAM的FPGA1的n个处理器输出的n个总线输出信息根据少数服从多数的标准进行仲裁，其它组成及连接方式与实施方式四相同。

同构处理器结构的星载计算机与异构处理器结构的星载计算机相比，除了具有处理器心跳信号监测机制和配置文件回读与刷写机制外，还增加了一种容错机制：少数服从多数的仲裁机制。三种容错机制的同时使用，使得同构处理器结构的星载计算机的可靠性得到大幅度提升。

基于SRAM的FPGA1的n个处理器分别有一路有效的总线输出，分别为O₁、O₂……O_n，n个总线输出给表决电路4-4进行仲裁，被判断出异常的处理器会被重构，如果仲裁结果表示n个处理器的总线输出都正常，表决电路4-4将正确的结果作为星载计算机的总输出O。

仲裁的方法为：

步骤一、先按如下公式计算出总输出O的真假：

O＝(O₁&O₂&…&O_n)||(O₁&O₂&…&O_n)||…||(O₁&O₂&…&O_n)

＝(O₁·O₂·...·O_n-2·O_n-1)+(O₁·O₂·...·O_n-2·O_n)+...+(O₁·O₃·...·O_n-1·O_n)

+(O₂·O₃·...·O_n-1·O_n)

步骤二、将总输出O分别与O₁、O₂……O_n进行比较，来判断n个处理器的总线输出是否正常，处理器的总线输出(O₁、O₂……或O_n)与总输出O相同表明此处理器状态正常，处理器的总线输出(O₁、O₂……或O_n)与总输出O不相同表明此处理器状态异常。

例如，n＝3，即将基于SRAM的FPGA1构建成具有三个处理器的同构结构，如果其中第一处理器1-1的总线输出O₁异常，为0，其余为1，则：

O＝(O₁&O₂&O₃)||(O₁&O₂&O₃)||(O₁&O₂&O₃)

＝O₁O₂+O₁O₃+O₂O₃

＝1

则O₁、O₂、O₃与总输出O比较的结果为：与O相同的为O₂和O₃，与O不相同的为O₁，则状态正常的处理器为第二处理器1-2和第三处理器1-3，状态异常的处理器为第一处理器O₁，需要进行重构。

多核处理器的引入能够令星载计算机具有片内多核冗余容错的功能，避免了常规计算机复杂的仲裁设计；常规的星载计算机在片级或系统级利用相同的处理器冷热备份的方法来完成，而采用多个处理器核的方法则能够在狭小的芯片内部实现多个处理器核心的冗余设计，较之常规的冷热备份，具备更高系统的空间适应能力，多核心处理器技术的应用使未来的星载计算机实现星载计算机的单机容错，避免了系统多硬件设备对卫星带来的影响。

传统星载计算机采用ASIC，采用单一的处理器难以满足卫星在长期可靠性方面的要求。本发明基于快速可重构技术，以可编程逻辑器件FPGA为载体，融合传统意义上的星载计算机的功能，通过多核心处理器的配置、仲裁，既能够提高系统性能，又能够大幅度提高可靠性。

Claims (3)

1.一种基于FPGA的多核心星载计算机，其特征在于：它包括基于SRAM的FPGA(1)、n个PROM(2)、n个SRAM(3)、反熔丝FPGA(4)和配置NOR型闪存(5)，

基于SRAM的FPGA(1)包括n个处理器，分别为第一处理器(1-1)、第二处理器(1-2)……第n处理器(1-n)，每个处理器的始能输入端与一个PROM(2)的输出端相连，每个处理器的缓存输入输出端与一个SRAM(3)的输入输出端相连，

反熔丝FPGA(4)包括回读刷写接口电路(4-1)、监测电路(4-2)、控制电路(4-3)和表决电路(4-4)，回读刷写接口电路(4-1)的配置文件输入输出端与基于SRAM的FPGA(1)的配置文件输入输出端相连，第一处理器(1-1)的心跳信号输出端与监测电路(4-2)的第一输入端相连，第二处理器(1-2)的心跳信号输出端与监测电路(4-2)的第二输入端相连，第n处理器(1-n)的心跳信号输出端与监测电路(4-2)的第n输入端相连，监测电路(4-2)的输出端与控制电路(4-3)的监测输入端相连，控制电路(4-3)的重构控制信号输入输出端与回读刷写接口电路(4-1)的重构控制信号输入输出端相连，第一处理器(1-1)的总线输出端与表决电路(4-4)的第一输入端相连，第二处理器(1-2)的总线输出端与表决电路(4-4)的第二输入端相连，第n处理器(1-n)的总线输出端与表决电路(4-4)的第n输入端相连，表决电路(4-4)的输出端与控制电路(4-3)的表决信息输入端相连，表决电路(4-4)对基于SRAM的FPGA(1)的n个处理器输出的n个总线输出信息根据少数服从多数的标准进行仲裁，

配置NOR型闪存(5)的输入输出端与回读刷写接口电路(4-1)的输入输出端相连，n为自然数，且n≥1。

2.根据权利要求1所述的一种基于FPGA的多核心星载计算机，其特征在于：所述心跳信号为处理器的I/O端口输出的脉冲信号。

3.根据权利要求1所述的一种基于FPGA的多核心星载计算机，其特征在于：它还包括备份NOR型闪存(6)，备份NOR型闪存(6)的输入输出端与基于SRAM的FPGA(1)的数据输入输出端相连。

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