CN111785310A - 一种用于抗单粒子翻转的fpga加固系统及方法 - Google Patents

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李先勤
牛晓阳
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周威
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Abstract

本发明属于数据处理技术领域，涉及一种用于抗单粒子翻转的FPGA加固系统，包括：SRAM型FPGA、FLASH型FPGA和FLASH存储器；FLASH型FPGA包括一普通管脚和一SPI管脚，普通管脚与SRAM型FPGA连接，FLASH型FPGA用于实时刷新SRAM型FPGA内部由于单粒子翻转产生的错误配置信息，SPI管脚与FLASH存储器连接。其选择Flash型FPGA对SRAM型FPGA进行刷新的抗辐射加固，其价格便宜，并可以多次反复烧写逻辑。

Description

一种用于抗单粒子翻转的FPGA加固系统及方法
技术领域
本发明涉及一种用于抗单粒子翻转的FPGA加固系统及方法，属于数据处理技术领域。
背景技术
现代粒子实验装置在高能粒子放电所造成的辐射环境对仪器设备的抗辐射能力、自主稳定运行能力也带来了挑战。超大规模的集成电路，尤其是可编程的现场可编程门阵列(FPGA)，凭借其优良的接口和强大的数据处理能力，成为数字系统中数据获取、传输、处理的信息交互枢纽，并被广泛应用。但由于其很高的集成度，FPGA逻辑电路易受到高能带电粒子的辐射，使得寄存器、存储单元等电路结构发生翻转，单粒子翻转(SEU)的位置是随机的，如果单粒子翻转在关键位发生时，可能会导致单事件功能中断。因此，如何设计出抗辐射能力强的前端采集系统具有重要意义。
发生在SRAM型FPGA中的故障可以分为两种类型：永久故障和瞬态故障。当配置存储器中的配置位发生了SEU，该SEU有可能会致使用户电路的功能出错，如果不对FPGA进行重新配置，该SEU将永久存在于配置存储器中，电路的功能将永久错下去，这类故障称为永久故障，永久故障导致的错误为永久错误。当FPGA中的触发器或者配置存储器中用来做分布式RAM的SRAM单元发生SEU，该SEU只对当前电路状态有影响，当存储单元接收下一个值时，一个正确的新的值将覆盖原先发生翻转的值，过一段时间后电路恢复到无故障状态，这类故障称为瞬态故障，瞬态故障导致的错误为瞬态错误。无论是SRAM型FPGA中的永久故障还是瞬态故障，都是由单粒子翻转引起的。
发明内容
针对上述问题，本发明的目的是提供一种用于抗单粒子翻转的FPGA加固系统及方法，其选择Flash型FPGA对SRAM型FPGA进行刷新的抗辐射加固，其价格便宜，并可以多次反复烧写逻辑。
为实现上述目的，本发明采取以下技术方案：一种用于抗单粒子翻转的FPGA加固系统，包括：SRAM型FPGA、FLASH型FPGA和FLASH存储器；FLASH型FPGA包括一普通管脚和一SPI管脚，普通管脚与SRAM型FPGA连接，FLASH型FPGA用于实时刷新SRAM型FPGA内部由于单粒子翻转产生的错误配置信息，SPI管脚与FLASH存储器连接。
进一步，SRAM型FPGA中的数据处理通路分为若干区域，每个区域包括冗余逻辑块和配置控制块；当区域产生错误配置信息时，只刷新错误配置信息对应的区域。
进一步，区域的刷新采用三模冗余方法。
进一步，区域包括三个冗余逻辑块，三个冗余逻辑块均与表决与反馈模块相连，表决与反馈模块根据多数优先原则给出最终结果，表决与反馈模块的一个输出端输出最终结果，表决与反馈模块的另一个输出端与配置控制块连接，配置控制块生成控制信号。
进一步，若区域存在错误配置信息，表决与反馈模块判断出现错误的冗余逻辑块，并将信息通过配置控制块生成对应的控制信号。
进一步，控制信号连接错误处理模块，错误处理模块与FLASH型FPGA连接，用于汇总各个区域产生的控制信号，生成总的错误配置信息，并将总的错误配置信息反馈给FLASH型FPGA，错误处理模块包含一个缓冲队列，错误处理模块按照时序发送给Flash性FPGA中的刷新控制逻辑。
进一步，FLASH型FPGA包括FLASH文件下载控制单元与FLASH编程控制单元，FLASH文件下载控制单元负责将PC端生成的比特流文件下载到板上的Flash存储器中；FLASH编程控制单元与SRAM型FPGA连接，用于控制SRAM型FPGA刷新的判断和启动。
进一步，FLASH编程控制单元包括状态仲裁FSM、错误缓冲队伍和Flash数据读取和编程处理模块，状态仲裁FSM接受到错误处理模块的错误配置信息时，其给出刷新开始信号、错误配置信息的目标地址和数据长度，并通过编程引脚对这部分错误电路进行修复；错误缓冲队列在出错区域过多，大于纠正速度时，缓冲剩下未处理的错误配置信息。
进一步，Flash数据读取和编程处理模块包括普通管脚和SPI管脚，并分别通过普通管脚和SPI管脚与Flash存储器、SRAM型FPGA连接。
本发明还公开了一种用于抗单粒子翻转的FPGA加固方法，采用上述任一种的用于抗单粒子翻转的FPGA加固系统，包括以下步骤：S1将加固系统启动上电；S2对FLASH型FPGA进行刷新流程配置，并通过FLASH型FPGA将数据储存在Flash存储器中；S3对SRAM型FPGA进行配置，同时通过表决与反馈模块判断是否存在错误配置信息，若存在则将错误信息传输至FLASH型FPGA，并根据FLASH型FPGA的指令进行刷新，以修复错误配置信息。
本发明由于采取以上技术方案，其具有以下优点：1、SRAM型FPGA结构比较灵活利于功能开发，在出错后易于刷新修复，因此将基于SRAM型FPGA开发目标系统功能；2、Flash型FPGA具有浮栅结构，不易受到辐射的影响，可靠性更强，对目标系统电路配置和工作过程容易受到单粒子翻转的情况进行刷新和修复。3、采用三模冗余加固技术和部分重配置刷新技术结合的方案进行抗辐射加固设计，对SRAM型FPGA结构中的电路进行分区规划，实现各个区域中的独立刷新来提高修复错误的速度。
附图说明
图1是本发明一实施例中用于抗单粒子翻转的FPGA加固系统的结构示意图；
图2是本发明一实施例中SRAM型FPGA中三模冗余方法的示意图；
图3是本发明一实施例中Flash型FPGA的结构示意图；
图4是本发明一实施例中用于抗单粒子翻转的FPGA加固方法的流程图。
具体实施方式
为了使本领域技术人员更好的理解本发明的技术方向，通过具体实施例对本发明进行详细的描绘。然而应当理解，具体实施方式的提供仅为了更好地理解本发明，它们不应该理解成对本发明的限制。在本发明的描述中，需要理解的是，所用到的术语仅仅是用于描述的目的，而不能理解为指示或暗示相对重要性。
实施例一
一种用于抗单粒子翻转的FPGA加固系统，如图1所示，包括：SRAM型FPGA、FLASH型FPGA和FLASH存储器；FLASH型FPGA包括一普通管脚和一SPI管脚，普通管脚与SRAM型FPGA连接，FLASH型FPGA用于实时刷新SRAM型FPGA内部由于单粒子翻转产生的错误配置信息，SPI管脚与FLASH存储器连接。SRAM型FPGA与FLASH型FPGA相互连接的管脚主要是SRAM型FPGA的配置管脚重新配置管脚、初始化管脚、下载完成管脚、配置时钟管脚、比特流输入管脚与FLASH型FPGA的普通IO管脚相连，SRAM型FPGA的若干个普通IO管脚与FLASH型FPGA的普通IO管脚相连，FLASH型FPGA的SPI模式配置管脚与FLASH存储器片选管脚、配置时钟管脚、数据写入管脚、数据输出管脚等相应管脚相连。
为了保证电路在出错阶段和刷新阶段，系统功能还可以正常运行，不会出现间断性的影响，本专利提出了一种针对三模冗余的刷新机制可以有效地增强系统的运行稳定性。其基本思路是使用三模冗余设计对电路进行改进，当三个冗余块中的某一个冗余块出现电路翻转问题时，既可以根据表决器算法的结果输出正确的数据，又能立即启动配置刷新功能对错误电路进行修复刷新，以保证不会出现电路的错误积累。为了配合部分重配置区块的形式，如图2所示，本实施例中SRAM型FPGA中的数据处理通路分为若干区域，每个区域包括冗余逻辑块和配置控制块；当区域产生错误配置信息时，只刷新错误配置信息对应的区域。区域的刷新采用三模冗余方法。区域包括三个冗余逻辑块，三个冗余逻辑块均与表决与反馈模块相连，表决与反馈模块根据多数优先原则给出最终结果，表决与反馈模块的一个输出端输出最终结果，表决与反馈模块的另一个输出端与配置控制块连接，配置控制块生成控制信号。若区域存在错误配置信息，表决与反馈模块判断出现错误的冗余逻辑块，并将信息通过配置控制块生成对应的控制信号。控制信号连接错误处理模块，错误处理模块与FLASH型FPGA连接，用于汇总各个区域产生的控制信号，生成总的错误配置信息，并将总的错误配置信息反馈给FLASH型FPGA，错误处理模块包含一个缓冲队列，错误处理模块按照时序发送给Flash性FPGA中的刷新控制逻辑。
每一个冗余逻辑块都是部分重配置块，都有相应的部分比特流文件用于备份，当电路中有错误发生时，三模冗余表决器会根据三个电路的输出确定是哪一个冗余逻辑块出现问题，启动相应的刷新逻辑。此时刷新逻辑的刷新速度只要小于三模冗余模块中同时两个冗余逻辑块出现问题的速度，就能在第二个冗余块出错前，将第一个出错的冗余逻辑块修复正确，就可以在不影响系统正常工作的情况下实现对电路的保护。
如图3所示，FLASH型FPGA包括FLASH文件下载控制单元与FLASH编程控制单元，FLASH文件下载控制单元负责将PC端生成的比特流文件下载到板上的Flash存储器中。FPGA和PC端以UART协议(也可以是其它总线或自定义总线)传输每个区域的部分比特流文件，并以SPI协议将数据写入到Flash存储器作为备份。Flash存储器存储正确的比特流文件，包括完全的比特流和一些部分比特流文件。Flash存储器中包含不同版本的比特流文件，随时可以根据系统需要进行更替。
FLASH编程控制单元与SRAM型FPGA连接，用于控制SRAM型FPGA刷新逻辑的判断和启动，并监控各个模块的工作状态，能够根据SRAM型FPGA的表决结果，从Flash存储器中读取适当的比特流文件，并以合适的时序关系对FLASH型FPGA进行配置。
FLASH编程控制单元包括状态仲裁FSM、错误缓冲队伍和Flash数据读取和编程处理模块，状态仲裁FSM是一个控制整体运行状态的状态机，控制系统的所有编程和刷新的启动逻辑。状态仲裁FSM接受到错误处理模块的错误配置信息时，其给出刷新开始信号、错误配置信息的目标地址和数据长度，并通过编程引脚对这部分错误电路进行修复；错误缓冲队列在出错区域过多，大于纠正速度时，缓冲剩下未处理的错误配置信息。Flash数据读取和编程处理模块包括普通管脚和SPI管脚，并分别通过普通管脚和SPI管脚与Flash存储器、SRAM型FPGA连接。访问Flash存储器时以每页256KB为单位逐页访问，然后将读出的数据送到编程引脚按照一定时序关系进行配置。
实施例二
基于相同的发明构思，本实施例公开了一种用于抗单粒子翻转的FPGA加固方法，采用上述任一种的用于抗单粒子翻转的FPGA加固系统，如图4所示，包括以下步骤：
S1将加固系统启动上电；
S2对FLASH型FPGA进行刷新流程配置，并通过FLASH型FPGA将数据储存在Flash存储器中；
S3对SRAM型FPGA进行配置，同时通过表决与反馈模块判断是否存在错误配置信息，若存在则将错误信息传输至FLASH型FPGA，并根据FLASH型FPGA的指令进行刷新，以修复错误配置信息。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。上述内容仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种用于抗单粒子翻转的FPGA加固系统，其特征在于，包括：SRAM型FPGA、FLASH型FPGA和FLASH存储器；
所述FLASH型FPGA包括一普通管脚和一SPI管脚，所述普通管脚与所述SRAM型FPGA连接，所述FLASH型FPGA用于实时刷新SRAM型FPGA内部由于单粒子翻转产生的错误配置信息，所述SPI管脚与所述FLASH存储器连接。
2.如权利要求1所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，所述SRAM型FPGA中的数据处理通路分为若干区域，每个所述区域包括冗余逻辑块和配置控制块；当所述区域产生错误配置信息时，只刷新所述错误配置信息对应的区域。
3.如权利要求2所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，所述区域的刷新采用三模冗余方法。
4.如权利要求3所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，所述区域包括三个冗余逻辑块，所述三个冗余逻辑块均与表决与反馈模块相连，所述表决与反馈模块根据多数优先原则给出最终结果，所述表决与反馈模块的一个输出端输出所述最终结果，所述表决与反馈模块的另一个输出端与配置控制块连接，所述配置控制块生成控制信号。
5.如权利要求4所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，若所述区域存在错误配置信息，所述表决与反馈模块判断出现错误的冗余逻辑块，并将所述信息通过所述配置控制块生成对应的控制信号。
6.如权利要求5所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，所述控制信号连接错误处理模块，所述错误处理模块与所述FLASH型FPGA连接，用于汇总各个区域产生的所述控制信号，生成总的错误配置信息，并将所述总的错误配置信息反馈给所述FLASH型FPGA，所述错误处理模块包含一个缓冲队列，所述错误处理模块按照时序发送给Flash性FPGA中的刷新控制逻辑。
7.如权利要求6所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，所述FLASH型FPGA包括FLASH文件下载控制单元与FLASH编程控制单元，所述FLASH文件下载控制单元负责将PC端生成的比特流文件下载到板上的Flash存储器中；所述FLASH编程控制单元与所述SRAM型FPGA连接，用于控制所述SRAM型FPGA刷新的判断和启动。
8.如权利要求7所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，所述FLASH编程控制单元包括状态仲裁FSM、错误缓冲队伍和Flash数据读取和编程处理模块，所述状态仲裁FSM接受到所述错误处理模块的错误配置信息时，其给出刷新开始信号、错误配置信息的目标地址和数据长度，并通过编程引脚对这部分错误电路进行修复；所述错误缓冲队列在出错区域过多，大于纠正速度时，缓冲剩下未处理的错误配置信息。
9.如权利要求8所述的用于抗单粒子翻转的FPGA加固系统，其特征在于，所述Flash数据读取和编程处理模块包括所述普通管脚和SPI管脚，并分别通过所述普通管脚和SPI管脚与Flash存储器、SRAM型FPGA连接。
10.一种用于抗单粒子翻转的FPGA加固方法，其特征在于，采用权利要求1-9任一项所述的用于抗单粒子翻转的FPGA加固系统，包括以下步骤：
S1将所述加固系统启动上电；
S2对所述FLASH型FPGA进行刷新流程配置，并通过所述FLASH型FPGA将数据储存在所述Flash存储器中；
S3对所述SRAM型FPGA进行配置，同时通过表决与反馈模块判断是否存在错误配置信息，若存在则将所述错误信息传输至所述FLASH型FPGA，并根据所述FLASH型FPGA的指令进行刷新，以修复所述错误配置信息。
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