CN106557346B - 一种抗单粒子翻转的星载数据处理系统及方法 - Google Patents
一种抗单粒子翻转的星载数据处理系统及方法 Download PDFInfo
- Publication number
- CN106557346B CN106557346B CN201611052850.1A CN201611052850A CN106557346B CN 106557346 B CN106557346 B CN 106557346B CN 201611052850 A CN201611052850 A CN 201611052850A CN 106557346 B CN106557346 B CN 106557346B
- Authority
- CN
- China
- Prior art keywords
- cpu
- flash
- fpga
- sram
- sdram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
- G06F9/44505—Configuring for program initiating, e.g. using registry, configuration files
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Security & Cryptography (AREA)
- Stored Programmes (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASH FPGA、SDRAM、第一NOR FLASH、SRAM FPGA、NAND FLASH，所述CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述FLASH FPGA连接第一NOR FLASH、SRAM FPGA和NAND FLASH；所述CPU的EMI模块具有ECC编解码功能；所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NAND FLASH的控制，FLASH FPGA所有逻辑均进行三模冗余设计；所述SDRAM用于CPU软件运行，存储的数据经过ECC编码实现“纠一检二”的容错；所述第一NOR FLASH用于存储CPU的启动程序、CPU的应用程序和SRAM FPGA的配置程序。本发明的系统具有可靠性高、在轨可更新、成本低、存储容量大的优点，能够实现抗单粒子翻转。
Description
技术领域
本发明涉及航空、航天电子综合化技术领域，特别涉及一种抗单粒子翻转的星载数据处理系统及方法。
背景技术
航空航天电子综合化技术的发展与计算机技术、数字数据通讯技术、控制技术和电子技术的发展密切相关，互相促进。空间辐照环境中的带电粒子会导致星载电子设备工作异常和器件的失效，严重影响航天器的可靠性和寿命。因此，星载数据系统和星载数据处理方法与地面数据处理有较大差距，主要是抗单粒子效应，其中单粒子翻转是发生频率最高。
数据处理依赖于计算机、DSP、FPGA等硬件系统，以计算机系统为例。计算机系统通常包括CPU、ROM、RAM、时钟、复位及电源等外围电路。星载计算机系统相对于常规的计算机系统，对空间环境的适应性有更高的要求，比如高低温、真空、表面充放电效应、空间辐射效应等。空间辐射效应是航天器面临的主要困难。星载计算机系统通常采用高质量等级的价格昂贵的器件适应空间环境，提高系统的可靠性。一个宇航级的器件价格高达几万元甚至二十几万元，而且由于政治壁垒，常造成器件的购买途径和周期不确定，严重影响了我国国防和航天事业的可持续发展。
如图1所示，传统星载计算机系统通常包括CPU、PROM、EEPROM、SRAM(或SRAM)、时钟、复位及电源等外围电路，若需要实时数据处理和存储等功能，需要SRAM FPGA和NANDFLASH。由于SRAM FPGA对单粒子翻转事件敏感，空间应用时需要一片反熔丝的FPGA对其刷新，需要一至两片PROM存储FPGA的配置文件。PROM能够抗单粒子翻转，但容量小且只能写一次，不利于调试和程序升级维护等。传统星载计算机系统的优点是可靠性高，能够抗单粒子翻转；缺点是成本高、升级维护差、存储器容量小、电路面积大。
运行在传统的星载计算机系统的星载数据处理软件依赖硬件系统本身的抗单粒子特性，能够稳定运行，比如PROM、EEPROM、反熔丝的FPGA等。这种方法的缺点是成本高、软件升级维护困难、存储器容量小、不能在轨维护。
发明内容
本发明的目的在于克服现有技术中的星载数据处理系统存在的成本高、软件升级维护困难、存储器容量小、不能在轨维护的缺陷，从而提供一种可靠性高、在轨可更新、成本低、存储容量大的抗单粒子翻转的星载数据处理系统。
为了实现上述目的，本发明提供了一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASH FPGA、SDRAM、第一NOR FLASH、SRAM FPGA和NAND FLASH，所述CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述FLASH FPGA连接第一NOR FLASH、SRAMFPGA和NAND FLASH；
所述CPU的EMI模块具有ECC编解码功能；
所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NAND FLASH的控制，FLASH FPGA所有逻辑均进行三模冗余设计；
所述SDRAM用于CPU软件运行，存储的数据经过ECC编码实现“纠一检二”的容错；
所述第一NOR FLASH用于存储CPU的启动程序、CPU的应用程序和SRAM FPGA的配置程序；
所述NAND FLASH用于存储应用数据。
上述技术方案中，所述第一NOR FLASH分为三个区：CPU的启动代码区、CPU的应用程序区、SRAM FPGA的配置程序区；存储的CPU和SRAM FPGA程序代码均经过ECC编码。
上述技术方案中，所述FLASH FPGA包括CPU接口、地址译码接口模块、SRAM FPGA刷新控制模块和NAND FLASH控制模块；其中，CPU接口是顶层模块，统一控制管理其他模块的时钟、复位、地址、控制、数据和中断功能；地址译码接口模块用于实现CPU的地址译码，实现第一NOR FLASH的地址分配；SRAM FPGA刷新控制模块用于实现SRAM FPGA5的配置和刷新；NAND FLASH控制模块用于实现NAND FLASH的读写控制；FLASH FPGA所有逻辑均进行三模冗余设计。
基于上述的系统，本发明还公开了一种抗单粒子翻转的星载数据处理方法，所述方法包括：
步骤1)在地面上更新所述系统的CPU的启动代码；具体包括：
步骤1-1)通过EJTAG配置CPU寄存器，将启动程序写入SDRAM；
步骤1-2)CPU在SDRAM运行；
步骤1-3)将CPU的启动程序通过串口发送给CPU；
步骤1-4)由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区；
步骤1-5)断电，将启动配置改为从第一NOR FLASH启动，重新上电，CPU从第一NORFLASH启动；
步骤1-6)完成CPU启动代码的更新；
步骤2)在地面上更新CPU应用程序；
步骤3)在地面上更新SRAM FPGA配置文件；
步骤4)所述系统进入太空后，对CPU应用程序和FPGA配置文件进行在轨更新。
上述技术方案中，所述系统还包括：第二NOR FLASH，用于存储CPU的启动程序，第二NOR FLASH为PLCC封装，可插拔，用于调试阶段。
基于包含第二NOR FLASH的系统，本发明还公开了一种抗单粒子翻转的星载数据处理方法，所述方法包括：
步骤1)在地面上更新所述系统的CPU的启动代码；具体包括：
步骤1-1)通过烧写器将启动程序写入第二NOR FLASH；
步骤1-2)CPU从第二NOR FLASH启动，跳到SDRAM中运行；
步骤1-3)将CPU的启动程序通过串口发送给CPU；
步骤1-4)由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区；
步骤1-5)断电，将启动配置改为从第一NOR FLASH启动，重新上电，CPU从第一NORFLASH启动；
步骤1-6)完成CPU启动代码的更新；
步骤2)在地面上更新CPU应用程序；
步骤3)在地面上更新SRAM FPGA配置文件；
步骤4)所述系统进入太空后，对CPU应用程序和FPGA配置文件进行在轨更新。
上述技术方案中，所述步骤2)具体包括：
步骤2-1)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤2-2)将CPU的应用程序通过串口发送给CPU；
步骤2-3)由CPU实现ECC编码后再写入到第一NOR FLASH的CPU应用代码区；
步骤2-4)完成CPU应用程序的更新。
上述技术方案中，所述步骤3)具体包括：
步骤3-1)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤3-2)将SRAM FPGA配置程序通过串口发送给CPU；
步骤3-3)由CPU实现ECC编码后再写入到第一NOR FLASH的FPGA配置文件区；
步骤3-4)完成SRAM FPGA配置文件的更新。
上述技术方案中，所述步骤4)具体包括：
步骤4-1)地面站注入CPU开机指令，所述系统的CPU开机；
步骤4-2)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤4-3)通过地面站注入更新文件指令；CPU应答地面站并重新启动等待地面上注更新文件；CPU有等待时间的限制，如果超期，CPU重新启动运行，等待地面的指令；
步骤4-4)CPU通过串口接收到待更新文件后，待更新文件首先经过ECC校验成功，如果更新文件为CPU应用程序，则进入步骤4-5)，如果更新文件为FPGA配置文件，则进入步骤4-6)；若待更新文件ECC校验失败，CPU重新启动；
步骤4-5)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的CPU应用代码区；进入步骤8)；
步骤4-6)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的FPGA配置文件区；
步骤4-7)完成CPU程序和SRAM FPGA程序的在轨更新。
本发明具有如下优点：
1、本发明的系统采用一片NOR FLASH取代了PROM、EEPROM、SRAM FPGA的配置PROM，降低了成本、电路面积，集成度高，存储容量大；
2、本发明的方法使CPU的程序存储、FPGA配置存储能够实现在轨更新，灵活性高，可扩展性强；
3、本发明的方法使CPU的程序存储、FPGA配置文件均经过ECC编码，有效提高系统抗单粒子翻转的能力，降低对硬件电路设计的要求，是日后星载数据处理的发展趋势。
附图说明
图1是传统的星载数据处理系统的硬件实现电路框图；
图2是本发明的抗单粒子翻转的星载数据处理系统的硬件实现电路框图；
图3是本发明的抗单粒子翻转的星载数据处理系统中的NOR FLASH存储分区示意图；
图4是本发明的抗单粒子翻转的星载数据处理系统中的FLASH FPGA的功能框图；
图5是本发明的抗单粒子翻转的星载数据处理方法的流程图。
具体实施方式
现结合附图对本发明作进一步详细的描述。
如图2所示，一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASHFPGA、SDRAM、第一NOR FLASH、SRAM FPGA、NAND FLASH和第二NOR FLASH；其中，所述的CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述的FLASH FPGA连接第一NOR FLASH、SRAM FPGA、NAND FLASH和第二NOR FLASH。
所述CPU的EMI模块具有ECC编解码功能，航天中常采用的CPU为AT697、龙芯LS1E。CPU与外部的接口包括两路异步串口TXD、RXD和EJTAG。
所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NAND FLASH的控制，为了消除空间辐射的单粒子翻转效应，FLASH FPGA所有逻辑均进行三模冗余设计；航天中常采用ACTEL公司的APA系列和A3P/E系列的FPGA。
所述SDRAM用于CPU软件运行，存储的数据经过ECC编码，能够实现“纠一检二”的容错；航天中常采用3D-PLUS公司和国产的珠海欧比特公司的48位的SDRAM，或用分立的SDRAM拼成48位，以实现32位数据+7位ECC校验码的容错方案。
所述第一NOR FLASH用于存储CPU的启动和应用程序、SRAM FPGA的配置程序；其特征是可靠性高、容量大，需要采用16位数据宽度的NOR FLASH实现8位数据+6位ECC校验的容错方案，本技术方案中采用的是复旦微电子的64Mb的抗辐照NOR FLASH。
所述SRAM FPGA用于数据处理、接口协议等，如1553B协议、SPACEWIRE协议、FC-AC-1553B协议；航天中常采用XILINX公司的可以刷新的SRAM FPGA，如Virtex2，Virtex4系列FPGA。
所述NAND FLASH用于存储大的应用数据；航天中常采用3D-PLUS公司和国产的珠海欧比特公司的NAND FLASH。
所述第二NOR FLASH用于存储CPU的启动程序，用于调试阶段，为可选设备。具有可插拔、小容量、用于调试的特点，通常为PLCC封装，常采用SPANSION公司的AM29LV040B类型。第一NOR FLASH和第二NOR FLASH也可以换成其他程序存储器，如EEPROM等。
如图3所示，第一NOR FLASH和第二NOR FLASH均存储了CPU的启动代码，第二NORFLASH仅存储CPU的启动程序，容量小，通常为PLCC封装，易插拔，8位数据宽度，仅用于调试。第一NOR FLASH分为三个区：CPU的启动代码区(有效数据区为128KB)、CPU的应用程序区(有效数据区为896KB)、SRAM FPGA的配置程序区(有效数据区为3MB)。存储的CPU和SRAM FPGA程序代码均经过ECC编码，CPU和SRAM FPGA进行程序加载时自动经过ECC校验，能够实现“纠一检二”的容错。
CPU的调试过程如下：首先通过烧写器或EJTAG将启动程序写入第二NOR FLASH，然后CPU从第二NOR FLASH启动，跳到SDRAM中运行；此时可以将CPU的启动程序通过串口发送给CPU，由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区。CPU再次启动时可以从第一NOR FLASH启动，此时可以将CPU的应用程序和SRAM FPGA配置程序通过串口发送给CPU，由CPU1实现ECC编码后再写入到第一NOR FLASH的对应存储区。可以将CPU的程序存储、FPGA配置存储通过地面测控站上注到卫星，实现CPU和FPAG应用程序的在轨更新。另外，第一NOR FLASH存储的CPU启动代码区可以通过EJTAG写入，第二NOR FLASH在这种情况下可以去掉。
CPU的地址分配如表1所示：
表1
CPU从第二NOR FLASH启动，第二NOR FLASH的基址为0x00_0000，第一NOR FLASH基址为0x10_0000，此时，可以更新第一NOR FLASH中的CPU启动程序(boot)。CPU从第一NORFLASH启动，第一NOR FLASH基址为0x00_0000，第二NOR FLASH无效，可以去掉；此时可以更新CPU的应用程序和SRAM FPGA的配置文件。
如图4所示，FLASH FPGA包括CPU接口、地址译码接口模块、SRAM FPGA刷新控制模块、NAND FLASH控制模块、UART控制模块、1553B协议处理器等。CPU接口是顶层模块，统一控制管理其他模块的时钟、复位、地址、控制、数据、中断等功能。地址译码接口模块用于CPU的地址译码，实现如图3所示的第一NOR FLASH和第二NOR FLASH的地址分配。SRAM FPGA刷新控制模块用于SRAM FPGA5配置和刷新。NAND FLASH控制模块用于NAND FLASH的读写控制。UART控制模块、1553B协议处理器是可选功能，支持航天上常用的通信接口RS422串口、1553B总线。为了消除空间辐射的单粒子翻转效应，FLASH FPGA所有逻辑均进行三模冗余设计。
本发明的抗单粒子翻转的星载数据处理系统具有通用性，在对数据存储容量不大于(≤2GB)的型号任务中，可以直接采用本方案；对于数据存储容量大于2GB的任务，将大容量存储控制器放在SRAM FPGA中，将NAND FLASH存储阵列挂在SRAM FPGA，能够满足绝大多数的型号任务要求。
基于上述系统，本发明提供了一种抗单粒子翻转的星载数据处理方法，所述方法包括两个方面：CPU启动代码的更新及CPU应用程序和FPGA配置文件的在轨更新。
步骤1)在地面上更新所述系统的CPU的启动代码；
如果系统只设置第一NOR FLASH，则所述步骤1)具体包括：
步骤1-1)通过EJTAG配置CPU寄存器，将启动程序写入SDRAM；
步骤1-2)CPU在SDRAM运行；
步骤1-3)将CPU的启动程序通过串口发送给CPU；
步骤1-4)由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区；
步骤1-5)断电，将启动配置改为从第一NOR FLASH启动，重新上电，CPU从第一NORFLASH启动；
步骤1-6)完成CPU启动代码的更新。
如果系统还包括第二NOR FLASH，则所述步骤1)具体包括：
步骤1-1)通过烧写器将启动程序写入第二NOR FLASH；
步骤1-2)CPU从第二NOR FLASH启动，跳到SDRAM中运行；
步骤1-3)将CPU的启动程序通过串口发送给CPU；
步骤1-4)由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区；
步骤1-5)断电，将启动配置改为从第一NOR FLASH启动，重新上电，CPU从第一NORFLASH启动；
步骤1-6)完成CPU启动代码的更新。
步骤2)在地面上更新CPU应用程序；具体包括：
步骤2-1)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤2-2)将CPU的应用程序通过串口发送给CPU；
步骤2-3)由CPU实现ECC编码后再写入到第一NOR FLASH的CPU应用代码区；
步骤2-4)完成CPU应用程序的更新。
步骤3)在地面上更新SRAM FPGA配置文件；具体包括：
步骤3-1)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤3-2)将SRAM FPGA配置程序通过串口发送给CPU；
步骤3-3)由CPU实现ECC编码后再写入到第一NOR FLASH的FPGA配置文件区；
步骤3-4)完成SRAM FPGA配置文件的更新。
步骤4)所述系统进入太空后，对CPU应用程序和FPGA配置文件进行在轨更新；具体包括：
步骤4-1)地面站注入CPU开机指令，所述系统的CPU开机；
步骤4-2)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤4-3)通过地面站注入更新文件指令；CPU应答地面站并重新启动等待地面上注更新文件；CPU有等待时间的限制，如果超期，CPU重新启动运行，等待地面的指令；
步骤4-3)通过地面站注入更新文件指令；CPU应答地面站并重新启动等待地面上注更新文件；
步骤4-4)CPU通过串口接收到待更新文件后，待更新文件首先经过ECC校验成功，如果更新文件为CPU应用程序，则进入步骤4-5)，如果更新文件为FPGA配置文件，则进入步骤4-6)；若待更新文件ECC校验失败，CPU重新启动；
步骤4-5)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的CPU应用代码区；进入步骤8)；
步骤4-6)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的FPGA配置文件区；
步骤4-7)完成CPU和SRAM FPGA程序的在轨更新。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (9)
1.一种抗单粒子翻转的星载数据处理系统，所述系统包括：CPU、FLASH FPGA、SDRAM、第一NOR FLASH、SRAM FPGA和NAND FLASH，其特征在于，所述CPU的数据、地址和控制总线连接FLASH FPGA和SDRAM，所述FLASH FPGA连接第一NOR FLASH、SRAM FPGA和NAND FLASH；
所述CPU的EMI模块具有ECC编解码功能；
所述FLASH FPGA用于CPU软件的引导、SRAM FPGA配置和刷新、NAND FLASH的控制，FLASH FPGA所有逻辑均进行三模冗余设计；
所述SDRAM用于CPU软件运行，存储的数据经过ECC编码实现“纠一检二”的容错；
所述第一NOR FLASH用于存储CPU的启动程序、CPU的应用程序和SRAM FPGA的配置程序；
所述NAND FLASH用于存储应用数据。
2.根据权利要求1所述的抗单粒子翻转的星载数据处理系统，其特征在于，所述第一NOR FLASH分为三个区：CPU的启动程序区、CPU的应用程序区、SRAM FPGA的配置程序区；存储的CPU和SRAM FPGA程序代码均经过ECC编码。
3.根据权利要求2所述的抗单粒子翻转的星载数据处理系统，其特征在于，所述FLASHFPGA包括CPU接口、地址译码接口模块、SRAM FPGA刷新控制模块和NAND FLASH控制模块；其中，CPU接口是顶层模块，统一控制管理其他模块的时钟、复位、地址、控制、数据和中断功能；地址译码接口模块用于实现CPU的地址译码，实现第一NOR FLASH的地址分配；SRAMFPGA刷新控制模块用于实现SRAM FPGA的配置和刷新；NAND FLASH控制模块用于实现NANDFLASH的读写控制；FLASH FPGA所有逻辑均进行三模冗余设计。
4.根据权利要求3所述的抗单粒子翻转的星载数据处理系统，其特征在于，所述系统还包括：第二NOR FLASH，用于存储CPU的启动程序，第二NOR FLASH为PLCC封装，可插拔，用于调试阶段。
5.一种抗单粒子翻转的星载数据处理方法，基于权利要求1-3之一所述的系统实现，所述方法包括：
步骤1)在地面上更新所述系统的CPU的启动程序；具体包括：
步骤1-1)通过EJTAG配置CPU寄存器，将启动程序写入SDRAM；
步骤1-2)CPU在SDRAM运行；
步骤1-3)将CPU的启动程序通过串口发送给CPU；
步骤1-4)由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区；
步骤1-5)断电，将启动配置改为从第一NOR FLASH启动，重新上电，CPU从第一NORFLASH启动；
步骤1-6)完成CPU启动程序的更新；
步骤2)在地面上更新CPU应用程序；
步骤3)在地面上更新SRAM FPGA配置程序；
步骤4)所述系统进入太空后，对CPU应用程序和FPGA配置程序进行在轨更新。
6.一种抗单粒子翻转的星载数据处理方法，基于权利要求4所述的系统实现，所述方法包括：
步骤1)在地面上更新所述系统的CPU的启动程序；具体包括：
步骤1-1)通过烧写器将启动程序写入第二NOR FLASH；
步骤1-2)CPU从第二NOR FLASH启动，跳到SDRAM中运行；
步骤1-3)将CPU的启动程序通过串口发送给CPU；
步骤1-4)由CPU实现ECC编码后再写入到第一NOR FLASH的启动程序区；
步骤1-5)断电，将启动配置改为从第一NOR FLASH启动，重新上电，CPU从第一NORFLASH启动；
步骤1-6)完成CPU启动程序的更新；
步骤2)在地面上更新CPU应用程序；
步骤3)在地面上更新SRAM FPGA配置程序；
步骤4)所述系统进入太空后，对CPU应用程序和FPGA配置程序进行在轨更新。
7.根据权利要求5或6所述的抗单粒子翻转的星载数据处理方法，其特征在于，所述步骤2)具体包括：
步骤2-1)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤2-2)将CPU的应用程序通过串口发送给CPU；
步骤2-3)由CPU实现ECC编码后再写入到第一NOR FLASH的CPU应用程序区；
步骤2-4)完成CPU应用程序的更新。
8.根据权利要求5或6所述的抗单粒子翻转的星载数据处理方法，其特征在于，所述步骤3)具体包括：
步骤3-1)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤3-2)将SRAM FPGA配置程序通过串口发送给CPU；
步骤3-3)由CPU实现ECC编码后再写入到第一NOR FLASH的FPGA配置程序区；
步骤3-4)完成SRAM FPGA配置程序的更新。
9.根据权利要求5或6所述的抗单粒子翻转的星载数据处理方法，其特征在于，所述步骤4)具体包括：
步骤4-1)地面站注入CPU开机指令，所述系统的CPU开机；
步骤4-2)CPU从第一NOR FLASH启动，运行在SDRAM中；
步骤4-3)通过地面站注入更新文件指令；CPU应答地面站并重新启动等待地面上注更新文件；CPU有等待时间的限制，如果超期，CPU重新启动运行，等待地面的指令；
步骤4-4)CPU通过串口接收到待更新文件后，待更新文件首先经过ECC校验成功，如果更新文件为CPU应用程序，则进入步骤4-5)，如果更新文件为FPGA配置程序，则进入步骤4-6)；若待更新文件ECC校验失败，CPU重新启动；
步骤4-5)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的CPU应用程序区；进入步骤8)；
步骤4-6)由CPU实现ECC编码后将更新文件写入到第一NOR FLASH的FPGA配置程序区；
步骤4-7)完成CPU程序和SRAM FPGA程序的在轨更新。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611052850.1A CN106557346B (zh) | 2016-11-24 | 2016-11-24 | 一种抗单粒子翻转的星载数据处理系统及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611052850.1A CN106557346B (zh) | 2016-11-24 | 2016-11-24 | 一种抗单粒子翻转的星载数据处理系统及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106557346A CN106557346A (zh) | 2017-04-05 |
| CN106557346B true CN106557346B (zh) | 2019-09-24 |
Family
ID=58443804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611052850.1A Active CN106557346B (zh) | 2016-11-24 | 2016-11-24 | 一种抗单粒子翻转的星载数据处理系统及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106557346B (zh) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107168732A (zh) * | 2017-04-17 | 2017-09-15 | 商丘工学院 | 一种星载计算机软件的在轨更新方法 |
| CN109215715B (zh) * | 2017-07-05 | 2020-06-26 | 中国科学院微电子研究所 | 一种闪存存储电路的抗总剂量辐照加固方法 |
| CN107391189B (zh) * | 2017-07-17 | 2020-10-27 | 上海卫星工程研究所 | 星载软件的在轨编程方法 |
| CN107395327A (zh) * | 2017-07-19 | 2017-11-24 | 上海航天测控通信研究所 | 一种适用于卫星通信的高可靠性ldpc编码器 |
| CN109445867A (zh) * | 2017-08-30 | 2019-03-08 | 中车株洲电力机车研究所有限公司 | 一种列车网络产品的数据处理系统 |
| CN108255636A (zh) * | 2017-12-13 | 2018-07-06 | 太原航空仪表有限公司 | 一种抗单粒子翻转系统及其使用方法 |
| CN108563591B (zh) * | 2018-03-14 | 2020-04-21 | 上海卫星工程研究所 | 数据采集闪存读写方法及系统 |
| CN108763146A (zh) * | 2018-04-24 | 2018-11-06 | 华东计算技术研究所（中国电子科技集团公司第三十二研究所） | 一种基于常加电工作模式的高可靠星上计算机 |
| CN108763148B (zh) * | 2018-05-31 | 2021-11-30 | 西安微电子技术研究所 | 一种支持上注的容错存储器控制器 |
| CN108446189B (zh) * | 2018-06-12 | 2023-09-12 | 中国科学院上海技术物理研究所 | 一种星载嵌入式软件容错启动系统及方法 |
| CN109213632B (zh) * | 2018-08-23 | 2022-06-17 | 湖南斯北图科技有限公司 | 一种抗辐射加固设计的星载电子系统及加固方法 |
| CN109522155B (zh) * | 2018-10-29 | 2020-11-03 | 中国科学院长春光学精密机械与物理研究所 | 基于动态切换的空间应用嵌入式软件自修复系统 |
| CN110109619B (zh) * | 2019-04-25 | 2022-07-29 | 北京遥测技术研究所 | 一种闭环多级抗单粒子翻转效应的存储系统及实现方法 |
| CN110427338A (zh) * | 2019-07-05 | 2019-11-08 | 中国科学院电子学研究所 | 星载现场可编程门阵列及其可靠性加固方法 |
| CN110334040B (zh) * | 2019-07-09 | 2020-11-06 | 中国科学院国家空间科学中心 | 一种星载固态存储系统 |
| CN110569051B (zh) * | 2019-08-02 | 2023-05-23 | 山东航天电子技术研究所 | 一种支持预启动的飞行程序在轨维护与验证方法 |
| CN110874245B (zh) * | 2019-11-19 | 2023-09-05 | 深圳航天东方红海特卫星有限公司 | 一种微小卫星星载计算机及其可重构实现方法 |
| CN111078610A (zh) * | 2019-11-23 | 2020-04-28 | 中国科学院长春光学精密机械与物理研究所 | 可插拔式存储装置和具有该装置的硬件平台 |
| CN111176908B (zh) * | 2019-12-11 | 2023-07-14 | 北京遥测技术研究所 | 一种基于三模冗余的程序在轨加载刷新方法 |
| CN111552500B (zh) * | 2020-03-26 | 2023-06-06 | 北京遥测技术研究所 | 一种适用于星载fpga的刷新方法 |
| CN111785310A (zh) * | 2020-08-04 | 2020-10-16 | 中国科学院近代物理研究所 | 一种用于抗单粒子翻转的fpga加固系统及方法 |
| CN111737199B (zh) * | 2020-08-05 | 2020-11-20 | 成都智明达电子股份有限公司 | 一种嵌入式抗掉电文件系统的操作方法 |
| CN112073113A (zh) * | 2020-08-19 | 2020-12-11 | 北京无线电测量研究所 | 一种星载宽带波形产生组件和方法 |
| CN112071357B (zh) * | 2020-08-27 | 2022-08-02 | 南京航天航空大学 | 基于fpga的sram存储器充放电效应测试系统及方法 |
| CN112181711B (zh) * | 2020-09-15 | 2022-06-14 | 浙江吉利控股集团有限公司 | 一种低轨星载dsp抑制单粒子翻转的纠错系统及方法 |
| CN112162784B (zh) * | 2020-09-28 | 2024-04-26 | 中国科学院微小卫星创新研究院 | 基于龙芯的中高轨卫星数据处理系统 |
| CN112591152B (zh) * | 2020-12-01 | 2023-01-31 | 上海航天控制技术研究所 | 空间站太阳翼控制系统 |
| CN112527350B (zh) * | 2020-12-08 | 2024-04-26 | 中国科学院国家空间科学中心 | 一种星载sram型fpga配置与刷新控制的ip核 |
| CN113051109B (zh) * | 2021-03-29 | 2022-09-02 | 上海航天测控通信研究所 | 一种高可靠、低误码率的星载存储系统 |
| CN113608720B (zh) * | 2021-07-23 | 2023-11-10 | 中国电子科技集团公司第三十研究所 | 一种抗单粒子翻转的星载数据处理系统及方法 |
| CN113778487A (zh) * | 2021-09-10 | 2021-12-10 | 深圳朴生智能科技有限公司 | 一种智能处理模组的软件上注系统和方法 |
| CN114091038A (zh) * | 2021-11-30 | 2022-02-25 | 中国科学院长春光学精密机械与物理研究所 | 一种基于dsp6701的高可靠性程序引导、回写方法 |
| CN115297071B (zh) * | 2022-07-15 | 2023-10-27 | 中国航空无线电电子研究所 | 一种arinc664交换机交换引擎对seu和mbu容错设计方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011121414A3 (en) * | 2010-03-29 | 2011-12-01 | Nelson Mandela Metropolitan University | A method for mitigating single event upsets in sequential electronic circuits |
| CN104049687A (zh) * | 2014-05-27 | 2014-09-17 | 上海微小卫星工程中心 | 基于fpga的嵌入式立方星星务计算机及其重构方法 |
| CN104239090A (zh) * | 2014-07-15 | 2014-12-24 | 上海微小卫星工程中心 | 一种基于fpga的卫星星务计算机在轨重构系统及方法 |
-
2016
- 2016-11-24 CN CN201611052850.1A patent/CN106557346B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011121414A3 (en) * | 2010-03-29 | 2011-12-01 | Nelson Mandela Metropolitan University | A method for mitigating single event upsets in sequential electronic circuits |
| CN104049687A (zh) * | 2014-05-27 | 2014-09-17 | 上海微小卫星工程中心 | 基于fpga的嵌入式立方星星务计算机及其重构方法 |
| CN104239090A (zh) * | 2014-07-15 | 2014-12-24 | 上海微小卫星工程中心 | 一种基于fpga的卫星星务计算机在轨重构系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106557346A (zh) | 2017-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106557346B (zh) | 一种抗单粒子翻转的星载数据处理系统及方法 | |
| CN104412224B (zh) | 在从低电力状态恢复时处理系统从易失性存储器的重新初始化 | |
| US8990548B2 (en) | Apparatuses for configuring programmable logic devices from BIOS PROM | |
| CN103425612B (zh) | 低功耗的皮卫星星载计算机系统 | |
| CN103529380B (zh) | Sram型fpga单粒子功能性中断的监测系统及方法 | |
| CN108292157A (zh) | 处理器核能量管理 | |
| CN104025066A (zh) | 用于能量高效计算的异构存储器晶片堆叠 | |
| CN113608605B (zh) | 一种唤醒电路、芯片系统和电子设备 | |
| CN104216846A (zh) | 基于安卓手机四核微处理器的皮卫星计算机系统 | |
| CN110573991A (zh) | 架构状态保留 | |
| CN104571333A (zh) | 基于1553b总线的控制计算机 | |
| CN104850530B (zh) | 一种立方星星载计算机 | |
| CN111538263A (zh) | 星载计算机模块运行系统、方法以及航天设备 | |
| CN109388608A (zh) | 一种基于多核处理器的星载计算机 | |
| US20190095114A1 (en) | Systems and methods for dynamically modifying memory namespace allocation based on memory attributes and application requirements | |
| US20160378551A1 (en) | Adaptive hardware acceleration based on runtime power efficiency determinations | |
| US11100228B2 (en) | System and method to recover FPGA firmware over a sideband interface | |
| US20240118958A1 (en) | Datalogging Circuit Triggered by a Watchdog Timer | |
| US20140156975A1 (en) | Redundant Threading for Improved Reliability | |
| CN103890713B (zh) | 用于管理处理系统内的寄存器信息的装置及方法 | |
| CN107885626A (zh) | 片上系统可编程器件的系统启动自检测的装置及方法 | |
| CN106575276B (zh) | 子系统的电源管理控制 | |
| Razzaghi | Design and qualification of on-board computer for Aalto-1 CubeSat | |
| US20220043475A1 (en) | Access to multiple timing domains | |
| CN109213632A (zh) | 一种抗辐射加固设计的星载电子系统及加固方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |