CN113051109B - 一种高可靠、低误码率的星载存储系统 - Google Patents

一种高可靠、低误码率的星载存储系统 Download PDF

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Abstract

本发明公开了一种高可靠、低误码率的星载存储系统，采用双星交换系统架构，包括采用两组冷冗余设计的控制通道、数据通道和采用若干组热冗余设计的存储单元；两组冷冗余设计的控制通道、数据通道中的每一组均包括一控制通道和一数据通道；控制通道、数据通道和存储单元两两互连；存储单元的数量为N+M个，其中N个存储单元用于系统工作，M个存储单元用于备份。本发明不受空间单粒子翻转的影响，实现了航天存储产品的高速数据处理与可靠存储控制。

Description

一种高可靠、低误码率的星载存储系统
技术领域
本发明涉及航天飞行器技术领域，特别涉及一种高可靠、低误码率的星载存储系统。
背景技术
随着空间探测技术的发展，探测数据的输出带宽也急剧增加，航天飞行器的数据记录设备存储容量越来越大，设备存取速度越来越快，且对飞行器的数据处理越来越复杂。此外，航天飞行器的应用范围越来越宽广，从高轨、中轨到低轨，航天飞行器适应空间环境的要求越来越高，尤其是空间单粒子翻转带来的系统风险。目前，航天飞行器的数据记录设备一般采用短时加电、甚至通过避开南大西洋负磁异常区、范艾伦辐射带的方法，限制了航天飞行器的应用。
目前没有发现与本发明类似技术的说明或报道，也尚未收集到国内外类似的资料。
发明内容
本发明要解决的问题是目前航天存储产品易受空间单粒子翻转的影响和高速数据处理与可靠存储控制之间的矛盾日益突出，因此提出了一种高可靠、低误码率的星载存储系统。
为了解决上述技术问题，本发明的技术方案为：
一种高可靠、低误码率的星载存储系统，采用双星交换系统架构，包括采用两组冷冗余设计的控制通道、数据通道和采用若干组热冗余设计的存储单元；所述两组冷冗余设计的控制通道、数据通道中的每一组均包括一控制通道和一数据通道；所述控制通道、数据通道和所述存储单元两两互连；所述存储单元的数量为N+M个，其中N个所述存储单元用于系统工作，M个所述存储单元用于备份。
进一步地，所述控制通道包括主控FPGA组件、控制信息存储组件和程序组件；所述数据通道包括数据处理FPGA组件和高速数据缓存组件；所述存储单元包括接口控制FPGA组件和存储阵列组件；
所述主控FPGA组件用于遥控指令的接收、遥测数据的发送、存储系统的读写控制、寻址以及对所述数据处理FPGA组件配置信息的加载和刷新功能；所述控制信息存储组件用于控制信息的存储；所述程序组件用于所述数据处理FPGA组件配置程序的存储；
所述数据处理FPGA组件用于卫星科学数据的接收、组帧、编码和缓存以及回放数据的码率控制；所述高速数据缓存组件用于科学数据的缓存；
所述接口控制FPGA组件用于数据的纠错编译码，存储阵列组件的重构以及存储介质的存取；所述存储阵列组件为多片存储介质位宽级联形成的存储体。
进一步地，所述主控FPGA组件为高可靠的反熔丝FPGA；所述控制信息存储组件为单粒子免疫的磁阻式存储器；所述程序组件为高可靠的PROM；所述数据处理FPGA组件为大容量的基于RAM型工艺的FPGA；所述高速数据缓存组件由多片DRAM组成；所述接口控制FPGA组件为高可靠的反熔丝FPGA；所述存储阵列组件选用大容量FLASH作为存储介质。
进一步地，所述控制信息存储组件的控制信息存取采用按位三取二的方式。
进一步地，所述数据处理FPGA组件设计定型后采用专业的三模冗余软件进行三模设计，并通过所述主控FPGA组件对所述数据处理FPGA组件的配置信息进行周期性刷新。
进一步地，所述高速数据缓存组件的数据存取分组采用SEC-DED差错控制编码，用于检二纠一，同时对缓存芯片的模式寄存器在空闲时进行周期性的刷新。
进一步地，所述数据通道和所述存储单元之间数据按包传输，包长度与存储器操作页长匹配，且包格式中设计有CRC校验，并将传输结果通过遥测下传；若发现所述数据通道与该组存储单元之间传输不稳定，可通过上注将其剔除。
进一步地，所述存储阵列组件中的FLASH存储芯片在每次擦除、记录和读取前，对其配置寄存器进行重新配置。
进一步地，所述存储阵列组件采用9片位宽8位的FLASH存储芯片按位宽扩展级联构成，其中8片用于数据存取，1片用于校验信息存取，数据纠错采用(72,64)SEC-DED差错控制编码，用于检二纠一。
进一步地，所述存储阵列组件中任一FLASH存储芯片发生故障时，可通过上注将其剔除，完成对存储阵列的重构。
与现有技术相比，本发明的有益效果是：
本发明采用双星交换系统架构，且对存储单元、存储阵列组件采用双重技术，提高了设备的可靠性；
本发明运用数据处理与存储控制分而治之的设计理念实现了高速数据处理和高可靠存储控制，并对数据处理FPGA组件采用三模冗余+定时刷新，减缓了数据处理FPGA组件空间单粒子翻转发生的风险和危害；
本发明针对DRAM、FLASH芯片的模式寄存器或配置寄存器等关键寄存器采用择机刷新的方式，减缓了DRAM、FLASH芯片的关键寄存器发生空间单粒子翻转的风险和危害；同时对DRAM、FLASH等存储芯片进行SEC-DED差错控制编码，降低了设备的误码率。
附图说明
图1为本发明一种高可靠、低误码率的星载存储系统的逻辑框图；
图2为本发明一种高可靠、低误码率的星载存储系统的双星交换系统架构框图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1～2所示，一种高可靠、低误码率的星载存储系统，采用双星交换系统架构，包括采用两组冷冗余设计的控制通道1、数据通道2和采用若干组热冗余设计的存储单元3；两组冷冗余设计的控制通道1、数据通道2中的每一组均包括一控制通道1和一数据通道2；控制通道1、数据通道2和存储单元3两两互连；存储单元3的数量为N+M个，其中N个存储单元3用于系统工作，M个存储单元3用于备份。
在一个实施例中，控制通道1包括主控FPGA组件101、控制信息存储组件102和程序组件103；数据通道2包括数据处理FPGA组件201和高速数据缓存组件202；存储单元3包括接口控制FPGA组件301和存储阵列组件302；
主控FPGA组件101用于遥控指令的接收、遥测数据的发送、存储系统的读写控制、寻址以及对数据处理FPGA组件201配置信息的加载和刷新功能；控制信息存储组件102用于控制信息的存储；程序组件103用于数据处理FPGA组件201配置程序的存储；
数据处理FPGA组件201用于卫星科学数据的接收、组帧、编码和缓存以及回放数据的码率控制；高速数据缓存组件202用于科学数据的缓存；
接口控制FPGA组件301用于数据的纠错编译码，存储阵列组件302的重构以及存储介质的存取；存储阵列组件302为多片存储介质位宽级联形成的存储体。
在一个实施例中，主控FPGA组件101为高可靠的反熔丝FPGA，用于系统控制；控制信息存储组件102为单粒子免疫的磁阻式存储器，用于存储系统控制信息；程序组件103为高可靠的PROM，用于存储数据处理FPGA组件201的配置信息；数据处理FPGA组件201为大容量的基于RAM型工艺的FPGA，用于高速数据处理；高速数据缓存组件202由多片DRAM组成，用于高速数据缓存；接口控制FPGA组件301为高可靠的反熔丝FPGA，用于数据的纠错编译码，存储阵列组件的重构以及存储介质的存取；存储阵列组件302选用大容量FLASH作为存储介质，用于科学数据存取。
本实施例中，主控FPGA组件101选用ACTEL公司反熔丝FPGA，型号规格为A54SX72A-CQ208B，该器件单粒子翻转饱和截面积较小，翻转概率相对较小；数据处理FPGA组件201选用Xilinx公司RAM型FPGA，型号规格为XQ4VSX55-10FF1148M，该器件资源丰富、适用高速数据处理；高速数据缓存组件202由2片数据位宽72位的DRAM构成，分2组并行完成(72,64)SEC-DED差错控制编码；接口控制FPGA组件301选用ACTEL公司反熔丝FPGA，型号规格为AX2000-1CGS624M，该器件单粒子翻转饱和截面积较小，翻转概率相对较小；存储阵列组件302由9片数据位宽8位的SLC工艺的FLASH构成。
在一个实施例中，控制信息存储组件102的控制信息存取采用按位三取二的方式。
本实施例中，控制信息存储组件102的数据存储在3片MRAM中，每片MRAM存储的数据相同，读取时按位进行3取2判别，即同样信息在不同且离散的地址记录三份，读取时按位进行三取二判别。
在一个实施例中，数据处理FPGA组件201设计定型后采用专业的三模冗余软件进行三模设计，并通过主控FPGA组件101对数据处理FPGA组件201的配置信息进行周期性刷新。
在一个实施例中，高速数据缓存组件202的数据存取分组采用SEC-DED差错控制编码，用于检二纠一，同时对缓存芯片的模式寄存器在空闲时进行周期性的刷新。
本实施例中，提供系统的一个最优的(72,64)SEC-DED码的奇偶校验矩阵为
Figure GDA0003767117640000041
高速数据缓存组件202由2片数据位宽72位的DRAM构成，分2组并行完成(72,64)差错控制编码，每组实现检二纠一的功能。同时对缓存芯片的模式寄存器在空闲时进行周期性的刷新，刷新周期为7.8μs。
在一个实施例中，数据通道和存储单元之间数据按包传输，包长度与存储器操作页长匹配，通过配置完成；且包格式中设计有CRC校验，通过CRC校验确认传输链路的稳定性，并将传输结果通过遥测下传。若发现数据通道与该组存储单元之间传输不稳定，可通过上注将其剔除。
在一个实施例中，存储阵列组件302中的FLASH存储芯片在每次擦除、记录和读取前，对其配置寄存器进行重新配置，减缓空间单粒子翻转导致配置寄存器模式发生错误的危害。
在一个实施例中，存储阵列组件302采用8+1架构，共计9片3Dplus公司三维封装64Gbits FLASH，还可支持8级流水操作，满足高速应用场合。数据纠错编码采用(72,64)SEC-DED差错控制编码，实现检二纠一，8片FLASH用于数据存取，1片用于校验信息存取。
在一个实施例中，存储阵列组件302中任一存储芯片发生故障时，通过指令上注对存储阵列组件302进行重构，实现故障隔离。综上所述，本发明采用双星交换系统架构，且对存储单元、存储阵列采用双重构技术，提高了设备的可靠性。运用数据处理与存储控制分而治之的设计理念实现了高速数据处理和高可靠存储控制，并对数据处理FPGA组件采用三模冗余+定时刷新，减缓了数据处理组件空间单粒子翻转发生的风险和危害。针对DRAM、FLASH芯片的模式寄存器或配置寄存器等关键寄存器采用择机刷新的方式，减缓了DRAM、FLASH芯片的关键寄存器发生空间单粒子翻转的风险和危害；同时对DRAM、FLASH等存储芯片进行SEC-DED差错控制编码，降低了设备的误码率。
以上结合附图对本发明的实施方式作了详细说明，但本发明不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本发明原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本发明的保护范围内。

Claims (6)

1.一种高可靠、低误码率的星载存储系统，其特征在于：采用双星交换系统架构，包括采用两组冷冗余设计的控制通道、数据通道和采用若干组热冗余设计的存储单元；所述两组冷冗余设计的控制通道、数据通道中的每一组均包括一控制通道和一数据通道；所述控制通道、数据通道和所述存储单元两两互连；所述存储单元的数量为N+M个，其中N个所述存储单元用于系统工作，M个所述存储单元用于备份；
所述控制通道包括主控FPGA组件、控制信息存储组件和程序组件；所述数据通道包括数据处理FPGA组件和高速数据缓存组件；所述存储单元包括接口控制FPGA组件和存储阵列组件；
所述主控FPGA组件用于遥控指令的接收、遥测数据的发送、存储系统的读写控制、寻址以及对所述数据处理FPGA组件配置信息的加载和刷新功能；所述控制信息存储组件用于控制信息的存储；所述程序组件用于所述数据处理FPGA组件配置程序的存储；
所述数据处理FPGA组件用于卫星科学数据的接收、组帧、编码和缓存以及回放数据的码率控制；所述高速数据缓存组件用于科学数据的缓存；
所述接口控制FPGA组件用于数据的纠错编译码，存储阵列组件的重构以及存储介质的存取；所述存储阵列组件为多片存储介质位宽级联形成的存储体；
所述数据处理FPGA组件设计定型后采用专业的三模冗余软件进行三模设计，并通过所述主控FPGA组件对所述数据处理FPGA组件的配置信息进行周期性刷新；
所述高速数据缓存组件的数据存取分组采用SEC-DED差错控制编码，用于检二纠一，同时对缓存芯片的模式寄存器在空闲时进行周期性的刷新；
所述存储阵列组件采用9片位宽8位的FLASH存储芯片按位宽扩展级联构成，其中8片用于数据存取，1片用于校验信息存取，数据纠错采用(72,64)SEC-DED差错控制编码，用于检二纠一。
2.根据权利要求1所述的一种高可靠、低误码率的星载存储系统，其特征在于：所述主控FPGA组件为高可靠的反熔丝FPGA；所述控制信息存储组件为单粒子免疫的磁阻式存储器；所述程序组件为高可靠的PROM；所述数据处理FPGA组件为大容量的基于RAM型工艺的FPGA；所述高速数据缓存组件由多片DRAM组成；所述接口控制FPGA组件为高可靠的反熔丝FPGA；所述存储阵列组件选用大容量FLASH作为存储介质。
3.根据权利要求1所述的一种高可靠、低误码率的星载存储系统，其特征在于：所述控制信息存储组件的控制信息存取采用按位三取二的方式。
4.根据权利要求1所述的一种高可靠、低误码率的星载存储系统，其特征在于：所述数据通道和所述存储单元之间数据按包传输，包长度与存储器操作页长匹配，且包格式中设计有CRC校验，并将传输结果通过遥测下传；若发现所述数据通道与该组存储单元之间传输不稳定，可通过上注将其剔除。
5.根据权利要求2所述的一种高可靠、低误码率的星载存储系统，其特征在于：所述存储阵列组件中的FLASH存储芯片在每次擦除、记录和读取前，对其配置寄存器进行重新配置。
6.根据权利要求2所述的一种高可靠、低误码率的星载存储系统，其特征在于：所述存储阵列组件中任一FLASH存储芯片发生故障时，可通过上注将其剔除，完成对存储阵列的重构。
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