JPS6329395A - アドレスデコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレスデコーダ回路に係り、例えば配線基板
に搭載された複数の半導体デノくイスの中から所定のデ
バイスを選択するための選択信号を形成する回路に利用
して有効な技術に関するものである。

〔従来技術〕

マイクロプロセッサユニットが搭載される配線基板に、
メモリ、レジスタ、及び工／○ポートなどの各種半導体
デバイスが設けられて成るシングルボードマイクロコン
ピュータのようなシステムにおいて、それらの半導体デ
バイスには所定のアドレス空間が割り当てられる０割り
当てられたアドレス空間において、ｎビットのアドレス
信号によってアドレシングする場合、所定の上位複数ピ
ットのアドレス信号によって半導体デバイスの選択信号
を形成し、その選択信号によって選択されるデバイスに
残りの下位ドレス信号を供給して所定のデバイスの所定
エリアをアドレシングすることができる。

その場合、チップセレクト信号のようなデバイスを選択
するための選択信号を形成する回路は、従来、ＴＴＬゲ
ート回路などを用いた専用のデコーダ回路とされていた
。斯るデコーダ回路は、例えば、昭和５９年１１月３０
日オーム社発行のｒＬＳＩハンドブックＪ　Ｐｌｏｌな
どに記載されるように、ｉビットのアドレス信号が入力
されると、２のｉ乗個の選択信号の中からそのアドレス
信号に対応する１つの出力信号を選択レベルにするよう
な回路である。したがって、半導体デバイスのための選
択信号は入力アドレス信号と一対一対応で形成されるこ
とになる。

〔発明が解決しようとする問題点〕

ところで、配線基板にマイクロプロセッサユニットやメ
モリなどが搭載されてシステム構成されて成るボードを
検査する場合に、本発明者らは、機能チェック用に特別
に構成されるような検査専用ボードを用いずにボード検
査を行うことを検討した。即ち、被検査対象となるボー
ドとハート的に同一であってデバッグされた良品のボー
ドを検査ボードとし、その検査ボードに含まれるマイク
ロプロセッサユニットによって被検査ボードのメモリな
どをアクセスさせて、被検査ボートにおけるデバイスの
実装や配線の状態などについての検査を行う。

しかしながら、被検査ボードと検査ボードとが相互にハ
ード的に同一構成であると、被検査ボード及び検査ボー
ドに夫々含まれるデバイスのアドレス空間が相互に一致
しているため、検査ボードに含まれるマイクロプロセッ
サユニットによって被検査ボードの所要デバイスをアク
セスしようとすると、それに対応する検査ボード側のデ
バイスも同時にアクセスされ、それによって正常動作が
阻害されてしまう。そのような事態を回避するには、被
検査ボード及び検査ボードに夫々含まれるデバイスのア
ドレス空間を相互に変更することが必要になるが、上述
のように、チップセレクト信号のようなデバイスを選択
するための選択信号を形成する回路が、入力アドレス信
号と一対一対応で断る選択信号を形成するようなアドレ
スデコーダ回路によって形成れる場合には、結局におい
てそのようなアドレスデコーダ回路を変更した特別の検
査ボードを形成せざるを得ないことが明らかになった。

本発明の目的は、アドレス空間を選択的に変更し得るよ
うに選択信号を形成することができるアドレスデコーダ
回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本顕において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、夫々異なるアドレスが設定されると共にその
設定されたアドレスと入力アドレス信号との一致を検出
する複数のアドレス検出手段が、夫々共通のアドレス信
号が供給されるように設けられると共に、上記夫々のア
ドレス検出手段にはそのいずれか１つを選択的に動作さ
せるための切り換え制御信号が供給され、更に、上記夫
々のアドレス検出手段の出力端子は、所定の半導体デバ
イスの選択端子に選択信号を供給するノアゲート回路の
入力端子に結合されて構成されるものである。

〔作　用〕

上記した手段によれば、切り換え制御信号のしベルを選
択的設定することにより、いずれかのアドレス検出手段
が選択的に動作可能な状態にされ、それによって、アド
レス空間を選択的に変更し得る選択信号の形成を達成す
るのである。

〔実　施　例〕

第１図は本発明の１実施例であるアドレスデコーダ回路
の一部を詳細に示す回路図である。第１図に示されるア
ドレスデコーダ回路は、特に制限されないが、第２図に
示されるシングルボードマイクロコンピュータに適用さ
れる。

第２図に示されるシングルボードマイクロコンピュータ
は、アドレスバスＡＢ及びデータバスＤＢを有する図示
しない配線基板に、マイクロプロセッサユニットＭＰＵ
が搭載され、そのマイクロプロセッサユニットＭＰＵの
制御を受けるＲＡＭ（ランダム・アクセス・メモリ）の
ようなデータメモリＤＭＩ、ＲＯＭ　（リード・オンリ
・メモリ）のようなデータメモリＤ　Ｍ　２、ワーキン
グレジスタ回路ＷＲ５及び、Ｉ１０ポートＰｏｒｔなど
が、マイクロプロセッサユニットＭＰＵと共に上記アド
レスバスＡＢ及びデータバスＤＢを共有して設けられる
。

アドレスデコーダ回路ＤＥＣは、マイクロプロセッサユ
ニットＭＰＵから出力されるアドレス信号がアドレスバ
スＡＢを介して供給され、それに応じて上記データメモ
リＤＭＩ、データメモリＤＭ２、ワーキングレジスタ回
路ＷＲ１及び、工／○ポートＰｏｒｔ　　（以下これら
を総称して単に半導体ディ（イスとも記す）を選択する
ためのチップセレクト信号のような選択信号Ｓ１乃至Ｓ
４を形成する。選択信号Ｓ１乃至Ｓ４は、特に制限され
ないが、そのハイレベルが選択レベルとされる。

ここで、マイクロプロセッサユニットＭ　Ｐ　Ｕは、特
に制限されないが、上記半導体デバイスのために２４ビ
ツトのアドレス信号Ａ、乃至Ａ。を出力し、その内の上
位４ビツト八〇。乃至Ａ　２３が半導体デバイスのため
の選択信号Ｓ１乃至Ｓ４形成に用いられ、残りのアドレ
ス信号Ａ。乃至Ａ工、は、直接半導体デバイスに供給さ
れるアドレス信号とされる。従って、上記夫々の半導体
デバイスには所定のアドレス空間が設定されることにな
るが、個々の半導体デバイスに対応するアドレス空間の
切り出しは、上位４ビットＡ２＋、乃至Ａ　２３のアド
レス信号に基づいて形成される４ビツトの相補アドレス
信号のレベルの組合せに従ってどのデバイスが選択され
るかによって決定される。その結果として、夫々の半導
体デバイスに設定されるアドレス空間は、実質的に上記
アドレスデコーダ回路ＤＥＣの構成に負うことになる。

本実施例のアドレスデコーダ回路ＤＥＣは、シングルボ
ードマイクロコンピュータに含まれるデータメモリＤ　
Ｍ　１などの半導体デバイスに設定されるアドレス空間
を選択的に２通りに変更し得るように選択信号Ｓ１乃至
Ｓ４を形成するものである。本実施例に従えば、シング
ルボードマイクロコンピュータが検査ボードとして用い
られる場合に個々の半導体デバイスに設定されるアドレ
ス空間と、検査ボード以外の通常ボードとして用いられ
る場合に個々の半導体デバイスに設定されるアドレス空
間とは相互に異なるものとされる。特に制限されないが
、シングルボードマイクロコンピュータは、それが検査
ボードとして機能されるとき、それ自体に含まれるデー
タメモリＤＭＩのような個々の半導体デバイスは勿論、
それが検査対象とすべき通常ボードとして機能されるシ
ングルボードマイクロコンピュータに含まれるデータメ
モリＤＭＩのような個々の半導体デバイスに対しても、
夫々単独にアクセス可能なようにアドレス空間が選択設
定可能とされる。尚、詳細は後述するが、２通りに選択
設定可能なアドレス空間のいずれを選択するかは、上記
マイクロプロセッサユニットＭＰＵから出力される切り
換え制御信号φｍｓによって制御されるようになってい
る。切り換え制御信号φｍｓは、特に制限されないが、
そのハイレベルによって、シングルボードマイクロコン
ピュータに対して通常ボードとしての機能を選択させる
。

第１図に示されるアドレスデコーダ回路ＤＥＣは１選択
信号Ｓ１を形成する部位が代表的に示される。第１図に
おいてＡＮＤｌ及びＡＮＤ２は、一対の５入力型アンド
ゲ一ト回路である。アンドゲート回路ＡＮＤ１の４つの
入力端子には、シングルボードマイクロコンピュータが
通常ボードとされる場合にデータメモリＤＭＩに設定さ
れるべきアドレス空間を意味するアドレスを設定可能に
所要のアドレス設定用インバータ回路ＩＶＩが介在され
て上記４ビツトのアドレス信号Ａ２．乃至Ａ２３に基づ
いて内部で形成される４ビツトの相補アドレス信号ａ２
゜乃至ａ２３が供給されるようになっている。また、上
記アンドゲート回路ＡＮＤ２の４つの入力端子には、シ
ングルボードマイクロコンピュータが検査ボードとされ
る場合にデータメモリＤＭＩに設定されるべきアドレス
空間を意味するアドレスを設定可能に所要のアドレス設
定用インバータ回路ＩＶ２が介在されて上記４ビツトの
相補アドレス信号ａ２Ｑ乃至ａ２３が供給さ九るように
なっている。また、夫々のアンドゲート回路ＡＮＤＩ及
びＡＮＤ２における残りの１つの入力端子には、上記切
り換え制御信号φｍｓが供給されるバッファ回路ＢＵＦ
Ｆによって形成される相補レベルの信号が振り分けられ
る。

従って、上記アンドゲート回路ＡＮＤＩは、切り換え制
御信号φｍｓがハイレベルにされることによってシング
ルボードマイクロコンピュータに通常ボードとしての機
能が指示されているとき、その入力に上記インバータ回
路ＩＶＩを介して設定された所定のアドレスと入力相補
アドレス信号ａ２゜乃至ａ２３との一致を検出し、全て
の入力信号がハイレベルにされたとき、言い換えるなら
、当該シングルボードマイクロコンピュータに含まれる
データメモリＤＭＩの動作が指示されたとき、ハイレベ
ルの信号をその出力端子から出力する。

上記アンドゲート回路ＡＮＤ２は、切り換え制御信号φ
ｍｓがロウレベルにされることによってシングルボード
マイクロコンピュータに検査ボートとしての機能が指示
されているとき、その入力に上記インバータ回路ＩＶ２
を介して設定された所定のアドレスと入力相補アドレス
信号ａ２゜乃至ａ２３との一致を検出し、全ての入力信
号がハイレベルにされたとき、言い換えるなら、当該シ
ングルボードマイクロコンピュータに含まれるデータメ
モリＤＭＩの動作が指示されたとき、ハイレベルの信号
をその出力端子から出力する。上記アドレス検出手段と
してのアンドゲート回路ＡＮＤ１及びＡ　Ｎ　Ｄ　２の
出力端子は、２人力型のオアゲート回路ＯＲの入力端子
に結合され、斯るオアゲート回路ＯＲの出力端子からデ
ータメモリＤＭＩのための選択信号Ｓ１が出力されるよ
うになっている。

尚、アドレスデコーダ回路ＤＥＣには、その他の半導体
デバイ不としてのデータメモリＤＭ２、ワーキングレジ
スタＷＲ１及び、Ｉ　／　ＯＰ　ｏ　ｒ　ｔに対しても
、夫々に設定されるべきアドレス空間に応じて第１図と
同様の回路構成が設けられる。

次に上記シングルボードマイクロコンピュータの動作を
説明する。

シングルボードマイクロコンピュータが通常ボードとし
て機能されるときは、マイクロプロセッサユニットＭＰ
Ｕに内臓される切り換え制御データ格納用の図示しない
レジスタを介してハイレベルの切り換え制御信号φｍｓ
が出力される。それによって、このとき、アンドゲート
回路ＡＮＤ２の出力は相補アドレス信号ａ２゜乃至ａ２
ｊのレベルに関係なく常時ロウレベルに固定される。例
えば、マイクロプロセッサユニットＭＰＵが当該シング
ルボードマイクロコンピュータに内臓されるデータメモ
リＤＭＩをアクセスするためのアドレス信号Ａ０乃至Ａ
　２３を出力すると、その内の上位４ビツトＡ２゜乃至
Ａ　２３がアドレスデコーダ回路ＤＥＣに供給され、そ
れによって、その内部で相補レベルにされた４ビツトの
相補アドレス信号ａ２゜乃至８２３が所要のインバータ
回路ＩＶＩを介し、てアンドゲート回路Ａ　Ｎ　Ｄ　１
の入力端子に供給される。

このようにしてアンドゲート回路ＡＮＤ１に入力される
信号は全てハイレベルとされ、その結果として上記オア
ゲート回路ＯＲがら出力される選択信号Ｓ１がハイレベ
ルのような選択レベルにされることによって、データメ
モリＤＭＩは動作可能なチップイネーブル状態にされる
。このようにして動作可能状態にされるデータメモリＤ
　Ｍ　１は、下位のアドレス信号Ａ０乃至Ａ　ｚ　ｇに
基づいて所定のメモリセルがアドレシングされる。

デバッグされた良品のシングルボードマイクロコンピュ
ータが検査ボードとして機能されるときは、マイクロプ
ロセッサユニットＭＰＵに内臓される切り換え制御デー
タ格納用の図示しないレジスタを介してロウレベルの切
り換え制御信号φｍＳが出力される。それによって、こ
のとき、アンドゲート回路ＡＮＤ１の出力は相補アドレ
ス信号ａ２１ｆ乃至ａ２３のレベルに関係なく常時ロウ
レベルに固定され、通常ボードとして機能される場合と
は逆にアンドゲート回路ＡＮＤ２がハイレベルの信号を
出力可能とされる。斯るアンドゲート回路ＡＮＤ２は、
それに入力される全ての信号がハイレベルとされるよう
なアドレス信号Ａ２゜乃至Ａ、３に呼応してハイレベル
にされ、それによって、上記オアゲート回路ＯＲから出
力される選択信号Ｓｌがハイレベルのような選択レベル
にされることによって、当該シングルボードマイクロコ
ンピュータに搭載されるデータメモリＤＭ１が動作可能
なチップイネーブル状態にされて、下位のアドレ入信号
へ〇乃至Ａ　１ｇに基づいて所定のメモリセルがアドレ
シングされる。

このようにして、シングルボードマイクロコンピュータ
の機能選択（通常ボード／検査ボード）に呼応してアン
ドゲート回路ＡＮＤ１及びＡＮＤ２の一方が選択的にハ
イレベルのような選択レベルの信号を出力可能にされる
ことにより、夫々のアンドゲート回路ＡＮＤ１及びＡＮ
Ｄ２の入力側に設定されているアドレスに応じて、デー
タメモリＤ　Ｍ　１のための相互に異なるアドレス空間
の切り出しが可能とされる。ここで、本実施例に従えば
、シングルボードマイクロコンピュータが検査ボードと
して用いられる場合に個々の半導体デバイスに設定され
るアドレス空間と、それが通常ボードとして用いられる
場合に個々の半導体デバイスに設定されるアドレス空間
とは相互に異なるものとされる。その結果として、検査
ボードとして機能されるシングルボードマイクロコンピ
ュータと通常ボードとしての機能選択がなされたシング
ルボードマイクロコンピュータとを、図示しないテスト
バスに共通接続して、当該検査ボードによって通常ボー
ドをテストするとき、斯る検査ボードは、それ自体に含
まれるデータメモリＤＭＩのような個々の半導体デバイ
スは勿論、それが検査対象とすべき通常ボードに含まれ
るデータメモリＤＭＩのような個々の半導体デバイスに
対しても。

夫々単独にアクセス可能となる。したがって、通常ボー
ドにおける半導体デバイスの実装や配線の状態などにつ
いてのボード検査において、テストプログラムに従って
検査ボードに含まれるマイクロプロセッサユニットＭＰ
Ｕが被検査対象となる通常ボードのデータメモリＤＭ１
などをアクセスするためにそれを選択するとき、検査ボ
ードに含まれる半導体デバイスは一切選択されず、また
、検査ボードに含まれるマイクロプロセッサユニットＭ
ＰＵがそれ自身に含まれるデータメモリＤＭ１などをア
クセスするためにそれを選択するとき、被検査対象とさ
れる通常ボードに含まれる半導体デバイスは一切選択さ
れない。

上記実施例によれば以下の作用効果を得ることができる
。

（１）アドレスデコーダ回路ＤＥＣに含まれる対を成す
アンドゲート回路ＡＮＤ１及びＡＮＤ２の夫々の入力側
には、相互に異なるアドレス空間を指示するようなアド
レスが設定され、そのアンドゲート回路ＡＮＤ１及びＡ
ＮＤ２は切り換え制御信号φｍｓのレベルによって選択
的に動作可能な状態にされるから、切り換え制御信号φ
ｍｓのレベル設定により、シングルボードマイクロコン
ピュータに含まれるデータメモリＤＭＩなどの半導体デ
バイスに設定されるアドレス空間を選択的に変更し得る
ように選択信号Ｓ１乃至Ｓ４を形成することができる。

（２）上記作用効果より、切り換え制御信号φｍＳを、
シングルボードマイクロコンピュータの機能選択（通常
ボード／検査ボード）に応じてレベル設定すると、被検
査対称となるボードとハート的に同一であってデバッグ
された良品のボードを検査ボードとし、その検査ボード
に含まれるマイクロプロセッサユニットによって被検査
ボードのメモリなどをアクセスさせて、被検査ボードに
おけるデバイスの実装や配線の状態などについての検査
を行う場合、斯る検査ボードは、それ自体に含まれるデ
ータメモリＤＭＩのような個々の半導体デバイスは勿論
、それが検査対象とすべき通常ボードに含まれるデータ
メモリＤＭＩのような個々の半導体デバイスに対しても
、夫々単独にアクセス可能になるという作用により、機
能チェック用に特別に構成されるような検査専用ボード
を用いることなくボード検査を行うことができる。

（３）上記作用効果（２）より、機能選択によって通常
ボードとハード的に同一のボードをボード検査に適用す
ることができるから、シングルボードマイクロコンピュ
ータの検査システム構築までの時間を短縮することがで
きる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなくその要旨を逸脱しない範囲において種々変
更可能である。

例えば、上記実施例のアドレスデコーダ回路は、所定の
アドレスの設定と、その設定アドレスと入力アドレス信
号との一致検出とを行うアドレス検出手段を、インバー
タ回路及びアンドゲート回路から構成したが、それに限
定されるものではなく、種々の論理構成を採用すること
ができる。また、アドレスデコーダ回路に供給されるア
ドレス信号のビット数は４ビツトに限定されず、アドレ
スデコーダが出力すべき選択信号の種類及び半導体デバ
イスに対する相互に異なるアドレス空間の設定の仕方な
どに応じて適宜変更可能である。また、上記実施例では
、１ビツトの切り換え制御信号に基づいて２つのアンド
ゲート回路のいずれか一方を選択するように構成したが
、切り換え制御信号のビット数を増せば、それに応じて
対を成すべきアンドゲート回路の段数も増加させること
ができ、それによって、選択的に変更し得るアドレス空
間の種類も変更可能である。したがって、切り換え制御
信号に意味付けされる機能選択も、通常ボード及び検査
ボードの組合せに限定されず、種々変更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルボードマイ
クロコンピュータのボードテスト技術に適用した場合に
ついて説明したが、それに限定されるものではなく、シ
ングルチップマイクロコンピュータやメモリボードなど
にも適用することができる。本発明をシングルチップマ
イクロコンピュータに適用する場合、アドレスデコーダ
回路の規模の増大に従ってそれに含まれる素子数が増大
されるため、シングルチップマイクロコンピュータ自体
の歩留まりが低下する不利益を認識する必要がある。上
記実施例のように、アドレスデコーダ回路ＤＥＣが１つ
の半導体デバイスを構成するようなシングルボードマイ
クロコンピュータに適用される場合にはそのような歩留
まり低下という不利益は生しない。本発明は、少なくと
も同一のアドレス信号によって選択的に異なる選択信号
を出力する条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、夫々異なるアドレスが設定されると共にその
設定されたアドレスと入力アドレス信号との一致を検出
する複数のアドレス検出回路が、夫々共通のアドレス信
号が供給されるように設けられると共に、上記夫々のア
ドレス検出回路にはそのいずれか１つを選択的に動作さ
せるための切り換え制御信号が供給され、更に、上記夫
々のアドレス検出回路の出力端子が、所定の半導体デバ
イスの選択端子に選択信号を供給するノアゲート回路の
入力端子に結合されて構成されるから、切り換え制御信
号のレベルを選択設定することにより、いずれかのアド
レス検出回路が選択的に動作可能な状態にされ、それに
よって、アドレス空間を選択的に変更し得る選択信号を
形成することができる。

【図面の簡単な説明】

第１図は本発明の１実施例であるアドレスデコ−ダ回路
の一部を詳細に示す回路図、 第２図は第１図に示されるアドレスデコーダ回路が適用
されるシングルボードマイクロコンピュータの概略を示
すブロック図である。 ＭＰＵ・・・マイクロプロセッサユニット、ＤＥＣ・・
・アドレスデコーダ回路、Ｓｌ乃至Ｓ４・・・選択信号
、φｍｓ・・・切り換え制御信号、ＡＮＤｌ及びＡＮＤ
２・・・アンドゲート回路、ＩＶＩ及びＩＶ２・・・イ
ンバータ回路、ＯＲ・・・オアゲート回路。 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、夫々異なるアドレスが設定されると共にその設定さ
   れたアドレスと入力アドレス信号との一致を検出する複
   数のアドレス検出手段において、夫々共通のアドレス信
   号が供給されるように設けられると共に、上記夫々のア
   ドレス検出手段にはそのいずれか１つを選択的に動作さ
   せるための切り換え制御信号が供給され、更に、上記夫
   々のアドレス検出手段の出力端子が夫々に共通の選択信
   号出力端子に結合されて成ることを特徴とするアドレス
   デコーダ回路。 ２、上記アドレス検出手段は、適宜設けられたアドレス
   設定用のインバータ回路を介してアドレス信号が供給さ
   れると共に、上記切り換え制御信号が供給されるアンド
   ゲート回路から成り、夫々のアンドゲート回路の出力端
   子は、上記選択信号出力端子に出力端子が結合されたノ
   アゲート回路の入力端子に夫々結合されるものであるこ
   とを特徴とする特許請求の範囲第１項記載のアドレスデ
   コーダ回路。 ３、上記選択信号出力端子は、所定の半導体デバイスの
   選択端子に結合されるものであることを特徴とする特許
   請求の範囲第１項又は第２項記載のアドレスデコーダ回
   路。 ４、上記切り換え制御信号は、マイクロプロセッサユニ
   ットから供給される切り換え制御データが格納されるレ
   ジスタを介して供給されるものであることを特徴とする
   特許請求の範囲第１項乃至第３項のいずれか１項に記載
   のアドレスデコーダ回路。