JPH0991989A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0991989A JPH0991989A JP7241978A JP24197895A JPH0991989A JP H0991989 A JPH0991989 A JP H0991989A JP 7241978 A JP7241978 A JP 7241978A JP 24197895 A JP24197895 A JP 24197895A JP H0991989 A JPH0991989 A JP H0991989A
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- Japan
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Abstract
(57)【要約】
【構成】 多ビット構成の半導体メモリにおいて、冗長
ワード線によって救済される領域と冗長ビット線によっ
て救済される領域とが同一にならないようにメモリブロ
ックを区画するとともに区画されたメモリブロック群の
冗長ビット線を別々に選択できるように冗長デコーダを
構成した。 【効果】 区画されたメモリブロック群ごとに不良ビッ
ト線を救済することができるため、各メモリブロックご
とに設けられる冗長ビット線が有効に利用できるように
なり、冗長ワード線や冗長ビット線を増加させることな
く救済アドレスを増加させ、半導体メモリの歩留まりを
向上させることができる。
ワード線によって救済される領域と冗長ビット線によっ
て救済される領域とが同一にならないようにメモリブロ
ックを区画するとともに区画されたメモリブロック群の
冗長ビット線を別々に選択できるように冗長デコーダを
構成した。 【効果】 区画されたメモリブロック群ごとに不良ビッ
ト線を救済することができるため、各メモリブロックご
とに設けられる冗長ビット線が有効に利用できるように
なり、冗長ワード線や冗長ビット線を増加させることな
く救済アドレスを増加させ、半導体メモリの歩留まりを
向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶技術さらに
は半導体記憶装置における欠陥救済方式に適用して有効
な技術に関し、例えば多ビット構成の半導体メモリにお
ける冗長回路に利用して有効な技術に関する。
は半導体記憶装置における欠陥救済方式に適用して有効
な技術に関し、例えば多ビット構成の半導体メモリにお
ける冗長回路に利用して有効な技術に関する。
【０００２】
【従来の技術】半導体メモリにおける欠陥救済方式とし
て、ワード線救済とビット線救済とを併用する方式があ
る。かかる救済方式においては、冗長ワード線によって
救済可能な領域と冗長ビット線によって救済可能な領域
とが全く同一になる。図３にそのような欠陥救済方式を
示す。この半導体メモリにおいては、メモリアレイ２が
ｎ＋１個のメモリブロックＭＢ０，ＭＢ１，・・・ＭＢ
ｎ＋１から構成され、ワード線ＷＬは全メモリブロック
にまたがって延設されるとともに、ビット線アドレスは
全ブロックに対して共通にされ、あるビット線アドレス
が与えられたときに各メモリブロックから１ビットずつ
データが読み出されるように構成されている。そして、
上記メモリアレイ２に対して冗長のワード線ＷＬｒと、
該冗長ワード線を選択する冗長ワード線デコーダ５と、
救済ワードアドレスを設定する救済アドレス設定手段６
とが設けられている。また、各メモリブロック内にはそ
れぞれ冗長のビット線ＢＬｒが設けられるとともに該冗
長ビット線を選択する冗長ビット線デコーダ７と、救済
ビット線アドレスを設定する救済ビットアドレス設定手
段８とが設けられていた。
て、ワード線救済とビット線救済とを併用する方式があ
る。かかる救済方式においては、冗長ワード線によって
救済可能な領域と冗長ビット線によって救済可能な領域
とが全く同一になる。図３にそのような欠陥救済方式を
示す。この半導体メモリにおいては、メモリアレイ２が
ｎ＋１個のメモリブロックＭＢ０，ＭＢ１，・・・ＭＢ
ｎ＋１から構成され、ワード線ＷＬは全メモリブロック
にまたがって延設されるとともに、ビット線アドレスは
全ブロックに対して共通にされ、あるビット線アドレス
が与えられたときに各メモリブロックから１ビットずつ
データが読み出されるように構成されている。そして、
上記メモリアレイ２に対して冗長のワード線ＷＬｒと、
該冗長ワード線を選択する冗長ワード線デコーダ５と、
救済ワードアドレスを設定する救済アドレス設定手段６
とが設けられている。また、各メモリブロック内にはそ
れぞれ冗長のビット線ＢＬｒが設けられるとともに該冗
長ビット線を選択する冗長ビット線デコーダ７と、救済
ビット線アドレスを設定する救済ビットアドレス設定手
段８とが設けられていた。
【０００３】
【発明が解決しようとする課題】図３のメモリにおいて
は、×印が付されている欠陥セルを有する不良ビット線
を冗長ビット線ＢＬｒに置き換えて救済すべく救済ビッ
トアドレス設定手段８に不良アドレスを設定とすると、
全ブロックＭＢ０〜ＭＢｎ＋１内の冗長ビット線が活性
化されてしまい、救済の不要なｎ個のメモリブロックの
冗長ビット線が有効に利用されないという問題点があっ
た。また、仮にｎ＋１の冗長ビット線のうち１本に欠陥
セルが含まれていたような場合には、正規のメモリアレ
イ内の正常なビット線が欠陥セルを有する冗長ビット線
に置き換えられてしまうおそれがあることが明らかにな
った。
は、×印が付されている欠陥セルを有する不良ビット線
を冗長ビット線ＢＬｒに置き換えて救済すべく救済ビッ
トアドレス設定手段８に不良アドレスを設定とすると、
全ブロックＭＢ０〜ＭＢｎ＋１内の冗長ビット線が活性
化されてしまい、救済の不要なｎ個のメモリブロックの
冗長ビット線が有効に利用されないという問題点があっ
た。また、仮にｎ＋１の冗長ビット線のうち１本に欠陥
セルが含まれていたような場合には、正規のメモリアレ
イ内の正常なビット線が欠陥セルを有する冗長ビット線
に置き換えられてしまうおそれがあることが明らかにな
った。
【０００４】この発明の目的は、多ビット構成の半導体
メモリにおいて、各メモリブロックごとに設けられる冗
長ビット線を有効に利用できるようにして、冗長ワード
線や冗長ビット線を増加させることなく救済アドレスを
増加させ、半導体メモリの歩留まりを向上させることに
ある。
メモリにおいて、各メモリブロックごとに設けられる冗
長ビット線を有効に利用できるようにして、冗長ワード
線や冗長ビット線を増加させることなく救済アドレスを
増加させ、半導体メモリの歩留まりを向上させることに
ある。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、多ビット構成の半導体メモリに
おいて、冗長ワード線によって救済される領域と冗長ビ
ット線によって救済される領域とが同一にならないよう
にメモリブロックを区画するとともに区画されたメモリ
ブロック群の冗長ビット線を別々に選択できるように冗
長デコーダを構成したものである。
おいて、冗長ワード線によって救済される領域と冗長ビ
ット線によって救済される領域とが同一にならないよう
にメモリブロックを区画するとともに区画されたメモリ
ブロック群の冗長ビット線を別々に選択できるように冗
長デコーダを構成したものである。
【０００８】上記の場合、冗長ワード線によって救済さ
れる領域は複数に区画しても良いし、区画しなくても良
い。
れる領域は複数に区画しても良いし、区画しなくても良
い。
【０００９】
【作用】上記した手段によれば、区画されたメモリブロ
ック群ごとに不良ビット線を救済することができるた
め、各メモリブロックごとに設けられる冗長ビット線が
有効に利用できるようになり、冗長ワード線や冗長ビッ
ト線を増加させることなく救済アドレスを増加させ、半
導体メモリの歩留まりを向上させることができるように
なる。
ック群ごとに不良ビット線を救済することができるた
め、各メモリブロックごとに設けられる冗長ビット線が
有効に利用できるようになり、冗長ワード線や冗長ビッ
ト線を増加させることなく救済アドレスを増加させ、半
導体メモリの歩留まりを向上させることができるように
なる。
【００１０】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１１】図１は本発明を適用した半導体メモリのメ
モリアレイとその周辺部の構成例を示す。この実施例の
半導体メモリ１は、ビット線方向に沿ってｎ＋１個に分
割されたメモリブロックＭＢ０〜ＭＢｎからなるメモリ
アレイ２を備えている。
モリアレイとその周辺部の構成例を示す。この実施例の
半導体メモリ１は、ビット線方向に沿ってｎ＋１個に分
割されたメモリブロックＭＢ０〜ＭＢｎからなるメモリ
アレイ２を備えている。
【００１２】上記メモリアレイ２内にはＸ方向（図の横
方向）に沿って複数のワード線ＷＬが、またＹ方向（図
の縦方向）に沿って複数のビット線ＢＬがそれぞれ配設
され、各ワード線とビット線の交点にメモリセルが配置
されている。上記ワード線ＷＬはそれぞれｎ＋１個のメ
モリブロックＭＢ０〜ＭＢｎにまたがって延設されてお
り、外部から供給されるワード線アドレスＡｘをデコー
ドする正規のワードアドレスデコーダ３によってそのう
ちの１本が選択レベルにされる。また、上記ビット線Ｂ
Ｌは外部から供給されるビット線アドレスＡｙをデコー
ドする正規のビット線アドレスデコーダ４によって各メ
モリブロックＭＢ０〜ＭＢｎごとにその中の１本のビッ
ト線が選択されて図示しないセンスアンプもしくはライ
トアンプに接続されてデータの読出しまたは書込みが行
なわれるように構成されている。
方向）に沿って複数のワード線ＷＬが、またＹ方向（図
の縦方向）に沿って複数のビット線ＢＬがそれぞれ配設
され、各ワード線とビット線の交点にメモリセルが配置
されている。上記ワード線ＷＬはそれぞれｎ＋１個のメ
モリブロックＭＢ０〜ＭＢｎにまたがって延設されてお
り、外部から供給されるワード線アドレスＡｘをデコー
ドする正規のワードアドレスデコーダ３によってそのう
ちの１本が選択レベルにされる。また、上記ビット線Ｂ
Ｌは外部から供給されるビット線アドレスＡｙをデコー
ドする正規のビット線アドレスデコーダ４によって各メ
モリブロックＭＢ０〜ＭＢｎごとにその中の１本のビッ
ト線が選択されて図示しないセンスアンプもしくはライ
トアンプに接続されてデータの読出しまたは書込みが行
なわれるように構成されている。
【００１３】この実施例では、メモリアレイ２内に上記
ワード線ＷＬと平行に冗長ワード線ＷＬｒが配設されて
いるとともに、上記メモリブロックＭＢごとに上記ビッ
ト線ＢＬと平行に冗長ビット線ＢＬｒがそれぞれ配設さ
れている。そして、上記冗長ワード線ＷＬｒに対応して
該冗長ワード線を選択するための冗長ワード線デコーダ
５および不良ワード線のワードアドレスを設定するため
の救済ワードアドレス設定回路６が、また上記メモリブ
ロックＭＢ０〜ＭＢｎの半数のブロック内の冗長ビット
線ＢＬｒに対応して該冗長ビット線を選択するための冗
長ビット線デコーダ７ａおよび残りの半数のメモリブロ
ック内の冗長ビット線ＢＬｒに対応して該冗長ビット線
を選択するための冗長ビット線デコーダ７ｂと、不良ビ
ット線のビットアドレスを設定するための救済ビットア
ドレス設定回路８が設けられている。救済アドレス設定
回路７ａ，７ｂは、ヒューズのようなプログラム可能な
素子を備え、これらの素子を切断あるいは非切断とする
ことにより任意のアドレスを設定できるように構成され
ている。
ワード線ＷＬと平行に冗長ワード線ＷＬｒが配設されて
いるとともに、上記メモリブロックＭＢごとに上記ビッ
ト線ＢＬと平行に冗長ビット線ＢＬｒがそれぞれ配設さ
れている。そして、上記冗長ワード線ＷＬｒに対応して
該冗長ワード線を選択するための冗長ワード線デコーダ
５および不良ワード線のワードアドレスを設定するため
の救済ワードアドレス設定回路６が、また上記メモリブ
ロックＭＢ０〜ＭＢｎの半数のブロック内の冗長ビット
線ＢＬｒに対応して該冗長ビット線を選択するための冗
長ビット線デコーダ７ａおよび残りの半数のメモリブロ
ック内の冗長ビット線ＢＬｒに対応して該冗長ビット線
を選択するための冗長ビット線デコーダ７ｂと、不良ビ
ット線のビットアドレスを設定するための救済ビットア
ドレス設定回路８が設けられている。救済アドレス設定
回路７ａ，７ｂは、ヒューズのようなプログラム可能な
素子を備え、これらの素子を切断あるいは非切断とする
ことにより任意のアドレスを設定できるように構成され
ている。
【００１４】この実施例の半導体メモリにあっては、例
えば図１に×印で示すようにメモリブロックＭＢ０、Ｍ
Ｂｎ−１およびＭＢｎ内に欠陥セルがあった場合、メモ
リブロックＭＢｎ−１内の欠陥セルについては不良ワー
ド線としてこれを冗長ワード線ＷＬｒで置き換えるよう
に不良ワードアドレス設定回路６を設定する。一方、メ
モリブロックＭＢ０、ＭＢｎ内の欠陥セルについては不
良ビット線としてこれをそれぞれメモリブロックＭＢ
０、ＭＢｎ内の冗長ビット線ＢＬｒで置き換えるように
不良ビットアドレス設定回路８を設定する。
えば図１に×印で示すようにメモリブロックＭＢ０、Ｍ
Ｂｎ−１およびＭＢｎ内に欠陥セルがあった場合、メモ
リブロックＭＢｎ−１内の欠陥セルについては不良ワー
ド線としてこれを冗長ワード線ＷＬｒで置き換えるよう
に不良ワードアドレス設定回路６を設定する。一方、メ
モリブロックＭＢ０、ＭＢｎ内の欠陥セルについては不
良ビット線としてこれをそれぞれメモリブロックＭＢ
０、ＭＢｎ内の冗長ビット線ＢＬｒで置き換えるように
不良ビットアドレス設定回路８を設定する。
【００１５】上記実施例によれば、図３のメモリにおけ
る欠陥救済方式に比べて何ら冗長ビット線の数および冗
長ワード線の数を増やすことなく、単に冗長デコーダと
救済アドレスの設定数を増やすだけで救済可能なアドレ
スを２個から３個に増加させることができる。同様にし
て、メモリブロックを３個あるいは４個以上に区画して
それぞれに対応して冗長デコーダを設け、不良ビットア
ドレス設定回路８に設定可能な救済アドレスの数を増加
させることでさらに多くの欠陥セルを救済することがで
きる。
る欠陥救済方式に比べて何ら冗長ビット線の数および冗
長ワード線の数を増やすことなく、単に冗長デコーダと
救済アドレスの設定数を増やすだけで救済可能なアドレ
スを２個から３個に増加させることができる。同様にし
て、メモリブロックを３個あるいは４個以上に区画して
それぞれに対応して冗長デコーダを設け、不良ビットア
ドレス設定回路８に設定可能な救済アドレスの数を増加
させることでさらに多くの欠陥セルを救済することがで
きる。
【００１６】また、上記実施例ではメモリアレイ２をビ
ットアドレス系すなわちメモリブロック単位に区画した
場合について説明したが、同様の考え方で、メモリアレ
イ１をワードアドレス系について区画して区画された領
域ごとに冗長ワード線と冗長ワードアドレスデコーダを
設けることで救済可能な欠陥セルの数を増やすようにす
ることができる。図２にメモリアレイをワードアドレス
系について２つに区画して冗長ワード線を２本設けるよ
うにした場合のワードデコーダとワードドライバ回路の
構成例を示す。図２には理解を容易にするため一例とし
てワードアドレスが４ビットである場合の回路構成を示
す。
ットアドレス系すなわちメモリブロック単位に区画した
場合について説明したが、同様の考え方で、メモリアレ
イ１をワードアドレス系について区画して区画された領
域ごとに冗長ワード線と冗長ワードアドレスデコーダを
設けることで救済可能な欠陥セルの数を増やすようにす
ることができる。図２にメモリアレイをワードアドレス
系について２つに区画して冗長ワード線を２本設けるよ
うにした場合のワードデコーダとワードドライバ回路の
構成例を示す。図２には理解を容易にするため一例とし
てワードアドレスが４ビットである場合の回路構成を示
す。
【００１７】特に制限されないが、図２のワードアドレ
スデコーダはワードアドレスを上位２ビットと下位２ビ
ットに分けてデコードして、それらのデコード信号でワ
ードドライバ回路に供給してワードアドレスに対応した
１本のワード線を駆動するように構成されている。
スデコーダはワードアドレスを上位２ビットと下位２ビ
ットに分けてデコードして、それらのデコード信号でワ
ードドライバ回路に供給してワードアドレスに対応した
１本のワード線を駆動するように構成されている。
【００１８】図２において、ＷＡＤ１はワードアドレス
の下位２ビットをデコードする正規のワードアドレスデ
コーダ、ＷＡＤ２はワードアドレスの上位２ビットをデ
コードする正規のワードアドレスデコーダである。ま
た、ＲＷＡＤ１，ＲＷＡＤ２はワードアドレスの下位２
ビットおよび上位２ビットをそれぞれデコードして冗長
ワード線ＷＬｒ１を選択するための第１の冗長ワードア
ドレスデコーダ、ＲＷＡＤ１’，ＲＷＡＤ２’はワード
アドレスの下位２ビットおよび上位２ビットをそれぞれ
デコードして冗長ワード線ＷＬｒ２を選択するための第
２の冗長ワードアドレスデコーダである。
の下位２ビットをデコードする正規のワードアドレスデ
コーダ、ＷＡＤ２はワードアドレスの上位２ビットをデ
コードする正規のワードアドレスデコーダである。ま
た、ＲＷＡＤ１，ＲＷＡＤ２はワードアドレスの下位２
ビットおよび上位２ビットをそれぞれデコードして冗長
ワード線ＷＬｒ１を選択するための第１の冗長ワードア
ドレスデコーダ、ＲＷＡＤ１’，ＲＷＡＤ２’はワード
アドレスの下位２ビットおよび上位２ビットをそれぞれ
デコードして冗長ワード線ＷＬｒ２を選択するための第
２の冗長ワードアドレスデコーダである。
【００１９】上記各アドレスデコーダは、基本的にはそ
れぞれ４入力ＥＣＬ型ＮＯＲゲート回路により構成され
ている。正規のワードアドレスデコーダＷＡＤ１，ＷＡ
Ｄ２と冗長ワードアドレスデコーダＲＷＡＤ１，ＲＷＡ
Ｄ１’，ＲＷＡＤ２，ＲＷＡＤ２’との相違は、正規の
デコーダはＮＯＲ出力のみであるのに対して冗長用デコ
ーダは差動出力になっている点と、冗長用デコーダは入
力側にＭＯＳスイッチ列ＭＳＷを備えている点のみであ
る。
れぞれ４入力ＥＣＬ型ＮＯＲゲート回路により構成され
ている。正規のワードアドレスデコーダＷＡＤ１，ＷＡ
Ｄ２と冗長ワードアドレスデコーダＲＷＡＤ１，ＲＷＡ
Ｄ１’，ＲＷＡＤ２，ＲＷＡＤ２’との相違は、正規の
デコーダはＮＯＲ出力のみであるのに対して冗長用デコ
ーダは差動出力になっている点と、冗長用デコーダは入
力側にＭＯＳスイッチ列ＭＳＷを備えている点のみであ
る。
【００２０】上記ＭＯＳスイッチ列ＭＳＷが冗長ワード
アドレス設定回路６に設定されたアドレスに応じて適宜
オン／オフ状態にされることにより、設定された救済ア
ドレスが入力されたときに冗長ワード線ＷＬｒ１を駆動
する冗長ワード線ドライバ回路ＲＷＤ１または冗長ワー
ド線ＷＬｒ２を駆動する冗長ワード線ドライバ回路ＲＷ
Ｄ２が選択されるように構成されている。
アドレス設定回路６に設定されたアドレスに応じて適宜
オン／オフ状態にされることにより、設定された救済ア
ドレスが入力されたときに冗長ワード線ＷＬｒ１を駆動
する冗長ワード線ドライバ回路ＲＷＤ１または冗長ワー
ド線ＷＬｒ２を駆動する冗長ワード線ドライバ回路ＲＷ
Ｄ２が選択されるように構成されている。
【００２１】上記正規のワード線ドライバ回路ＷＤと冗
長ワード線ドライバ回路ＲＷＤ１，ＲＷＤ２とはほぼ同
一の回路構成とされ、基本的にはデコード信号を受ける
初段ＥＣＬ回路と、ＣＭＯＳインバータと、エミッタフ
ォロワ出力段とから構成されている。正規のワード線ド
ライバ回路ＷＤには救済アドレスが入力されたときに当
該ドライバ回路が非動作状態になるようにするため、イ
ンヒビット用バイポーラ・トランジスタＴ１とＭＯＳＦ
ＥＴ Ｔ２とが設けられている。これらのトランジスタ
Ｔ１，Ｔ２は、欠陥救済時にそのベースおよびゲートに
冗長ワードアドレス設定回路６に設定された救済アドレ
スをデコードした信号が入力されて常時オン状態にされ
る。これにより、ワードドライバ内の各ノードが強制的
に電源電圧ＶｃｃまたはＶｅｅにプルアップもしくはプ
ルダウンされて、正規のワード線ドライバＷＤの出力が
ロウレベルに固定され、当該ワード線が入力アドレスの
いかんにかかわらず選択されないように構成されてい
る。
長ワード線ドライバ回路ＲＷＤ１，ＲＷＤ２とはほぼ同
一の回路構成とされ、基本的にはデコード信号を受ける
初段ＥＣＬ回路と、ＣＭＯＳインバータと、エミッタフ
ォロワ出力段とから構成されている。正規のワード線ド
ライバ回路ＷＤには救済アドレスが入力されたときに当
該ドライバ回路が非動作状態になるようにするため、イ
ンヒビット用バイポーラ・トランジスタＴ１とＭＯＳＦ
ＥＴ Ｔ２とが設けられている。これらのトランジスタ
Ｔ１，Ｔ２は、欠陥救済時にそのベースおよびゲートに
冗長ワードアドレス設定回路６に設定された救済アドレ
スをデコードした信号が入力されて常時オン状態にされ
る。これにより、ワードドライバ内の各ノードが強制的
に電源電圧ＶｃｃまたはＶｅｅにプルアップもしくはプ
ルダウンされて、正規のワード線ドライバＷＤの出力が
ロウレベルに固定され、当該ワード線が入力アドレスの
いかんにかかわらず選択されないように構成されてい
る。
【００２２】以上説明したように、上記実施例は、多ビ
ット構成の半導体メモリにおいて、冗長ワード線によっ
て救済される領域と冗長ビット線によって救済される領
域とが同一にならないようにメモリブロックを区画する
とともに区画されたメモリブロック群の冗長ビット線を
別々に選択できるように冗長デコーダを構成したので、
区画されたメモリブロック群ごとに不良ビット線を救済
することができるため、各メモリブロックごとに設けら
れる冗長ビット線が有効に利用できるようになり、冗長
ワード線や冗長ビット線を増加させることなく救済アド
レスを増加させ、半導体メモリの歩留まりを向上させる
ことができるという効果がある。
ット構成の半導体メモリにおいて、冗長ワード線によっ
て救済される領域と冗長ビット線によって救済される領
域とが同一にならないようにメモリブロックを区画する
とともに区画されたメモリブロック群の冗長ビット線を
別々に選択できるように冗長デコーダを構成したので、
区画されたメモリブロック群ごとに不良ビット線を救済
することができるため、各メモリブロックごとに設けら
れる冗長ビット線が有効に利用できるようになり、冗長
ワード線や冗長ビット線を増加させることなく救済アド
レスを増加させ、半導体メモリの歩留まりを向上させる
ことができるという効果がある。
【００２３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えばメモ
リアレイが複数のメモリマットから構成されているもの
であってもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えばメモ
リアレイが複数のメモリマットから構成されているもの
であってもよい。
【００２４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリに適用した場合について説明したが、この発明の
対象となる半導体メモリにはマスクＲＯＭ（リード・オ
ンリ・メモリ）、ダイナミックＲＡＭ（ランダム・アク
セク・メモリ）、スタティックＲＡＭを始め、ＥＰＲＯ
Ｍや疑似スタティックＲＡＭその他マトリックス型のメ
モリセルアレイを有する全ての半導体集積回路に利用す
ることができる。
なされた発明をその背景となった利用分野である半導体
メモリに適用した場合について説明したが、この発明の
対象となる半導体メモリにはマスクＲＯＭ（リード・オ
ンリ・メモリ）、ダイナミックＲＡＭ（ランダム・アク
セク・メモリ）、スタティックＲＡＭを始め、ＥＰＲＯ
Ｍや疑似スタティックＲＡＭその他マトリックス型のメ
モリセルアレイを有する全ての半導体集積回路に利用す
ることができる。
【００２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２６】すなわち、冗長ワード線や冗長ビット線を
増加させることなく救済アドレスを増加させ、半導体メ
モリの歩留まりを向上させることができる。
増加させることなく救済アドレスを増加させ、半導体メ
モリの歩留まりを向上させることができる。
【図１】本発明の半導体メモリにおける欠陥救済方式の
一例を示す説明図、
一例を示す説明図、
【図２】本発明の半導体メモリにおける欠陥救済方式の
他の例を示す説明図、
他の例を示す説明図、
【図３】従来の半導体メモリにおける欠陥救済方式を示
す説明図である。
す説明図である。
１ 半導体メモリ ２ メモリアレイ ３ 正規のワードアドレスデコーダ ４ 正規のビット線アドレスデコーダ ５ 冗長ワード線デコーダ ６ 救済ワードアドレス設定回路 ７ａ，７ｂ 冗長ビット線デコーダ ８ 救済ビットアドレス設定回路 ＷＬ ワード線 ＷＬｒ 冗長ワード線 ＢＬ ビット線 ＢＬｒ 冗長ビット線
Claims (3)
- 【請求項１】 メモリアレイ内に設けられた冗長ワード
線によって救済される領域と冗長ビット線によって救済
される領域とが同一にならないようにメモリアレイを区
画し、区画された領域の冗長ビット線を別々に選択でき
るように冗長デコーダを構成したことを特徴とする半導
体メモリ。 - 【請求項２】 一方の区画された領域に他方の区画され
た領域が複数個含まれていることを特徴とする請求項１
に記載の半導体メモリ。 - 【請求項３】 複数のメモリブロックからなり各メモリ
ブロックから１本ずつビット線が選択されるように構成
された半導体メモリにおいて、上記各メモリブロックご
とに冗長ビット線を設け、上記複数のメモリブロックを
２以上に区画し、区画されたメモリブロック群の冗長ビ
ット線を別々に選択できるように冗長デコーダを構成し
たことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241978A JPH0991989A (ja) | 1995-09-20 | 1995-09-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241978A JPH0991989A (ja) | 1995-09-20 | 1995-09-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991989A true JPH0991989A (ja) | 1997-04-04 |
Family
ID=17082426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241978A Pending JPH0991989A (ja) | 1995-09-20 | 1995-09-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103630A (ja) * | 2002-09-05 | 2004-04-02 | National Institute Of Advanced Industrial & Technology | シャワーヘッド及びシャワーヘッドを用いた半導体熱処理装置 |
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1995
- 1995-09-20 JP JP7241978A patent/JPH0991989A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103630A (ja) * | 2002-09-05 | 2004-04-02 | National Institute Of Advanced Industrial & Technology | シャワーヘッド及びシャワーヘッドを用いた半導体熱処理装置 |
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