CN103632729B - 具有冗余单元的半导体存储器件和替换方法 - Google Patents

Abstract

在一个实施例中，存储器件包括存储单元阵列，所述存储单元阵列至少具有第一存储单元组、第二存储单元组和冗余存储单元组。第一存储单元组包括与第一数据线相关联的多个第一存储单元，第二存储单元组包括与第二数据线相关联的多个第二存储单元，冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元。数据线选择电路配置为提供第一数据线、第二数据线和冗余数据线之一与输入／输出节点之间的数据路径。

Description

具有冗余单元的半导体存储器件和替换方法

相关申请的交叉引用

本申请要求2012年11月7日在美国专利商标局递交的美国专利申请13/670,822和13/670,792以及2012年8月27日在韩国知识产权局递交的韩国专利申请10-2012-0093879和10-2012-0093883的权益，其公开全部合并在此作为参考。

技术领域

本发明构思涉及一种半导体存储器件，更具体地，涉及一种具有冗余单元的半导体存储器件和/或系统和/或与其相关联的方法。

背景技术

半导体存储器尺寸的不断增加已经导致了带缺陷单元出现概率的逐渐增加。根据修复这种带缺陷单元的现有方法，当带缺陷单元出现概率增加时，由于修复单元灵活性的限制，限制了冗余资源。此外，由于存储器密度增加，如果替换的单位冗余单元组是恒定的，那么替换的冗余单元的数目增加，导致了芯片尺寸的增加。

发明内容

至少一个实施例涉及存储器件。

在一个实施例中，存储器件包括存储单元阵列，所述存储单元阵列至少具有第一存储单元组、第二存储单元组和冗余存储单元组。第一存储单元组包括与第一数据线相关联的多个第一存储单元，第二存储单元组包括与第二数据线相关联的多个第二存储单元，冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元。数据线选择电路配置为提供第一数据线、第二数据线和冗余数据线之一与输入/输出节点之间的数据路径。

在一个实施例中，存储器件还包括选择控制逻辑，配置为基于针对存储器件所选择的输出数据宽度来控制数据线选择电路。

在一个实施例中，选择控制逻辑配置为基于针对存储器件所选择的输出数据宽度、以及是否检测到第一和第二存储单元组之一中的带缺陷存储单元，来控制数据线选择电路。

在一个实施例中，存储器件还包括选择控制逻辑，配置为基于是否检测到第一和第二存储单元组之一中的带缺陷存储单元来控制数据线选择电路。

在一个实施例中，数据线选择电路包括复用器，配置为提供第一数据线、第二数据线和冗余数据线之一与输入/输出节点之间的传输路径。

在一个实施例中，存储单元阵列包括第一至第n存储单元组，其中n大于等于2，第一至第n存储单元组分别与第一至第n数据线相关联。在此，数据线选择电路配置为提供(i)冗余数据线以及第一至第n数据线与(ii)第一至第n输入/输出节点之间的数据路径。在一个实施例中，数据线选择电路包括第一至第n选择单元，第一至第n选择单元中的每一个配置为选择性地提供连接节点和一组选择节点之一之间的数据路径。第一至第n选择单元中的每一个的连接节点与第一至第n输入/输出节点中的相应节点相关联。第一选择单元具有与冗余数据线相连的至少一个选择节点，并且具有与第一数据线相连的至少另一个选择节点。第二选择单元具有与冗余数据线相连的一个选择节点，具有与第一数据线相连的至少另一个选择节点，并且具有与第二数据线相连的再一个选择节点。第i选择单元具有分别与第(i-2)数据线、第(i-1)数据线和第i数据线相连的三个选择节点，其中i是3至n。在一个实施例中，选择控制逻辑配置为基于针对存储器件所选择的输出数据宽度以及是否检测到第一和第n存储单元组之一中的带缺陷单元来控制数据线选择电路。

例如，选择控制逻辑配置为在所选择的输出数据宽度是8的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1和8之间。在一个实施例中，选择控制逻辑配置为在第一至第八存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第一至第八数据线之一的访问。例如，如果第k存储单元组包括检测到的带缺陷存储单元，那么选择控制逻辑配置为控制数据线选择电路，使得第一至第k输入/输出节点分别与冗余数据线以及第一至第(k-1)数据线相连，并且第(k+1)至第八输入/输出节点分别与第(k+1)至第八数据线相连。

作为另一个示例，如果所选择的输出数据宽度是4，选择控制逻辑控制数据线选择电路提供第m数据线和第m输入/输出节点之间的数据路径，其中m在奇操作模式下是1、3、5和7，并且m在偶操作模式下是2、4、6和8。例如，选择控制逻辑配置为在奇操作模式下在第一、第三、第五和第七存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第一、第三、第五和第七数据线之一的访问；并且选择控制逻辑配置为在偶操作模式下在第二、第四、第六和第八存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第二、第四、第六和第八数据线之一的访问。

在另一实施例中，选择控制逻辑配置为在所选择的输出数据宽度是16的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1和16之间。例如，选择控制逻辑配置为在第一至第十六存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第一至第十六数据线之一的访问。

在另外的实施例中，选择控制逻辑配置为在所选择的输出数据宽度是32和64之一的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1与32和64之一之间。例如，选择控制逻辑配置为在第一至第p存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第一至第p数据线之一的访问，其中p是32和64之一。

在一个实施例中，存储单元阵列包括第一和第二冗余存储单元组。第一冗余存储单元组包括与第一冗余数据线相关联的多个第一冗余存储单元，并且第二冗余存储单元组包括与第二冗余数据线相关联的多个第二冗余存储单元。在此，数据线选择电路配置为提供(i)第一和第二冗余数据线以及第一至第n数据线与(ii)第一至第n输入/输出节点之间的数据路径。

在一个实施例中，第一至第n选择单元中的每一个包括3∶1复用器。

在一个实施例中，第一至第n数据线中的至少一个与沿存储单元阵列的长度方向设置的读出放大器相连，并且冗余数据线与沿存储单元阵列的宽度方向设置的读出放大器相连。

在一个实施例中，存储器件包括存储单元阵列，所述存储单元阵列至少具有第一至第n存储单元组以及第一和第二冗余存储单元组，其中n大于等于4。第一至第n存储单元组与相应的第一至第n数据线相关联，第一冗余存储单元组与第一冗余数据线相关联，且第二冗余存储单元组与第二冗余数据线相关联。数据线选择电路配置为用经由第一冗余数据线对第一冗余存储单元组的访问替换经由第一至第n数据线中的相应数据线对第一至第n存储单元组之一的访问；并且数据线选择电路配置为同时用经由第二冗余数据线对第二冗余存储单元组的访问替换经由第一至第n数据线中的相应数据线对第一至第n存储单元组中的另一存储单元组的访问。

在一个实施例中，存储器件还包括选择控制逻辑，配置为基于针对存储器件所选择的输出数据宽度以及是否检测到第一至第n存储单元组之一中的带缺陷存储单元来控制数据线选择电路。

在一个实施例中，选择控制逻辑配置为在所选择的输出数据宽度是8的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1和8之间，并且n至少是8。

在一个实施例中，选择控制逻辑配置为在第一至第m存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由第一冗余数据线的访问替换经由第一至第m数据线之一的访问，并且选择控制逻辑配置为在第(m+1)至第n存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由第二冗余数据线的访问替换经由第(m+1)至第n数据线之一的访问。

在一个实施例中，如果所选择的输出数据宽度是4，则选择控制逻辑控制数据线选择电路提供第m数据线和第m输入/输出节点之间的数据路径，其中在奇操作模式下m是1、3、5和7，并且在偶操作模式下m是2、4、6和8。

在一个实施例中，选择控制逻辑配置为在奇操作模式下，在第一、第三、第五和第七存储单元组中的两个存储单元组中存在检测到的带缺陷存储单元的情况下，用经由第一和第二冗余数据线的访问同时替换经由第一、第三、第五和第七数据线中的两条数据线的访问；并且选择控制逻辑配置为在偶操作模式下，在第二、第四、第六和第八存储单元组中的两个存储单元组中存在检测到的带缺陷存储单元的情况下，用经由第一和第二冗余数据线的访问替换经由第二、第四、第六和第八数据线中的两条数据线的访问。

在一个实施例中，选择控制逻辑配置为在所选择的输出数据宽度是16的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1和16之间，并且n至少是16。

在一个实施例中，选择控制逻辑配置为在第一至第十六存储单元之一中存在检测到的带缺陷存储单元的情况下，用经由第一和第二冗余数据线的访问同时替换经由第一至第十六数据线中的两条数据线的访问。

在一个实施例中，选择控制逻辑配置为在所选择的输出数据宽度是32和64之一的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1以及32和64之一之间，并且n的最小值是32和64之一。

在一个实施例中，选择控制逻辑配置为在第一至第p数据线之一中存在检测到的带缺陷存储单元的情况下，用经由第一和第二冗余数据线的访问替换经由第一至第p数据线中的两条数据线的访问，其中p是32和64之一。

在一个实施例中，数据线选择电路包括第一至第n选择单元，第一至第n选择单元中的每一个与第一至第n输入/输出节点之一相关联，并且第一至第n选择单元中的每一个包括3∶1复用器。

在一个实施例中，第一至第n数据线中的至少一个与沿存储单元阵列的长度方向设置的读出放大器相连，并且第一冗余数据线和第二冗余数据线中的至少一个与沿存储单元阵列的宽度方向设置的读出放大器相连。

在一个实施例中，存储器件包括存储阵列，所述存储阵列具有多个存储单元组和冗余存储单元组。每一个存储单元组与相应的数据线相关联，并且冗余存储单元组与冗余数据线相关联。存储器件还包括多个输入/输出节点以及数据线选择电路，所述数据线选择电路配置为提供多个输入/输出节点与数据线以及冗余数据线之间的数据路径。数据线选择电路包括与所述多个输入/输出节点中的每一个相关联的选择单元。每一个选择单元只与冗余数据线和数据线二者中的两条相关联。数据线选择电路配置为在奇操作模式下提供所述多个输入/输出节点中的奇数节点和数据线中的奇数数据线之间的数据路径，并且配置为在偶操作模式下提供所述多个输入/输出节点中的偶数节点与数据线中的偶数数据线之间的数据路径。数据线选择电路配置为与偶和奇操作模式无关，用经由冗余数据线的访问替换经由数据线之一的访问，使得用所述多个冗余存储单元之一替换所述多个存储单元组之一中检测到的带缺陷存储单元。

在一个实施例中，所述多个存储单元组包括分别与第一至第n数据线相关联的第一至第n存储单元组，所述多个输入/输出节点包括第一至第n输入/输出节点，并且所述多个选择单元包括第一至第n选择单元。第一至第n选择单元中的每一个配置为提供连接节点与两个选择节点之一之间的数据路径。第一至第n选择单元中的每一个的连接节点与第一至第n输入/输出节点中的相应节点相关联。第一选择单元的两个选择节点中的一个选择节点与冗余数据线相关联且另一个选择节点与第一数据线相关联。第二选择单元的两个选择节点中的一个选择节点与冗余数据线相关联且另一个选择节点与第二数据线相关联。第i选择单元的两个选择节点中的一个选择节点与第(i-2)数据线相关联且另一个选择节点与第i数据线相关联，其中i为3至n。

在一个实施例中，第一至第n选择单元中的每一个是2∶1复用器。

在一个实施例中，存储器件包括偶/奇选择单元，与冗余数据线相连，并且配置为基于偶和奇操作模式，提供偶数冗余数据线和奇数冗余数据线之一与冗余数据线之间的数据路径。第一选择单元的两个选择节点中的一个选择节点与奇数冗余数据线相关联。第二选择单元的两个选择节点中的一个选择节点与偶数冗余数据线相关联。

在一个实施例中，偶/奇选择单元包括解复用器。

在一个实施例中，偶/奇选择单元包括第一开关，所述第一开关用于选择性地连接冗余数据线和奇数冗余数据线，并且偶/奇选择单元包括第二开关，所述第二开关用于选择性地连接冗余数据线和偶数冗余数据线。

在一个实施例中，存储器件包括选择控制逻辑，配置为基于是否已经选择了偶或奇操作模式，来控制数据线选择电路和偶/奇选择单元。

在一个实施例中，选择控制逻辑配置为基于是否已经选择了偶或奇操作模式以及是否检测到第一至第n存储单元组之一中的带缺陷存储单元，来控制数据线选择电路。

在一个实施例中，选择控制逻辑包括存储模式指示符的存储装置，所述模式指示符表示是否已经选择了偶或奇操作模式。

在一个实施例中，存储器件包括选择控制逻辑，配置为基于针对存储器件所选择的输出数据宽度以及是否检测到第一至第n存储单元组之一中的带缺陷存储单元，来控制数据线选择电路。

在一个实施例中，如果所选择的输出数据宽度是8，则选择控制逻辑控制数据线选择电路提供第m数据线和第m输入/输出节点之间的数据路径，并且m是1至8。在此，如果所选择的输出数据宽度是4，则选择控制逻辑控制数据线选择电路提供第k数据线和第k输入/输出节点之间的数据路径，其中k在奇操作模式下是1、3、5和7，且k在偶操作模式下是2、4、6和8。

在一个实施例中，存储器件包括第一存储单元阵列，所述第一存储单元阵列包括多个第一存储单元组和第一冗余存储单元组。所述多个第一存储单元组中的每一个与相应的第一数据线相关联，并且第一冗余存储单元组与第一数据线之一相关联。存储器件还包括第二存储单元阵列，所述第二存储单元阵列包括多个第二存储单元组和第二冗余存储单元组。所述多个第二存储单元组中的每一个与相应的第二数据线相关联，并且第二冗余存储单元组与第二数据线之一相关联。数据线选择电路配置为选择性地提供第一数据线和第一集合的多个输入/输出节点之间的数据路径，并且配置为选择性地提供第二数据线和第二集合的多个输入/输出节点之间的数据路径。数据线选择电路配置为用第二冗余存储单元组中的冗余存储单元选择性地替换所述多个第一存储单元组中检测到的带缺陷存储单元。

在一个实施例中，存储器件还包括与第一存储单元阵列相关联的第一列解码器、与第二存储单元阵列相关联的第二列解码器以及与第一和第二存储单元阵列相关联的行解码器。

在一个实施例中，数据线选择电路包括多个选择单元。每一个选择单元与所述多个输入/输出节点之一相关联，并且与第一集合中的输入/输出节点相关联的选择单元中的至少一个连接到第一数据线中的至少一条并且连接到与第二冗余存储单元组相关联的第二数据线。

在一个实施例中，与第二集合中的输入/输出节点相关联的选择单元中的至少一个连接到第二数据线中的至少一条，并且连接到与第一冗余存储单元组相关联的第一数据线。

在一个实施例中，数据线选择电路配置为用第一冗余存储单元组中的冗余存储单元选择性地替换所述多个第二存储单元组中检测到的带缺陷存储单元。

在一个实施例中，针对第一阵列的第一集合的多个输入/输出节点以及针对第二阵列的第二集合的多个输入/输出节点共享相同的输入/输出节点。

在一个实施例中，第一和第二存储单元阵列在不同的芯片上。

至少一个实施例涉及包括根据示例实施例之一的存储器件在内的系统，例如计算机系统、存储卡、电子设备、无线电话等。

至少一个实施例涉及替换带缺陷存储单元的方法。

在一个方法实施例中，该方法应用于至少具有第一存储单元组、第二存储单元组和冗余存储单元组的存储单元阵列。第一存储单元组包括与第一数据线相关联的多个第一存储单元，第二存储单元组包括与第二数据线相关联的多个第二存储单元，并且冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元。该方法包括：提供第一数据线、第二数据线和冗余数据线之一与输入/输出节点之间的数据路径。

在另一方法实施例中，该方法应用于至少具有第一至第n存储单元组以及第一和第二冗余存储单元组的存储单元阵列，其中n大于等于4。第一至第n存储单元组与相应的第一至第n数据线相关联，第一冗余存储单元组与第一冗余数据线相关联，并且第二冗余存储单元组与第二冗余数据线相关联。该方法包括：用经由第一冗余数据线对第一冗余存储单元组的访问替换经由第一至第n数据线中的相应数据线对第一至第n存储单元组之一的访问；以及同时用经由第二冗余数据线对第二冗余存储单元组的访问替换经由第一至第n数据线中的相应数据线对第一至第n存储单元组中的另一存储单元组的访问。

在又一方法实施例中，该方法应用于具有多个存储单元组和冗余存储单元组的存储阵列。每一个存储单元组与相应的数据线相关联，并且冗余存储单元组与冗余数据线相关联。该方法包括：使用多个选择单元提供(1)多个输入/输出节点与(2)数据线以及冗余数据线之间的数据路径。每一个选择单元与所述多个输入/输出节点之一相关联，并且每一个选择单元只与冗余数据线和数据线二者中的两条相关联。所述提供包括：在奇操作模式下，提供所述多个输入/输出节点中的奇数节点与数据线中的奇数数据线之间的数据路径；在偶操作模式下，提供所述多个输入/输出节点中的偶数节点与数据线中的偶数数据线之间的数据路径；以及用经由冗余数据线的访问替换经由数据线之一的访问，使得与偶操作模式和奇操作模式无关，用所述多个冗余存储单元之一替换所述多个存储单元组之一中检测到的带缺陷存储单元。

在再一方法实施例中，该方法应用于第一存储单元阵列和第二存储单元阵列。第一存储单元阵列包括多个第一存储单元组和第一冗余存储单元组。所述多个第一存储单元组中的每一个与相应的第一数据线相关联，并且第一冗余存储单元组与第一数据线之一相关联。第二存储单元阵列包括多个第二存储单元组和第二冗余存储单元组。所述多个第二存储单元组中的每一个与相应的第二数据线相关联，并且第二冗余存储单元组与第二数据线之一相关联。该方法包括用第二冗余存储单元组中的冗余存储单元选择性地替换所述多个第一存储单元组中检测到的带缺陷存储单元。

附图说明

根据以下结合附图进行的详细描述，将更加清楚地理解本发明构思的示例实施例，附图中：

图1是根据本发明构思实施例的半导体存储器件的方框图；

图2是图1的半导体存储器件中的第一存储单元组的电路图；

图3A至3F是描述用冗余单元替换带缺陷单元的方法的图；

图4是根据本发明构思另一实施例的存储阵列的方框图；

图5是根据另一实施例的半导体存储器件的方框图，详细示出了替换控制体系结构；

图6A至6D是更加详细地描述数据线选择电路的半导体存储器件的方框图；

图7A至7C是描述用于控制数据线选择模块的控制信号的产生的方框图和表；

图7D示出了数据线替换的示例；

图7E是示出了为冗余存储单元组安装解复用器的示例的方框图；

图7F和7G是根据本发明构思另一实施例的半导体存储器件的方框图；

图7H是对图7F和7G的半导体存储器件的设计进行改进的示例的方框图；

图8是示出了根据本发明构思实施例的与各种数据宽度选项相应的修复操作的电路图；

图9A至9C是描述图8的半导体存储器件的操作的电路图；

图10是描述半导体存储器件按照X16数据宽度操作选项的操作的电路图；

图11是根据本发明构思另一实施例的半导体存储器件的方框图；

图12是图11的半导体存储器件的电路图；

图13A至13C是描述图12的半导体存储器件按照X8和X4数据宽度选项的操作的电路图；

图14是描述图12的半导体存储器件按照X16数据宽度选项的操作的方框图；

图15是根据本发明构思另一实施例的半导体存储器件的方框图；

图16、17A和17B是描述图15的半导体存储器件的操作的电路图；

图18是根据本发明构思另一实施例的半导体存储器件的方框图；

图19A至19C是描述图18的半导体存储器件的操作的电路图；

图20是根据本发明构思另一实施例的半导体存储器件的方框图；

图21A至21D是描述图20的半导体存储器件的电路图和方框图；

图22是根据本发明构思实施例的半导体存储器件的详细方框图；

图23是根据本发明构思实施例的存储器系统的方框图；

图24是根据本发明构思实施例的半导体存储系统的方框图；

图25是根据本发明构思实施例的网络系统的方框图；以及

图26是应用根据本发明构思实施例的半导体存储器件的另一存储器系统的方框图。

具体实施方式

现在将参考附图更加全面地描述示例实施例。然而，示例实施例可以表现为很多不同的形式，并且不应该被解释为局限于在此阐述的示例实施例。示例实施例用来使本公开变得充分，并且向本领域技术人员全面传达这些示例实施例的范围。在一些示例实施例中，将不再详细描述公知工艺、公知器件结构和公知技术，以避免造成对示例实施例的不清楚解读。贯穿说明书，附图中相同的附图标记表示相同的元件。

应该理解，当将一个元件或层称作在另一元件或层“上”或与另一元件或层“连接”或“耦接”时，其可以直接位于该另一元件或层上、或者与该另一元件或层直接连接或耦接，或者可以存在中间元件或层。相反，当将一个元件称作“直接”在另一元件或层“上”或者与另一元件或层“直接连接”或“直接耦接”时，可以不存在中间元件或层。这里所使用的术语“和/或”包括一个或多个相关列举项目的任意和所有组合。

应该理解，尽管在这里可以使用术语第一、第二、第三等来描述不同元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分并不应该受限于这些术语。这些术语可能仅仅是用来将一个元件、部件、区域、层或部分与另一区域、层或部分相区分。因此，在不背离示例实施例的教导的情况下，可以将下述第一元件、部件、区域、层或部分称作第二元件、部件、区域、层或部分。

诸如“下面”、“之下”、“下”、“上方”、“上”之类的空间相对术语在这里可以用于简化描述，以描述如图所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在包含除了图中所示朝向之外器件在使用或操作中的不同朝向。例如，如果将图中的器件翻转，那么描述为在其他元件或特征“之下”或“下面”的元件将朝向为在所述其他元件或特征的“上方”。因此，示例术语“之下”可以包含上、下两种朝向。器件可以另外地朝向(旋转90°或其他朝向)，并且相应地解释这里使用的空间相对描述。

本文使用的术语仅仅是为了描述具体实施例的目的，而并非是限制性的。本文所使用的单数形式的“一”、“一种(个)”和“该”还旨在包括复数形式，除非文中另外明确指出。还应理解，术语“包括”和/或“包含”在本文说明书使用时表示存在所陈述的特征、整数、步骤、操作、元件和/或部件，但并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组合。

还应注意，在一些备选实现中，所指出的功能/动作可以不按照图中说明的顺序进行。例如，依赖于所涉及的功能/动作，连续示出的两幅图实际上可以实质上同时执行，或者有时可以按照相反的顺序执行。

除非另外定义，这里使用的所有术语(包括技术和科学术语)具有由本领域普通技术人员通常所理解的相同意义。还应理解，术语，例如常用字典中定义的术语，应该被解释为具有与在相关领域中的意义一致的含义，而不应解释为理想化或过于刻板的含义，除非在此明确如此定义。

参考图1，半导体存储器件100可以包括存储单元阵列110、列解码器120、行解码器130、地址控制器140和替换控制体系结构150。

半导体存储器件100可以是动态随机存取存储器(DRAM)器件。然而，半导体存储器件100不局限于此，并且可以包括不同类型的多种存储器，例如随机存取存储器(RAM)、只读存储器(ROM)、同步动态随机存取存储器(SDRAM)、NAND闪存、NOR闪存、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)和铁电随机存取存储器(FRAM)，这些半导体存储器件可以设置为计算机或其他电子设备中的内部半导体集成电路。

存储单元阵列110可以包括多个存储单元组。例如，存储单元阵列110可以包括第一存储单元组111、第二存储单元组112、第三存储单元组113和第四存储单元组114。存储单元阵列110还可以包括冗余单元组115。

在第一至第四存储单元组111、112、113和114中包括的至少一个存储单元中可能出现故障。在说明书中，带缺陷单元可以称作单一比特或弱单元。第一至第四存储单元组111、112、113和114中的弱单元可以通过替换控制体系结构150以冗余单元组115中包括的冗余单元来替换。

第一至第四存储单元组111、112、113和114中每一个可以按照各种方式限定。例如，存储单元阵列110可以包括多个存储体(memory bank)或存储块(memory block)，其中第一至第四存储单元组111、112、113和114中每一个可以定义为存储体或存储块。备选地，第一至第四存储单元组111、112、113和114中每一个可以定义为通过不同数据线输入和输出数据的区域。具体地，第一至第四存储单元组111、112、113和114的每一个中包括的存储单元可以通过位线(未示出)和局部数据线(未示出)与全局数据线相连。例如，第一存储单元组111中包括的存储单元中的数据可以通过第一组中的第一至第四全局数据线GDL[1，1]、GDL[1，2]、GDL[1，3]和GDL[1，4]传输。同样地，第二存储单元组112中包括的存储单元中的数据可以通过第二组中的第一至第四全局数据线GDL[2，1]、GDL[2，2]、GDL[2，3]和GDL[2，4]传输，第三存储单元组113中包括的存储单元中的数据可以通过第三组中的第一至第四全局数据线GDL[3，1]、GDL[3，2]、GDL[3，3]和GDL[3，4]传输，以及第四存储单元组114中包括的存储单元中的数据可以通过第四组中的第一至第四全局数据线GDL[4，1]、GDL[4，2]、GDL[4，3]和GDL[4，4]传输。

冗余单元组115中包括的冗余单元中的数据也可以通过位线(例如冗余位线(未示出))、局部数据线(例如，冗余局部数据线(未示出))和全局数据线(例如，第一至第四冗余全局数据线RGDL[1]、RGDL[2]、RGDL[3]和RGDL[4])传输。经由冗余全局数据线RGDL访问与所访问的存储单元组相同的行和相应的列。图1示出了这样的示例：第一至第四冗余全局数据线RGDL[1]、RGDL[2]、RGDL[3]和RGDL[4]设置为与对应于每一个存储单元组111、112、113或114的全局数据线的数目相对应。然而，全局数据线的数目和冗余全局数据线的数目只是示例性的，并且全局数据线的数目也可以与属于每一个存储单元组111、112、113或114的列的数目相应地改变。例如，第一存储单元组111可以与1、2、8或更多全局数据线相连。相应地，冗余单元组115可以与1、2、8或更多冗余全局数据线相连。

图2是图1的半导体存储器件100中第一存储单元组111的电路图。第二至第四存储单元组112、113和114可以按照与图2所示的第一存储单元组111相同或类似的方式来配置。冗余单元组115也可以按照与图2所示的第一存储单元组111相同或类似的方式来配置。

参考图2，第一存储单元组111可以包括与第一至第p字线WL[1]、WL[2]、WL[3]、…、WL[p]以及第一至第q位线BL[1]、BL[2]、BL[3]、…、BL[q]相连的存储单元。可以使用通用半导体存储器件写入或读取方法来执行第一存储单元组111的写入或读取。例如，行解码器130对从地址控制器140输入的行地址RA进行解码。解码的行地址RA可以使能存储单元阵列110中的第一至第p字线WL[1]至WL[p]。列解码器120对从地址控制器140输入的列地址CA进行解码。解码的列地址CA可以通过列选择线使能存储单元阵列110中的第一至第q位线BL[1]至BL[q]的选择操作。

可以通过使能第一至第p字线WL[1]至WL[p]和第一至第q位线BL[1]至BL[q]来写入或读取数据。响应于列选择操作，将施加至第一至第q位线BL[1]至BL[q]的数据传送至第一至第q局部数据线LDL[1]、LDL[2]、LDL[3]、…、LDL[q]，并且将由第一至第q局部读出放大器LSA[1]、LSA[2]、LSA[3]、…、LSA[q]放大的数据传送至第一至第q全局数据线GDL[1]、GDL[2]、GDL[3]、…、GDL[q]。

用于在冗余单元组115中传输数据的数据线也可以具有局部数据线和全局数据线结构。再参考图1，冗余单元组115中的数据可以经与冗余单元相连的位线和冗余局部数据线，通过第一至第四冗余全局数据线RGDL[1]、RGDL[2]、RGDL[3]和RGDL[4]来传输。连接到第一存储单元组111的局部数据线可以与连接到冗余单元组115的冗余局部数据线相分离，并且连接到第一存储单元组111的第一组中第一至第四全局数据线GDL[1，1]至GDL[1，4]可以与连接到冗余单元组115的第一至第四冗余全局数据线RGDL[1]至RGDL[4]相分离。根据本发明构思的实施例，在出现弱单元时，可以相对于单一单元修复和单元组修复之间的范围来灵活地调整修复单位，而不是修复整个位线或整个字线。

例如，如图1所示，当在字线WL[i]和位线BL[j]的交叉处出现弱单元Weak Cell[1]时，弱单元Weak Cell[1]可以用冗余单元Redundancy Cell[1]来替换。也就是说，要向弱单元Weak Cell[1]写入或要从弱单元Weak Cell[1]读取的数据可以写入到冗余单元Redundancy Cell[1]中或从冗余单元Redundancy Cell[1]读取。根据本发明构思的实施例，通过与冗余单元组115相应地设置分离的局部数据线和全局数据线、并且用与冗余单元相连的数据线替换与弱单元相连的数据线，来执行弱单元的修复操作。例如，可以通过全局数据线的替换来执行修复。这样，可以只有一个冗余单元组115与第一至第四存储单元组111、112、113和114相应地设置，并且可以通过使用冗余单元组115来执行比特单位修复和组单位修复。

图3A至3F是描述用Redundancy Cell[1]替换Weak Cell[1]的方法的图。为便于描述，只描述了在第一存储单元组111中出现弱单元的情况。在描述图3A-3F的替换方案之后，将详细描述用于实现图3A-3F的替换方案的替换控制体系结构150。

图3A是描述存储单元组之间的替换的图。例如，当在第一存储单元组111中出现弱单元CELL[1，3]时，可以用冗余单元组115替换第一存储单元组111。也就是说，当在第一存储单元组111中出现弱单元CELL[1，3]时，可以通过将针对第一存储单元组111的地址确定为针对冗余单元组115的地址来处理针对包括弱单元CELL[1，3]在内的第一存储单元组111的地址。应该理解，在这种替换方案中，正常或无缺陷存储单元可以与带缺陷存储单元一起被冗余存储单元替换。

图3B是描述位线之间的替换的图。例如，当在与第一存储单元组111中的第三位线BL[3]相连的单元CELL[1，3]中出现故障时，与第三位线BL[3]相连的单元可以用与连接到冗余单元组115的第一至第q冗余位线RBL[1]至RBL[q]之一(例如，第三冗余位线RBL[3])相连的单元来替换。也就是说，可以通过将针对第三位线BL[3]的列地址CA确定为针对与冗余单元组115相连的第一至第q位线RBL[1]至RBL[q]之一的列地址CA，来处理针对第三位线BL[3]的列地址CA。应该理解，在这种替换方案中，正常或无缺陷存储单元可以与带缺陷存储单元一起被冗余存储单元替换。

图3C是描述位线的部分(例如位线的段)之间的替换的图。可以将单一位线划分为两个或更多个段，每一段与至少一个存储单元相连。例如，在与第一存储单元组111中的第三位线BL[3]相连的单元的段中出现弱单元CELL[1，3]时，包括弱单元CELL[1，3]在内的与第三位线BL[3]相连的单元的段可以用与连接到冗余单元组115的第一至第q冗余位线RBL[1]至RBL[q]之一相连的单元的段来替换。此外，当在第一存储单元组111中的第三位线BL[3]的特定段中出现弱单元CELL[1，3]时，已经出现弱单元CELL[1，3]的该段可以用与连接到冗余单元组115的第一至第q位线RBL[1]至RBL[q]之一相连的相应段来替换。也就是说，可以通过将针对第三位线BL[3]的列地址CA确定为针对与冗余单元组115相连的第一至第q位线RBL[1]至RBL[q]之一的列地址CA、并且将行地址RA的至少一些比特确定为与冗余单元组115相连的字线，来处理针对第三位线BL[3]的列地址CA。例如，当将行地址RA的所有比特用于比较时，一段可以包括一个存储单元，而当忽略(不关心)最高有效位(MSB)时，一段可以包括与单一位线相连的存储单元的一半相对应的存储单元。应该理解，在这种替换方案中，正常或无缺陷存储单元可以与带缺陷存储单元一起被冗余存储单元替换。还应理解，列中并不属于该段的存储单元可以按照正常方式访问(读取和写入)。

图3D是描述存储单元之间的替换的图。例如，当在第一存储单元组111中出现弱单元CELL[1，3]时，弱单元CELL[1，3]可以用冗余单元来替换。也就是说，可以通过将针对弱单元CELL[1，3]的列地址CA和行地址RA确定和处理为针对冗余单元的列地址CA和行地址RA，以单一存储单元为单位执行修复。还应理解，该列中并未选择来替换的存储单元可以按照正常方式访问(读取和写入)。

根据本发明构思的另一实施例，在半导体存储器件100中，第一至第四存储单元组111、112、113和114中可以包括用于在第一至第四存储单元组111、112、113和114的每一个中内部执行修复的内部冗余存储单元组，并且分离的冗余存储单元组115可以设置用于针对第一至第四存储单元组111、112、113和114进行修复。例如，如图3E所示，第一存储单元组111可以包括内部冗余存储单元组111_1，并且第一至第r冗余位线IRBL[1]至IRBL[r]可以与内部冗余存储单元组111_1相应地设置。因此，第一存储单元组111中的弱单元首先可以使用第一存储单元组111中包括的内部冗余存储单元组111_1来修复，并且当出现附加的弱单元时，可以执行使用冗余存储单元组115的修复。

类似地，如图3F所示，第一存储单元组111可以包括内部冗余存储单元组111_2，并且内部冗余存储单元组111_2可以包括与单一冗余位线IRBL[r]相连的冗余单元。

可以按照各种方式执行如图3E和3F所示的弱单元的修复操作。例如，在图3E中，内部冗余存储单元组111_1中的第一至第r冗余位线IRBL[1]至IRBL[r]可以与第一存储单元组111中的第一至第q位线BL[1]至BL[q]连接至相同的数据线(例如，局部数据线)，并且可以通过以一条或多条位线的组为单位进行替换来执行修复。此外，冗余存储单元组115可以与分离的数据线(例如，局部数据线和全局数据线)相连，并且可以通过与第一存储单元组111以数据线(例如全局数据线)为单位进行替换来执行修复。然而，这只是示例性的，并且分离的数据线可以与内部冗余存储单元组111_1相应地设置，并且可以通过以数据线为单位进行替换来执行修复。

对于上述替换方案，应该理解，示例实施例不限于如图1所示的具有四个存储单元组的存储单元阵列。事实上，存储单元阵列中可以包括多于或少于四个存储单元组。

图4是根据本发明构思另一实施例的存储阵列的方框图，其可以与这里所述的任意实施例相结合。如图4所示，存储单元阵列310具有多个存储单元组，例如第一至第四存储单元组311至314，以及冗余存储单元组315。

参考图4，第一至第四存储单元组311至314的每一个可以与至少一条全局数据线相连，例如，第一存储单元组311与第一和第二全局数据线GDL1和GDL2相连，第二存储单元组312与第三和第四全局数据线GDL3和GDL4相连，第三存储单元组313与第五和第六全局数据线GDL5和GDL6相连，并且第四存储单元组314与第七和第八全局数据线GDL7和GDL8相连。第一至第八全局数据线GDL1至GDL8经由局部读出放大器(LSA)与局部数据线(未示出)相连。多个水平LSA(H-LSA)316可以沿存储单元阵列310的长度方向(例如，图4中的宽度方向)水平设置，并且第一至第八全局数据线GDL1和GDL8可以与多个H-LSA 316相连。

冗余存储单元组315可以与至少一条冗余全局数据线相连，例如，图4示出了第一至第八冗余全局数据线RGDL1至RGDL8与冗余存储单元组315相连。根据本实施例，冗余局部数据线和冗余全局数据线可以与冗余存储单元组315相应地设置，因此，可以设置与第一至第八冗余全局数据线RGDL1至RGDL8相对应的LSA。

因为冗余存储单元组315具有比其他存储单元组311至314小的面积，所以用于设置LSA的面积可能受限。因此，与冗余存储单元组315相应，除了H-LSA 316之外，还可以沿存储单元阵列310的宽度方向(例如图4的竖直方向)设置至少一个竖直LSA(V-LSA)317。因此，可以将用于设置LSA的空间开销最小化。

图5是根据另一实施例的半导体存储器件的方框图，详细地示出了替换控制体系结构。

参考图5，半导体存储器件200可以包括存储单元阵列210、列解码器220、行解码器230、地址控制器240和替换控制体系结构250。没有示出半导体存储器件200中可能包括的其他部件。

存储单元阵列210可以按照与图1所示的存储单元阵列110相同或类似的方式配置。例如，存储单元阵列210可以包括n个存储单元组211，并且还可以包括冗余存储单元组215，用于对在n个存储单元组211中出现的弱单元进行修复。这里，n可以是1或者大于1(例如，4、8、16、32、64…)。

地址控制器240从外部接收地址Addr，并且基于接收的地址Addr输出行地址RA和列地址CA。行解码器230对行地址RA进行解码以激活存储单元阵列210的字线。列解码器220对列地址CA进行解码以将存储单元组211和冗余存储单元组215的数据线与相应的全局数据线和冗余全局数据线相连。

替换控制体系结构250包括数据线选择电路260和选择控制逻辑270。数据线选择电路260提供(1)全局数据线和冗余全局数据线与(2)存储器件的输入/输出节点之间的数据路径。输入/输出节点DQ可以是如图5所示的公知输入/输出焊盘DQ0…DQm。这里，m可以是1或者大于1(例如，2、4、8、16、32、64等)。此外，m可以等于n或者与n不同。下面将更加详细地描述数据线选择电路260的示例实施例。

选择控制逻辑270包括非易失性存储器272和控制信号产生逻辑280。非易失性存储器272存储针对存储阵列210中带缺陷单元的地址信息以及模式信息。模式信息表示存储器件200的操作模式，例如数据宽度(X8、X4偶数、X4奇数等等)。地址信息包括行地址信息和列地址信息，用于标识存储单元组211中包括带缺陷存储单元的行和列。例如，对于如图3D所示的单一带缺陷单元替换，可以存储该带缺陷存储单元的行地址和列地址。对于如图3C所示的部分列替换方案，可以从存储的行地址中丢弃行地址的比特，以扩展被寻址的行的数目。例如，丢弃行地址最高有效位可以指定包括带缺陷存储单元的列的一半。对于如图3B所示的列替换，存储“不关注”行地址。而对于组替换，将存储组中的列和“不关注”行地址。因此，通过用地址信息对非易失性存储器进行编程，替换方案是可编程的，并且可以灵活地改变。例如，单一单元替换可以用于一个存储单元组，而部分列替换用于另一存储单元组。尽管将非易失性存储器272示出为是选择控制逻辑270的一部分，但是非易失性存储器272可以在半导体存储器件200的外部(例如，半导体存储器件200所安装在的模块板)。此外，非易失性存储器272可以包括非易失性存储装置，例如熔丝阵列和反熔丝阵列。

如图5所示，控制信号产生逻辑280包括比较器282和代码产生器284。比较器282包括行比较器286和列比较器288。行比较器286包括行地址内容可寻址存储器CAM_R，所述行地址内容可寻址存储器可以是一个或多个寄存器。例如，在存储器件的启动期间，非易失性存储器272将行地址信息FAIL_RA加载到行地址内容可寻址存储器CAM_R中。行比较器286将来自地址控制器240的行地址与行地址信息进行比较，以确定来自地址控制器240的所寻址的行是否包括在行地址信息中。如果得到肯定的确定，则行比较器286使能列比较器288的操作。

列比较器288包括列地址内容可寻址存储器CAM_C，所述列地址内容可寻址存储器可以是一个或多个寄存器。例如，在存储器件的启动期间，非易失性存储器272将列地址信息FAIL_CA加载到列地址内容可寻址存储器CAM_C中。非易失性存储器272也将模式信息加载到列地址内容可寻址存储器CAM_C中。如果行比较器286进行了肯定的确定，则列比较器288将来自地址控制器240的列地址与列地址信息进行比较，以确定来自地址控制器240的所寻址的列是否包括在列地址信息中。如果得到肯定的确定，则列比较器288产生与其相关联的选择信号SEL。下面将在描述数据线选择电路260之后，更加详细地描述选择信号及其产生。控制代码产生器284基于选择信号产生控制信号或代码。下面将在描述数据线选择电路260之后，更加详细地描述控制代码产生器284。

现在将参考图6A至6D更加详细地描述数据线选择电路260。

参考图6A，只是为了解释的目的，将半导体存储器件200描述为具有包括第一至第八存储单元组211_1至211_8的存储单元阵列210。应该理解，描述同样适用于少于8个存储单元组(例如4个)以及多于8个存储单元组(例如16个)。存储单元阵列210还包括冗余存储单元组215，用于替换在第一至第八存储单元组211_1至211_8中出现的带缺陷单元。此外，图6A-6D示出了数据线选择电路260可以包括在列解码器220中的备选方案，但是仍然将其看作是选择控制逻辑270的一部分。尽管在图6A中列解码器220包括数据线选择电路260，但是数据线选择电路260可以设置在列解码器220的外部。下文中将不再赘述。

半导体存储器件200基于数据线选择电路260中的数据线选择操作来执行修复。数据线选择电路260与第一至第八存储单元组211_1至211_8的全局数据线以及冗余存储单元组215的冗余全局数据线相连，并且经由第一至第八输入/输出节点DQ0至DQ7与输入和输出相连。例如，如果要访问的数据存储在正常单元中，则数据线选择电路260正常地输出第一至第八存储单元组211_1至211_8中的数据，否则如果访问带缺陷单元中的数据，则数据线选择电路260控制输出冗余存储单元组215中的数据，而不是输出带缺陷单元中的数据。

可以基于控制信号CS执行上述的数据线选择操作，下面将更加详细地进行描述。

现在将描述半导体存储器件200中的数据线选择操作的示例。在本实施例的描述中假设执行全局数据线的选择操作。

如果访问正常单元中存储的数据，则通过数据线选择电路260将第一至第八存储单元组211_1至211_8中的数据输出至第一至第八输入/输出节点DQ0至DQ7。否则，如果访问例如第三存储单元211_3中的带缺陷单元，则数据线选择电路260执行全局数据线和冗余全局数据线的选择操作，例如分别在第一和第二输入/输出节点DQ0和DQ1处输出第一和第二存储单元组211_1和211_2中的数据，并且分别在第三至第八输入/输出节点DQ2至DQ7处输出第四至第八存储单元组211_4至211_8和冗余存储单元组215中的数据。

图6B是图6A的数据线选择电路260的示例的方框图。如图6B所示，数据线选择电路260可以包括与存储单元组211_1至211_8相对应的第一至第八选择单元430_1至430_8。

根据第一至第八选择单元430_1至430_8的选择操作来执行全局数据线的移位操作。例如，在正常操作中，通过第四存储单元组211_4的全局数据线传输的数据通过第四选择单元430_4在第四输入/输出节点DQ3处输出。在用于修复带缺陷存储单元的数据线移位操作期间，假设带缺陷单元不在第四存储单元组211_4中，通过第四存储单元组211_4的全局数据线传输的数据通过第三选择单元430_3在第三输入/输出节点DQ2处输出。此外，阻断带缺陷单元的数据输出，而代之以通过冗余全局数据线和第八选择单元430_8在第八输入/输出节点DQ7处输出冗余存储单元组215中的数据。基于移位操作，即使第一至第八存储单元211_1至211_8的任一个中的任意单元带缺陷，也可以通过单一的冗余存储单元组215来执行修复。

半导体存储器件的新近规范要求根据分别设置的数据宽度选项，只通过特定的输入和输出管脚来输入和输出数据。例如，在半导体存储器件具有16个输入和输出管脚的情况下，如果设置了X16数据宽度选项(或者X16数据宽度模式)，则通过这16个输入和输出管脚输入和输出数据，而如果设置了X8数据宽度选项，则只通过8个输入和输出管脚来输入和输出数据。类似地，如果设置了X4数据宽度选项，则只通过4个输入和输出管脚来输入和输出数据。

如果设置了X8数据宽度选项，则通过所需(或者备选地，预定)数目的行地址和列地址来选择存储器，例如，可以响应于第一至第十三行地址RA01至RA13和第一至第十列地址CA01至CA10来选择存储器。否则，如果设置了X16数据宽度选项，则忽略(不关注)第十三行地址RA13，并且相应地可以输入和输出与X8选项相比加倍的数据。否则，如果设置了X4数据宽度选项，则进一步使用第十一列地址CA11，并且相应地可以输入和输出与X8数据宽度选项相比一半量的数据。

在图6B所示的示例中，因为第一至第八选择单元430_1至430_8的每一个根据2∶1选择结构来选择全局数据线，所以可以在向DQ0至DQ7输出所有第一至第八数据的数据宽度模式下执行修复操作。

图6C是图6A的数据线选择电路260的另一示例的方框图。图6C示出了通过与各种数据宽度选项相对应的数据线选择操作来执行修复的示例，并且如图6C所示，数据线选择电路260可以包括与第一至第四存储单元组411、412、413和414以及冗余存储单元组415相对应的第一至第四选择单元431、432、433和434.

第一至第四选择单元431至434的每一个可以与至少两个存储单元组(包括冗余存储单元组215)相连。例如，第一和第二选择单元431和432的每一个可以与三个存储单元组的全局数据线相连，第三选择单元433可以与两个存储单元组的全局数据线和冗余全局数据线相连，并且第四选择单元434可以与一个存储单元组的全局数据线和冗余全局数据线相连。然而，这只是示例性的，并且第一至第四选择单元431至434的每一个可以实现为具有相同的选择电路结构。

作为简单的示例，当在DQ0和DQ2处输入和输出第一和第三数据的选项中访问第三存储单元组413中的带缺陷单元时，通过第三选择单元433提供冗余存储单元组415中的数据作为DQ2处的第三数据，并且通过第一选择单元431提供第一存储单元组411中的数据作为DQ0处的第一数据。此外，当在DQ1和DQ3处输入和输出第二和第四数据的选项中访问第二存储单元组412中的带缺陷单元时，通过第四选择单元434提供冗余存储单元组415中的数据作为DQ3处的第四数据，并且通过第二选择单元432提供第四存储单元组414中的数据作为DQ1处的第二数据。

此外，在DQ0和DQ3处输入和输出第一和第四数据的选项的情况下，可以通过使用与如图6B的连接结构中相同的方法执行移位操作，来执行修复操作。

图6D是图6C或图6B中所示的选择单元的示例的方框图。尽管为了方便起见图6D示出了第一选择单元430_1的示例，也可以按照与第一选择单元430_1相同或类似的方式实现其他的选择单元。

如图6D所示，第一选择单元430_1可以包括至少一个n∶1复用器(MUX)。当每一个存储单元组中的数据通过八条全局数据线传输时，第一选择单元430_1可以包括八个MUX。此外，可以根据全局数据线连接的数目来实现MUX，例如，当如图6C那样选择通过全局数据线传输的三个数据之一时，可以使用3∶1MUX。作为另一示例，当如图6B那样选择通过全局数据线传输的两个数据之一时，可以使用2∶1MUX。根据本实施例，因为可以实现全局数据线和冗余全局数据线的各种连接结构，所以单一选择单元中包括的MUX的数目可以变化，并且也可以使用除了3∶1和2∶1MUX之外的其他类型的MUX。

在图6D的结构中，每一个MUX例如在写入操作期间可以接收三个数据并且选择性地输出三个数据中的任一个。例如，可以根据所选择的列选择线，通过与存储单元组相连的全局数据线中任一全局数据线来传输数据。当选择第一列选择线CSL0时，通过三个存储单元组的第一全局数据线将数据输入到第一MUX 431_1，并且第一MUX 431_1输出三个数据的任一个作为第一数据DQ0。类似地，当选择第五列选择线CSL4时，通过三个存储单元组的第五全局数据线将数据输入到第五MUX 431_5，并且第五MUX 431_5输出三个数据的任一个作为第一数据DQ0。

另外，应该理解，MUX在连接节点与多个选择节点之一之间创建数据路径。在图6D的示例中，连接节点与输入/输出节点DQ0相连，并且选择节点与全局数据线和/或冗余全局数据线相连。因此，无论访问模式(读取或写入)如何，MUX创建了到所选择全局数据线的数据路径。

图7A至7C是描述用于控制数据线选择电路260的控制信号的产生的方框图和表。

图7A示出了与图1和图6B相同的存储器件200的实施例，不同之处在于：冗余存储单元组215设置为与第一存储单元组211_1而不是第n(例如第八)存储单元组相邻。因此，数据线选择电路260可以包括多个选择单元，例如如图6B那样的第一至第八选择单元430_1至430_8，用于切换与多个存储单元组(例如第一至第八存储单元组211_1至211_8)以及冗余存储单元组215相连的数据线(例如全局数据线)，不同之处在于：第一选择单元430_1连接到冗余存储单元组215和第一存储单元组211_1的全局数据线，第二选择单元430_2连接到第一和第二存储单元组211_1和211_2的全局数据线，…，并且第八选择单元430_8连接到第七和第八存储单元组211_7和211_8的全局数据线。

还示出了选择控制逻辑270中用于控制第一至第八选择单元430_1至430_8的控制代码产生器284。如图5所示并且如图7A再次所示，控制代码产生器284可以接收选择信号SEL，并且响应于选择信号SEL产生控制代码。

如果来自外部的地址Addr不是带缺陷单元的地址，则第一至第八选择单元430_1至430_8正常地输出数据，而不会进行数据线的移位操作。否则，如果来自外部的地址Addr是带缺陷单元的地址，则通过数据线的移位操作阻止通过与带缺陷单元相连的数据线输出数据，并且代之以通过与冗余单元相连的数据线输出数据。

图7B和7C示出了选择信号SEL和控制代码或控制信号CS的示例，具体地，示出了针对图7A的数据线选择电路实施例通过温度计代码实现控制代码的示例。

如图7B和7C所示，控制代码产生器284可以将信息存储在表中。例如，当半导体存储器件200按照X8数据宽度选项操作时，可以存储图7B中所示的信息，而当半导体存储器件200按照X4数据宽度选项操作时，可以存储图7C中所示的信息。参考图7B和7C，即使当半导体存储器件200按照另一数据宽度选项(例如X16数据宽度选项)操作时，也可以产生控制代码。可以将上述信息存储在半导体存储器件200内部或外部的所需(或者备选地，预定)存储单元(例如，诸如非易失性存储器272之类的非易失性存储单元)中，并且当半导体存储器件200操作时将其加载到控制代码产生器284中，或者可以非易失性地存储在控制代码产生器280中。

此外，图7B示出了经由第一至第八输入/输出节点DQ0至DQ7输入和输出数据的示例。首先，将描述如图7B所示的选择信号SEL。如图所示，选择信号SEL在该实施例中包括5个比特：主熔丝MF比特、X4比特、CA11比特以及F1、F2和F3比特。MF比特表示是否检测到带缺陷的存储单元。0表示没有带缺陷的存储单元，并且1表示带缺陷的存储单元。X4比特在为1时表示数据宽度是4，而在为0时在该实施例中表示数据宽度是8。CA11比特表示X4数据宽度操作模式是偶操作模式还是奇操作模式。因为图7B并没有示出X4操作，所以在该示例中CA11比特为“不关注”。然而，在奇操作模式下，经由奇数输入/输出节点DQ输入/输出数据，而在偶操作模式下，经由偶数输入/输出节点DQ输入/输出数据。F1、F2和F3比特共同地标识第一至第八存储单元组MCG1(211_1)至MCG8(211_8)中包括带缺陷存储单元的存储单元组。

X4比特和CA11比特包括由列比较器288从非易失性存储器272接收的模式信息。列比较器288基于是否检测到带缺陷的存储单元来确定MF比特以及F0、F1和F2比特。如果检测是肯定的，则将MF比特设置为1。然后，依赖于由列地址所表示的包括带缺陷存储单元的存储单元组，列比较器产生F0、F1和F2比特以表示该存储单元组，如图7B所示。通过列比较器288输出MF比特、X4比特、CA11比特、F2比特、F1比特和F0比特的集合作为选择信号SEL。

代码产生器284将选择信号映射到控制代码或控制信号，控制代码或控制信号具有与数据线选择电路的每一个选择单元430_1至430_8相关联的比特。在图7B的表中，在标题为DQ0至DQ7的列下的比特与第一至第八选择单元430_1至430_8相关联。0表示选择单元430不执行移位操作，而1表示选择单元430确实执行移位操作。因此，DQ1列中的0控制第二选择单元430_2不执行移位操作，并且提供第二存储单元组211_2和第二输入/输出节点DQ1之间的数据路径。相反，DQ1列中的1控制第二选择单元430_2执行移位操作，并且提供第一存储单元组211_1和第二输入/输出节点DQ1之间的数据路径。

例如，当为访问而输入的地址是正常单元的地址时，MF比特可以是0，并且在这种情况下，不执行数据线移位操作。此外，因为不存在带缺陷单元，所以选择信号SEL的其余比特是“不关注”。否则，当输入的地址是带缺陷单元的地址时，则将MF比特设置为1，并且在这种情况下，根据图7B所示的控制代码来控制至少一条数据线的移位操作。

如果在第五存储单元组211_5中检测到带缺陷单元，与第一至第五输入/输出节点DQ0至DQ4相对应的选择单元430_1至430_5可以执行数据线的移位以阻止带缺陷单元中的数据通过数据线进行传输，而与第六至第八输入/输出节点DQ5至DQ7相对应的选择单元430_6至430_8可以正常地输出数据，而无需对数据线进行移位。也就是，第一选择单元430_1提供从冗余存储单元组215的冗余全局数据线到第一输入/输出节点DQ0的数据路径，第二至第五选择单元430_2至430_5分别提供从第一至第四存储单元组211_1至211_4的全局数据线到第二至第五输入/输出节点DQ1至DQ4的数据路径，并且第六至第八选择单元430_6至430_8分别提供从第六至第八存储单元组211_6至211_8的全局数据线到第六至第八输入/输出节点DQ5至DQ7的数据路径。

如图7C所示，当图7A的半导体存储器件200按照X4选项操作时，可以使用代码产生器284中的不同表。例如，可以将表示是否选择X4选项的信息设置为逻辑高值(例如1)，并且可以设置与用于数据的偶/奇选择的第十一列地址CA11有关的信息。也就是，选择信号SEL中的模式信息表示使用代码产生器284中的X4表。此外，因为只使用四个输入和输出单元，所以可以将与输入和输出单元信息相关的熔丝信息F0至F2的一部分(例如F0)设置为逻辑低和逻辑高的任一个(例如，“不关注”)。

上述温度计代码是用于控制数据线选择电路260的控制代码的示例，数据线选择电路260可以通过另外的控制代码产生方法来控制或者通过设置为不同值的温度计代码来控制。

还应理解，代替F0、F1和F2比特，选择信号可以备选地包括控制信号或代码。也就是，列比较器288可以直接产生控制信号作为选择信号。在该实施例中，代码产生器不是必要的，并且将选择信号施加至数据线选择电路260。

图7D示出了对于上述实施例的改进。为了简化解释的目的，存储单元阵列210包括四个存储单元组211_1至211_4，并且数据线选择电路260包括四个选择单元430_1至430_4。如图所示，代替对冗余存储单元组的所有冗余全局数据线进行移位以替换存储单元组的全局数据线，可以对并非所有或者仅一条(如图所示)冗余数据线进行移位。

图7E是示出了将解复用器(DEMUX)设置用于冗余存储单元组215的示例的方框图。在图7E中，为了便于解释，只示出了第四存储单元组211_4、冗余存储单元组215以及第三和第四选择单元430_3和430_4。

如图7E所示，当对于第四存储单元组211_4包括8条全局数据线且对于冗余存储单元组215包括单一的冗余全局数据线时，1∶8DEMUX450可以设置用于对冗余存储单元组215的单一冗余全局数据线的数据进行解复用。换句话说，8个MUX可以设置用于第三和第四选择单元430_3和430_4中的每一个，并且1∶8DEMUX 450的输出可以提供给第四选择单元430_4中包括的8个MUX的每一个。1∶8DEMUX 450可以由选择控制逻辑270基于检测到的带缺陷存储单元的所确定位置来控制。

例如，当与第四存储单元组211_4的第四全局数据线相连的存储单元是带缺陷单元时，第四存储单元组211_4的数据可以经由第四选择单元430_4的第一至第三MUX和第五至第八MUX输出。另一方面，冗余存储单元组215的数据可以经由第四选择单元430_4的第四MUX输出。此外，如上所述，可以根据控制代码控制第三和第四选择单元430_3和430_4的切换操作。

图7F和7G是根据本发明构思另一实施例的半导体存储器件1500的方框图。

参考图7F，半导体存储器件1500可以包括存储单元阵列1510、列解码器1520、至少一个选择单元(即第一至第四选择单元1531至1534)以及至少一个缓冲单元(即第一至第四缓冲单元1541至1544)。为了便于解释，将第一至第四选择单元1531至1534设置在列解码器1520的外部。尽管在图7F和7G中未示出，可以基于前述选择信号SEL或者响应于选择信号SEL产生的控制代码来控制第一至第四选择单元1531至1534的切换操作。

存储单元阵列1510可以包括多个存储单元组，即第一至第四存储单元组1511至1514。存储单元阵列1510还可以包括冗余存储单元组1515，用于替换在第一至第四存储单元组1511至1514中产生的带缺陷单元。第一至第四第四选择单元1531至1534可以按照与图6B的第一至第八选择单元430_1至430_8相同或类似的方式操作。换句话说，第一至第四选择单元1531至1534可以对与第一至第四存储单元组1511至1514相连的全局数据线以及与冗余存储单元组1515相连的冗余全局数据线执行选择，并且阻止带缺陷单元的数据的输入和输出，而是代之以通过全局数据线的选择来允许输入和输出冗余单元的数据。

可以经由第一缓冲单元1541将数据输入和输出第一选择单元1531。类似地，可以分别经由第二至第四缓冲单元1542至1544将数据输入和输出第二至第四选择单元1532至1534。图7G更加详细地示出了第一至第四缓冲单元1541至1544。如图7G所示，第一至第四缓冲单元1541至1544可以分别包括读出放大器(SA)1541_1至1544_1和写入驱动器(WD)1541_2至1544_2。SA 1541_1至1544_1对分别经由第一至第四选择单元1531至1534接收的输出数据进行放大，并且将放大的数据提供到外部，而WD 1541_2至1544_2分别经由第一至第四选择单元1531至1534将接收的数据提供给数据线。SA 1541_1至1544_1的数目以及WD 1541_2至1544_2的数目可以与全局数据线的数目相同。

图7H的半导体存储器件1600与图7F和7G的半导体存储器件1500相同，不同之处在于选择单元和缓冲单元的位置。例如，如图7H所示，半导体存储器件1600可以包括存储单元阵列1610和列解码器1620，并且存储单元阵列1610可以包括第一至第四存储单元组1611至1614以及冗余存储单元组1615。至少一个缓冲单元(即第一至第四缓冲单元1631至1634以及冗余缓冲单元1635)可以与存储单元阵列1610的全局数据线和冗余全局数据线相连，并且经由第一至第四缓冲单元1631至1634以及冗余缓冲单元1635输出的数据可以经由至少一个选择单元(即，第一至第四选择单元1641至1644)提供给外部，或者外部输入的数据可以经由第一至第四选择单元1641至1644提供给第一至第四缓冲单元1631至1634和冗余缓冲单元1635。第一至第四缓冲单元1631至1634与第一至第四存储单元组1611至1614相对应，并且冗余缓冲单元1635与冗余存储单元组1615相对应。图7H的第一至第四选择单元1641至1644可以按照与图6B的第一至第八选择单元430_1至430_8相同或类似的方式操作。

根据图7H的实施例，对传输经由第一至第四缓冲单元1631至1634和冗余缓冲单元1635转换为CMOS电平的数据的线路进行移位。换句话说，可以通过在第一至第四缓冲单元1631至1634、冗余缓冲单元1635与用于半导体存储器件的外部接口的I/O焊盘之间对数据线进行移位，通过冗余单元替换带缺陷单元。

图8是根据本发明构思实施例的电路图，示出了与各种数据宽度选项相应的修复操作。如图8所示，半导体存储器件500可以包括多个存储单元组(例如第一至第八存储单元组)、冗余单元组521以及多个选择单元(例如，第一至第八选择单元531至538)，用于通过对数据线进行移位来修复带缺陷单元。图8示出了这样的示例：通过相同的列选择信号来选择第一至第八存储单元组的每一个的单一位线以输出第一至第八数据DQ0至DQ7。此外，图8示出了这样的示例：对第一至第八存储单元组中的带缺陷单元进行修复。此外，图8示出了这样的示例：第一至第八选择单元531至538的每一个包括3∶1MUX。

尽管图8示出了从第一至第八存储单元组输出的第一至第八数据通过第一至第八输入/输出节点DQ0至DQ7传输的示例，但是当设置X16数据宽度选项时，可以从八个附加的存储单元组以及与其相对应的冗余存储单元组输出第九至第十六数据(未示出)。在这种情况下，响应于来自外部的地址，可以选择整十六个存储单元组来同时输出十六个数据。

现在将描述图8的半导体存储器件500中的全局数据线与第一至第八选择单元531至538之间的连接结构。为了便于描述，将用于传输第一至第八存储单元组中的数据的全局数据线分别称作第一至第八全局数据线，并且将用于传输冗余存储单元组521中的数据的全局数据线称作冗余全局数据线。尽管在图8中将每一全局数据线示出为单一的实线，但是图8中的单一全局数据线可以实质上包括多条全局数据线。例如，在第一存储单元组中，可以响应于单一的列选择信号来选择八条位线中的任一条，其中第一全局数据线可以包括与八条位线相对应的八条全局数据线。根据所选择的位线，将数据通过第一全局数据线中包括的八条全局数据线中的任一条输出。

第一至第八选择单元531至538的每一个可以与至少三条全局数据线相连。例外地，位于边缘处的第一选择单元531与第一全局选择线相连，并且与冗余全局数据线连接两次。根据3∶1MUX结构，冗余全局数据线可以与第一选择单元531的两个选择节点相连。

类似地，第二选择单元532与冗余全局数据线以及第一和第二全局数据线相连。此外，第三选择单元533与第一至第三全局数据线相连，…，第八选择单元538与第六至第八全局数据线相连。

当半导体存储器件500按照X8数据宽度选项操作时，根据图8所示的切换结构图案，第一至第八选择单元531至538的每一个中包括的复用器中只有左侧的两个开关可以操作，其中右侧的其余开关可以保持关断状态。因此，当修复带缺陷单元时，可以以单一全局数据线为单位执行移位操作。

例如，当通过相同的列选择信号访问第一至第八存储单元组中的数据时，其中访问第五存储单元组515中的带缺陷单元，将冗余存储单元组521以及第一至第四存储单元组511至514中的数据作为第一至第五数据输出至DQ0至DQ4。此外，阻止从第五存储单元组515输出的数据，并且将第六至第八存储单元组516至518中的数据作为第六至第八数据输出至DQ5至DQ7。

当半导体存储器件500按照X4数据宽度选项操作时，第一至第八选择单元531至538的每一个中包括的复用器中只有右侧的两个开关可以操作。当访问带缺陷单元时，执行用于修复带缺陷单元的数据线移位操作。在图8的情况下，可以两条全局数据线的组为单位执行移位操作。

现在将参考图9A至9C以及图10详细描述数据线移位操作的示例。

图9A至9C是描述图8的半导体存储器件500的操作的电路图。图9A示出了半导体存储器件500按照X8数据宽度选项操作的情况，其中对第五存储单元组515中的带缺陷单元进行访问。

根据第一至第八选择单元531至538的切换操作，对冗余全局数据线和第一至第四全局数据线执行了移位操作。例如，第一选择单元531选择性地输出通过冗余全局数据线接收的数据，并且第二至第五选择单元532至535选择性地输出通过第一至第四全局数据线接收的数据。

此外，阻止了通过第五全局数据线输出的数据，并且将通过第六至第八全局数据线接收的数据作为第六至第八数据输出至DQ5至DQ7，而不会进行移位操作。根据图9A的示例，即使在第一至第八存储单元组的任一个中出现带缺陷单元，也可以通过单一的冗余存储单元组521来修复弱单元。

图9B示出了半导体存储器件500按照X4数据宽度选项操作的情况，其中对第五存储单元组515中的带缺陷单元进行访问。

根据X4数据宽度选项，通过八个选择单元中的四个来发送和接收数据。例如，可以将通过奇数全局数据线传输的数据作为第一至第四数据输出至第一、第三、第五和第七输入/输出节点DQ0、DQ2、DQ4和DQ6，也称作第一至第四奇数模式输入/输出节点DQ00、DQ01、DQ02和DQ03。在这种情况下，对于存储器访问，可以附加地使用第十一列地址CA11，并且例如可以访问第一、第三、第五和第七存储单元组511、513、515和517。

根据上述示例，可以将多个存储单元组(例如，第一至第八存储单元组)分类为偶数区域和奇数区域，并且可以使用单一的冗余单元对偶数区域或奇数区域中的带缺陷单元进行修复。也就是说，基于移位操作，可以使用单一的冗余全局数据线对四个存储单元组的任一个中的带缺陷单元进行修复。

当访问奇数区域的第五存储单元组515中的带缺陷单元时，通过第一、第三、第五和第七选择单元531、533、535和537的切换操作来执行数据线移位操作。例如，通过第一选择单元531的切换操作将通过冗余全局数据线传输的数据作为第一数据输出至DQ0。

因为以两条全局数据线的组为单位对第一全局数据线进行移位，所以通过第三选择单元533的切换操作将通过第一全局数据线传输的数据作为第二数据输出至DQ2(DQ01)。类似地，通过第五选择单元535的切换操作将通过第三全局数据线传输的数据作为第三数据输出至DQ4(DQ02)。然而，阻止了通过与第五存储单元组515相对应的第五全局数据线的数据输出，并且通过第七全局数据线和第七选择单元537将第七存储单元组517中的数据作为第四数据输出至DQ6(DQ03)。

根据图9B所示的X4数据宽度选项，对偶数区域的第二、第四、第六和第八存储单元组512、514、516和158中的数据不进行访问。尽管图9B示出了与偶数区域相对应的第二、第四、第六和第八选择单元532、534、536和538选择对应的全局数据线的示例，但是因为阻止了对第二、第四、第六和第八存储单元组512、514、516和518的访问，并且也阻止了通过相应的输入和输出管脚DQ的数据传输，所以第二、第四、第六和第八选择单元532、534、536和538可以分别选择第二、第四、第六和第八全局数据线。作为另一示例，第二、第四、第六和第八选择单元532、534、536和538可以在切换操作中不选择全局数据线。

图9C示出了半导体存储器件500按照X4数据宽度选项操作的情况，其中对第四存储单元组514中的带缺陷单元进行访问。

根据X4数据宽度选项，可以对偶数区域中的存储单元组(例如，第二、第四、第六和第八存储单元组512、514、516和518)进行访问(例如，偶操作模式)，并且因此，可以在第二、第四、第六和第八输入/输出节点DQ1、DQ3、DQ5和DQ7(也称作第一至第四偶数输入/输出节点DQE0至DQE3)处输出通过奇数全局数据线传输的数据。根据X4数据宽度选项也可以将第十一列地址CA11附加地用于存储器访问，并且在这种情况下，可以使用单一冗余全局数据线来灵活地修复第二、第四、第六和第八存储单元组512、514、516和518中的带缺陷单元。

当访问第四存储单元组514中的带缺陷单元时，通过第二、第四、第六和第八选择单元532、534、536和538的切换操作执行数据线移位操作。例如，通过第二选择单元532的切换操作将通过冗余全局数据线传输的数据作为第一数据输出至DQE0。此外，通过第四选择单元534的切换操作将通过第二全局数据线传输的数据作为第二数据输出至DQE1。

然而，阻止了通过第四全局数据线输出的数据，并且通过第六和第八选择单元536和538将通过第六和第八全局数据线传输的数据作为第三和第四数据输出至DQE2和DQE3，而无须移位操作。

图10示出了半导体存储器件500按照X16选项操作的情况。如图10所示，通过对十六个存储单元组进行访问将第一至第十六数据输出至输入/输出节点DQ0至DQ15，其中可以使用一个冗余存储单元组521修复第一存储单元阵列501中包括的八个存储单元组中的带缺陷单元，并且可以使用另一冗余存储单元组522修复第二存储单元阵列502中包括的八个存储单元组中的带缺陷单元。当半导体存储器件500按照X16数据宽度选项操作时，执行对十六个存储单元组的访问，并且因此，可以将十六个存储单元组中的数据输出作为第一至第十六数据DQ0至DQ15。然而，当半导体存储器件500按照X8数据宽度选项操作时，可以只访问第一和第二存储单元阵列501和502之一。例如，对第一存储单元阵列501进行访问，并且因此可以输出第一存储单元阵列501中包括的存储单元组中的数据。

在本实施例中，在X16数据宽度选项和X8数据宽度选项中，可以通过单一的冗余全局数据线灵活地修复八个存储单元组中的带缺陷单元。也就是说，当在一特定存储单元组中出现带缺陷单元时，即使在八个存储单元组的任意位置中出现带缺陷单元，也可以通过以单一全局数据线为单位执行移位操作来执行修复。此外，在X4数据宽度选项中，可以根据所选择的存储单元组，通过单一的冗余全局数据线灵活地修复四个存储单元组中的带缺陷单元。例如，可以通过单一的冗余全局数据线修复偶数区域或奇数区域中的带缺陷单元。

图11是根据本发明构思另一实施例的半导体存储器件600的方框图。图11示出了这样的示例：与各种数据宽度选项相应地执行修复操作，并且与上述实施例中的单方向移位不同，沿两个方向执行数据线移位操作以进行修复。此外，图11示出了这样的示例：存储单元阵列610中包括四个存储单元组611至614以及两个冗余存储单元组621和622，并且与四个存储单元组611至614相应地设置了第一至第四选择单元631至634。

如图11所示，第一至第四输入/输出节点DQ0至DQ3与第一至第四选择单元631至634相连。第一选择单元631的切换操作利用与之相连的第一冗余全局数据线以及第一和第二全局数据线来执行。类似地，第一至第三全局数据线与第二选择单元632相连，第二至第四全局数据线与第三选择单元633相连，第三和第四全局数据线以及第二冗余全局数据线与第四选择单元634相连。

在图11的实施例中，因为与存储单元组的所需(或者备选地，预定)数目相应地设置了两个冗余存储单元组621和622，所以可以同时修复至少两个存储单元组中的带缺陷单元。也就是说，即使当响应于单一的列选择信号所访问的两个存储单元中同时出现故障时，也可以同时修复这两个存储单元。更具体地，可以使用一个冗余存储单元组修复与全部存储单元组的一半相对应的存储单元组中的带缺陷单元，并且可以使用另一个冗余存储单元组修复与其余的一半相对应的存储单元组中的带缺陷单元。现在将参考图12至14详细地描述图11的半导体存储器件600的操作。

图12是图11的半导体存储器件600的示例的电路图。图12示出了与第一至第八存储单元组相应地设置第一和第二冗余存储单元组621和622的示例。此外，与第一至第八存储单元组相应地设置第一至第八选择单元631至638，并且当选择X8选项时，通过第一至第八选择单元631至638向第一至第八输入/输出节点DQ0至DQ7输出第一至第八数据。如在上述实施例中那样，当半导体存储器件600按照X16选项操作时，通过访问另外八个存储单元组(未示出)来输出第九至第十六数据(未示出)。

第一冗余存储单元组621用于修复四个存储单元组中的带缺陷单元。例如，第一冗余存储单元组621用于修复第一至第四存储单元组中的带缺陷单元，而第二冗余存储单元组622用于修复第五至第八存储单元组中的带缺陷单元。如图12所示，使用第一冗余存储单元组621修复第二存储单元组612中的带缺陷单元，并且使用第二冗余存储单元组622修复第五存储单元组615中的带缺陷单元。

图13A至13C是用于描述图12的半导体存储器件600按照X8和X4数据宽度选项的操作的电路图。图13A示出了设置X8数据宽度选项的示例。当访问第二存储单元组612中的带缺陷单元时，阻止第二存储单元组612中的数据输出，并且代之以通过第一选择单元631将通过与第一冗余存储单元组621相对应的第一冗余全局数据线传输的数据输出作为第一数据DQ0。类似地，通过第一全局数据线的移位操作，通过第二选择单元632将通过第一全局数据线传输的数据输出作为第二数据DQ1。将通过第三和第四全局数据线传输的数据输出作为第三和第四数据DQ2和DQ3，而无需移位操作。

使用第二冗余存储单元组622修复第五存储单元组615中的带缺陷单元。通过第八选择单元638将通过与第二冗余存储单元组622相对应的第二冗余全局数据线传输的数据作为第八数据输出至DQ7。类似地，执行第六至第八全局数据线的移位操作，并且因此，通过第五至第七选择单元635至637将通过第六至第八全局数据线传输的数据作为第五至第七数据输出至DQ4至DQ6。

图13B和13C示出了半导体存储器件600按照X4数据宽度选项操作的示例。如图13B所示，当访问左侧的四个存储单元组的任一个中的带缺陷单元时，使用第一冗余存储单元组621修复带缺陷单元。然而，如图13C所示，当访问右侧的四个存储单元组的任一个中的带缺陷单元时，使用第二冗余存储单元组622修复带缺陷单元。

参考图13B，当设置X4选项时，可以同时访问四个存储单元组。例如，可以将八个存储单元组分类为偶数区域和奇数区域。可以访问偶数区域中包括的第二、第四、第六和第八存储单元组中的数据，并且将所访问的数据输出作为第一至第四数据DQ00至DQ03。如图13B所示，使用第一冗余存储单元组621修复偶数区域的第四存储单元组614中的带缺陷单元，并且通过数据线移位操作阻止第四存储单元组614中的数据输出。通过第一选择单元631将通过与第一冗余存储单元组621相对应的第一冗余全局数据线传输的数据作为第一数据输出至DQ00。此外，通过第三选择单元633将通过与第二存储单元组612相连的第二全局数据线传输的数据作为第二数据输出至DQ01。

沿相反方向(例如，图13B的向左方向)对图13B右侧设置的全局数据线进行移位，并且因此，通过第五和第七选择单元635和637将通过分别与第六和第八存储单元组相连的第六和第八全局数据线传输的数据作为第三和第四数据输出至DQ02和DQ03。

图13C示出了这样的示例：对奇数区域中的第一、第三、第五和第七存储单元组进行访问，并且对第五存储单元组615中的带缺陷单元进行修复。如图13C所示，为了修复第五存储单元组615中的带缺陷单元，通过第八选择单元638将通过与第二冗余存储单元组622相对应的第二冗余全局数据线传输的数据作为第四数据输出至DQE3。此外，分别通过第二、第四和第六选择单元632、634和635将没有出现带缺陷单元的第一、第三和第七存储单元组中的数据作为第一至第三数据输出至DQE0至DQE2。

图14示出了半导体存储器件600按照X16数据宽度选项操作的示例，其中对来自第一单元阵列610_1和第二单元阵列610_2的数据进行访问，并且将这些数据作为第一至第十六数据输出至DQ0至DQ15。第一单元阵列610_1包括多个存储单元组以及第一和第二冗余存储单元组621和622。类似地，第二单元阵列610_2包括多个存储单元组以及第三和第四冗余存储单元组623和624。

数据线选择模块630包括多个选择单元(未示出)，所述选择单元可以执行如图13A、13B和13C所述的切换操作。因此，基于数据线选择操作阻止访问带缺陷单元并且将其输出至外部，而代之以输出通过访问第一至第四冗余存储单元组621至624获得的数据。当半导体存储器件600按照X8数据宽度选项操作时，可以对第一和第二单元阵列610_1和610_2的任一个进行访问，而当半导体存储器件600按照X4数据宽度选项操作时，可以对第一和第二单元阵列610_1和610_2的任一个中的多个存储单元组的一半进行访问。

根据上述实施例，在一个单元阵列的两侧(例如，左侧和右侧)设置冗余存储单元组，并且可以根据带缺陷单元的位置使用任一个冗余存储单元组来执行修复。此外，可以同时访问两个带缺陷单元，并且在这种情况下，可以使用两个冗余存储单元组同时修复这两个带缺陷单元。例如，可以根据包括带缺陷单元的存储单元组的位置，使用这两个冗余存储单元组的任一个来修复偶数区域的存储单元组中的带缺陷单元。

图15是根据本发明构思另一实施例的半导体存储器件700的方框图。图15示出了这样的示例：即使当数据线选择模块使用2∶1MUX时，也按照各种数据宽度选项来修复带缺陷单元。

如图15所示，半导体存储器件700可以包括多个存储单元组(例如，第一至第四存储单元组711至714)，其中可以将第一至第四存储单元组711至714分类为多个区域(例如，偶数区域和奇数区域)。此外，半导体存储器件700可以包括冗余存储单元组721，用于修复第一至第四存储单元组711至714中的带缺陷单元。此外，半导体存储器件700可以包括：第一至第四选择单元731至734，作为数据线选择模块；以及偶/奇选择单元740，用于选择偶数区域或奇数区域的修复。可以基于偶/奇选择单元740的切换操作，将冗余全局数据线连接至第一或第二选择单元731或732。

在图15的实施例中，因为基于偶数或奇数区域执行修复，所以可以以两条全局数据线的组为单位执行数据线移位操作。因此，第三选择单元733连接至与第一和第三存储单元组711和713相连的第一和第三全局数据线，且第四选择单元734连接至与第二和第四存储单元组712和714相连的第二和第四全局数据线。第一选择单元731连接至与冗余存储单元组721相连的冗余全局数据线以及与第一存储单元组711相连的第一全局数据线，并且第二选择单元732连接至与冗余存储单元组721相连的冗余全局数据线以及与第二存储单元组712相连的第二全局数据线。

根据图15的实施例，当对奇数区域(例如，第一和第三存储单元组711和713)中的带缺陷单元进行修复时，基于偶/奇选择单元740的切换操作将冗余全局数据线与第一选择单元731相连，而当对偶数区域(例如，第二和第四存储单元组712和714)中的带缺陷单元进行修复时，基于偶/奇选择单元740的切换操作，将冗余全局数据线与第二选择单元732相连。因此，可以使用2∶1MUX，按照各种数据宽度选项例如X4、X8和X16数据宽度选项，对带缺陷单元进行修复，现在将参考图16、17A和17B详细描述与之相关的操作。

如图16所示，半导体存储器件700可以包括多个存储单元组、冗余存储单元组721以及第一至第八选择单元731至738，用于对数据线进行移位以修复带缺陷单元。半导体存储器件700还可以包括偶/奇选择单元740，用于选择偶数区域或奇数区域，其中第一至第八选择单元731至738以及偶/奇选择单元740的每一个可以包括至少一个2∶1MUX。备选地，偶/奇选择单元740可以包括一对晶体管。可以基于例如由选择控制逻辑270中存储的CA11比特所表示的偶/奇操作模式来控制偶/奇选择单元740。另外，在有利于冗余全局数据线直接连接到第一和第二选择单元731和732的情况下，可以取消偶/奇选择单元740；然而，偶/奇选择单元740的使用减小了选择单元731和732的负担。

图16示出了根据X8或X16数据宽度选项从八个存储单元组输出第一至第八数据DQ0至DQ7的示例。如果对奇数区域的第五存储单元组715中的带缺陷单元进行访问，则基于偶/奇选择单元740的切换操作将通过冗余全局数据线传输的数据输入到第一选择单元731，并且作为第一数据输出至DQ0。

基于选择单元731至738的切换操作来执行与奇数区域中的存储单元组相对应的全局数据线之间的移位操作，并且因此，对第五存储单元组715中的带缺陷单元进行修复。例如，通过第三选择单元733将通过第一全局数据线传输的数据作为第三数据输出至DQ2，并且通过第五选择单元735将通过第三全局数据线传输的数据作为第五数据输出至DQ4。阻止通过与带缺陷单元相连的第五全局数据线传输的数据输出，并且通过第七选择单元737将通过第七全局数据线传输的数据作为第七数据输出至DQ6。

不必执行与偶数区域中的存储单元组相对应的全局数据线的移位操作，并且因此，可以通过第二、第四、第六和第八选择单元732、734、736和738输出通过与第二、第四、第六和第八存储单元组相对应的第二、第四、第六和第八全局数据线传输的数据。

图17A和17B示出了半导体存储器件700按照X4数据宽度选项操作的示例。图17A示出了在奇数区域的存储单元组中出现带缺陷单元的示例，而图17B示出了在偶数区域的存储单元组中出现带缺陷单元的示例。

如图17A所示，当在属于奇数区域的第五存储单元组715中出现带缺陷单元时，基于偶/奇选择单元740的切换操作，通过第一选择单元731将通过冗余全局数据线传输的数据作为第一数据输出至DQ00。此外，执行移位操作直到包括带缺陷单元的第五存储单元组715为止，并且因此，分别通过第三和第五选择单元733和735将通过第一和第三全局数据线传输的数据作为第二和第三数据输出至DQ01和DQ02。通过第七选择单元737将通过第七全局数据线传输的数据作为第四数据输出至DQ03。

不执行对属于偶数区域的存储单元组的访问，并且因此，与偶数区域相对应的选择单元(例如，第二、第四、第六和第八选择单元732、734、736和738)可以维持相应全局数据线(例如第二、第四、第六和第八全局数据线)的切换连接状态，或者可以阻止其连接。

如图17B所示，当在属于偶数区域的第四存储单元组714中出现带缺陷单元时，基于偶/奇选择单元740的切换操作，通过第二选择单元732将通过冗余全局数据线传输的数据作为第一数据输出至DQE0。此外，执行移位操作直到包括带缺陷单元的第四存储单元组714为止，并且因此，通过第四选择单元734将通过第二全局数据线传输的数据作为第二数据输出至DQE1。分别通过第六和第八选择单元736和738将通过第六和第八全局数据线传输的数据作为第三和第三数据输出至DQE2和DQE3。

图18是根据本发明构思另一实施例的半导体存储器件800的方框图。图18示出了这样的示例：当数据线选择模块使用2∶1MUX时，按照各种数据宽度模式修复弱单元，其中同时对两个存储单元组中的弱单元进行修复。

如图18所示，半导体存储器件800可以包括多个存储单元组(例如第一至第四存储单元组811至814)和多个冗余存储单元组(例如，第一和第二冗余存储单元组821和822)。此外，可以将第一至第四存储单元组811至814分类为多个区域，例如偶数区域和奇数区域。此外，第一和第二冗余存储单元组821和822包括用于修复奇数区域(例如，第一和第三存储单元组811和813)中的带缺陷单元的第一冗余存储单元组821以及用于修复偶数区域(例如，第二和第四存储单元组812和814)中的带缺陷单元的第二冗余存储单元组822。此外，半导体存储器件800可以包括第一至第四选择单元831至834作为数据线选择模块。

尽管在之前的实施例中基于偶/奇选择单元740的切换操作来使用单一冗余存储单元组执行偶数或奇数区域的修复，但是根据本实施例，使用第一冗余存储单元组821执行属于偶数和奇数区域之一的任一存储单元组的修复，并且使用第二冗余存储单元组822执行属于另一区域的任一存储单元组的修复。因此如图18所示，可以以两条全局数据线的组为单位执行数据线移位操作以进行修复。

与第一冗余存储单元组821相对应的第一冗余全局数据线连接到第一选择单元831，并且与第一存储单元组811相对应的第一全局数据线共同连接到第一和第三选择单元831和833。此外，与第二冗余存储单元组822相对应的第二冗余全局数据线连接到第四选择单元834，并且与第四存储单元组814相对应的第四全局数据线共同连接到第二和第四选择单元832和834。现在将参考图19A至19C详细描述图18的半导体存储单元800的操作。

如图19A所示，半导体存储器件800可以包块多个存储单元组、第一和第二冗余存储单元组821和822以及第一至第八选择单元831至838，所述选择单元用于通过对数据线进行移位来修复弱单元。第一至第八选择单元831至838的每一个可以包括至少一个2∶1MUX。

图19A示出了这样的示例：根据X8或X16选项从八个存储单元组在输入/输出节点DQ0至DQ7上输出第一至第八数据，其中当对第五和第六存储单元组815和816中的带缺陷单元进行访问时，对带缺陷单元进行修复。

使用第一冗余存储单元组821对属于奇数区域的第五存储单元组815中的带缺陷单元进行修复。为此，执行数据线移位操作，并且如图19A所示，通过第一选择单元831将通过第一冗余全局数据线传输的数据作为第一数据输出至DQ0。此外，通过移位操作，通过第三选择单元833将通过第一全局数据线传输的数据作为第三数据输出至DQ2，并且通过移位操作，通过第五选择单元835将通过第三全局数据线传输的数据作为第五数据输出至DQ4。阻止通过第五全局数据线传输的数据输出，并且通过第七选择单元837将通过第七全局数据线传输的数据作为第七数据输出至DQ6。

使用第二冗余存储单元组822对属于偶数区域的第六存储单元组816中的带缺陷单元进行修复。为此，执行数据线移位操作，并且如图19A所示，通过第八选择单元838将通过第二冗余全局数据线传输的数据作为第八数据输出至DQ7。此外，通过第六选择单元836将通过第八全局数据线传输的数据作为第六数据输出至DQ5，并且阻止通过第六全局数据线传输的数据输出。此外，分别通过第二和第四选择单元832和834将通过第二和第四全局数据线传输的数据作为第二和第四数据输出至DQ1和DQ3。

图19B和19C示出了图19A的半导体存储器件800按照X4数据宽度选项操作的示例。图19B示出了在属于奇数区域的存储单元组中出现带缺陷单元的示例，而图19C示出了在属于偶数区域的存储单元组中出现带缺陷单元的示例。

如图19B所示，当在属于奇数区域的第五存储单元组815中出现带缺陷单元时，通过第一选择单元831将通过第一冗余全局数据线传输的数据作为第一数据输出至DQ00。此外，执行移位操作直到包括带缺陷单元的第五存储单元组815为止，并且因此，分别通过第三至第五选择单元833和835将通过第一和第三全局数据线传输的数据作为第二和第三数据输出至DQ01和DQ02。阻止通过第五全局数据线传输的数据输出，并且通过第七选择单元835将通过第七全局数据线传输的数据作为第四数据输出至DQ03。

如图19C所示，当在属于偶数区域的第六存储单元组816中出现带缺陷单元时，通过第八选择单元838将通过第二冗余全局数据线传输的数据作为第四数据输出至DQE3。此外，执行移位操作直到包括带缺陷单元的第六存储单元组816为止，并且因此，通过第六选择单元836将通过第八全局数据线传输的数据作为第三数据输出至DQE2。阻止通过第六全局数据线传输的数据输出，并且分别通过第二和第四选择单元832和834将通过第二和第四全局数据线传输的数据作为第一和第二数据输出至DQE0和DQE1。

根据上述实施例，即使半导体存储器件使用各种选项例如X16、X8和X4数据宽度选项来操作，也可以对带缺陷单元进行修复，并且可以使用单一的冗余存储单元组对多个存储单元组中的带缺陷单元进行修复。此外，通过在每个包括多个存储单元组的单元阵列中设置至少两个冗余存储单元组，即使在同时访问两个或更多带缺陷单元时，也可以对带缺陷单元同时进行修复。例如，可以将多个存储单元组分类为多个区域，例如偶数区域和奇数区域，并且可以在每一个区域中使用单独的冗余存储单元组来执行修复。

图20是根据本发明构思另一实施例的半导体存储器件900的方框图。如图20所示，半导体存储器件900可以包括一个或多个单元阵列910_1和910_2以及数据线选择模块930。存储单元阵列910_1和910_2可以在分离的芯片上。为了便于描述，没有示出行解码器、列解码器和用于存储器操作的其他外围电路。

一个或多个单元阵列910_1和910_2的每一个可以包括多个存储单元组MCG和冗余存储单元组RMCG。例如，第一单元阵列910_1可以包括多个存储单元组911以及与多个存储单元组911相对应的第一冗余存储单元组921，并且第二单元阵列910_2可以包括多个存储单元组912以及与多个存储单元组912相对应的第二冗余存储单元组922。当在第一和第二单元阵列910_1和910_2的每一个中设置八个存储单元组时，第一单元阵列910_1中的八个存储单元组分别与第一至第八全局数据线GDL11至GDL18相连，第二单元阵列910_2中的八个存储单元组分别与第九至第十六全局数据线GDL21至GDL28相连。

基于数据线选择模块930的数据线选择操作来执行修复。数据线选择模块930连接至分别与第一和第二单元阵列910_1和910_2相连的多个全局数据线GDL11至GDL18以及GDL21至GDL28，并且阻止输出带缺陷单元中的数据，而代之以通过数据线选择操作控制输出冗余单元中的数据。当将数据宽度选项设置为X8时，数据线选择模块930输出已经执行了修复的第一至第八数据DQ0至DQ7。

根据本实施例，数据线选择模块930执行与存储单元组相对应的全局数据线的选择操作，而不是分离地具有与第一和第二冗余存储单元组921和922相对应的冗余全局数据线。此外，第一冗余存储单元组921可以用于修复第二单元阵列910_2中的带缺陷单元，并且第二冗余存储单元组922可以用于修复第一单元阵列910_1中的带缺陷单元。例如，当在第一单元阵列910_1中出现带缺陷单元时，根据列选择操作将通过访问第二冗余存储单元组922获得的数据传输至第二单元阵列910_2中的任一全局数据线(例如，第九全局数据线GDL21)，并且数据线选择模块930通过执行数据线选择操作阻止输出带缺陷单元中的数据，而是代之以输出第二冗余存储单元组922中的数据。当在第一单元阵列910_1的第三存储单元组中出现带缺陷单元时，数据线选择模块930阻止输出通过第三全局数据线GDL13传输的数据，而是代之以输出通过第九全局数据线GDL21传输的数据。

根据图20的实施例，不会产生用于设置与第一和第二冗余存储单元组921和922相对应的分离冗余全局数据线的开销面积。第一和第二冗余存储单元组921和922的每一个通过列选择操作连接到任一全局数据线。因此，通过与第一和第二单元阵列910_1和910_2的任一个相对应的全局数据线以及与第一和第二单元阵列910_1和910_2的另一个中的冗余存储单元组相连的全局数据线的选择操作，可以对带缺陷单元进行修复。尽管在图20中未示出，但是当访问第二单元阵列910_2时，数据线选择模块930通过执行第九至第十六全局数据线GDL21至GDL28和第八全局数据线GDL18的选择操作，将第一至第八数据输出至DQ0至DQ7。

图21A至21D是用于描述图20的半导体存储器件900的电路图和方框图。

如图21A所示，第一单元阵列910_1可以包括多个存储单元组和第一冗余存储单元组921，并且第二单元阵列910_2可以包括多个存储单元组和第二冗余存储单元组922。此外，还可以设置用于操作第一和第二单元阵列910_1和910_2中的字线的行解码器940以及用于列选择操作的列解码器951和952。此外，数据线选择模块930可以包括多个选择单元。每一个选择单元包括至少一个复用器，并且图21A示出了使用2∶1MUX的示例。如图所示，选择单元938连接至第一阵列910_1中的第八全局数据线GDL18以及第二阵列910_2中的第一全局数据线GDL21。类似地，选择单元939连接至第一阵列910_1中的第八全局数据线GDL18以及第二阵列910_2中的第一全局数据线GDL21。

如上所述，基于列选择操作，可以使用第二单元阵列910_2中的第二冗余存储单元组922对第一单元阵列910_1中的带缺陷单元进行修复，并且可以通过与第二单元阵列910_2相对应的全局数据线传输第二冗余存储单元组922中的数据。例如，通过与第一单元阵列910_1相对应的第八选择单元938相连的第九全局数据线GDL21传输第二冗余存储单元组922中的数据。也可以执行这种操作的逆操作，其中第一冗余存储单元组921经由选择单元939对第二单元阵列910_2中的缺陷进行修复。

图21B示出了图21A的半导体存储器件900执行行和列选择操作的示例。如图21B所示，行解码器940操作第一和第二单元阵列910_1和910_2中的字线，并且列解码器950可以包括分别与第一和第二单元阵列910_1和910_2相对应的第一和第二列解码器951和952以及分别与第一和第二冗余存储单元组921和922相对应的第一和第二冗余列解码器953和954。将行地址RA或解码的行地址提供给行解码器940，并且将列地址CA或解码的列地址提供给列解码器950。

行解码器940响应于行地址RA同时使能第一和第二单元阵列910_1和910_2中的字线。因此，可以同时选择第一和第二单元阵列910_1和910_2的任一个中的存储单元(例如正常存储单元)以及第一和第二单元阵列910_1和910_2的另一个中的冗余单元。

可以根据列地址CA，通过列选择操作将正常存储单元中的数据和冗余单元中的数据传输至数据线。例如，可以将列地址CA提供给与第一单元阵列910_1相对应的第一列解码器951以及与第二冗余存储单元组922相对应的第二冗余列解码器954。如上所述，根据冗余列选择线的使能，可以通过全局数据线传输冗余单元中的数据。例如，可以通过第九全局数据线GDL21传输第二冗余存储单元组922中的数据。此外，可以通过上述实施例中的列地址匹配操作来控制是否使能冗余列选择线。

图21C示出了图21A的半导体存储器件900中包括的数据线选择模块930的数据线移位操作的示例。如在上述实施例中那样，基于数据线选择模块930的数据线选择操作，阻止输出带缺陷单元中的数据，控制输出冗余存储单元中的数据。图21C示出了与第五全局数据线GDL15相连的存储单元是带缺陷单元的情况，并且在这种情况下，通过第一至第四选择单元931至934将通过第一至第四全局数据线GDL11至GDL14传输的数据作为第一至第四数据输出至DQ0至DQ3，并且阻止通过第五全局数据线GDL15传输的数据输出。此外，通过第五至第七选择单元935至937将通过第六至第八全局数据线GDL16至GDL18传输的数据作为第五至第七数据输出至DQ4至DQ6，并且通过第九全局数据线GDL21和第八选择单元938将第二冗余存储单元组922中的数据作为第八数据输出至DQ7。

图21D示出了全局数据线GDL21与冗余单元相连的示例。在图21D中只示出了一个存储单元组912，并且存储单元组912包括与其中的存储单元相连的多条位线BL。基于列选择区域912_1的列选择操作，多条位线BL与全局数据线GDL21相连。

类似地，冗余存储单元组922包括与其中冗余单元相连的多条冗余位线RBL。还包括用于将冗余存储单元组922与全局数据线GDL21相连的冗余列选择区域922_1，并且基于冗余列选择区域922_1的列选择操作，将冗余单元中的数据通过全局数据线GDL21传输。

另外，在一个实施例中，针对第一阵列910_1的第一组多个输入/输出节点和针对第二阵列910_2的第二组多个输入/输出节点共享相同的输入/输出节点。

图22示出了包括本发明构思实施例之一的半导体存储器件1100。参考图22，半导体存储器件1100可以包括用于驱动存储单元阵列和DRAM单元的各种电路模块，并且可以进行改进以包括上述实施例之一的修复结构和操作。

当芯片选择信号CS从禁用电平(例如，逻辑高)改变为使能电平(例如，逻辑低)时，可以使能定时寄存器1102。定时寄存器1102可以接收命令信号，例如时钟信号CLK、时钟使能信号CKE、芯片选择信号杠(bar)行地址选通信号杠列地址选通信号杠写入使能信号杠以及数据输入/输出掩蔽信号DQM，并且通过对接收的命令信号进行处理产生各种内部命令信号LRAS、LCBR、LWE、LCAS、LWCBR、LDQM，用于控制电路模块。

将定时寄存器1102所产生的内部命令信号中的一些存储在编程寄存器1104中，例如，可以将与数据输出相关的等待时间信息、突发(burst)长度信息等存储在编程寄存器1104中。可以将编程寄存器1104中存储的内部命令信号提供给等待时间&突发长度控制器1106，并且等待时间&突发长度控制器1106可以提供控制信号，用于控制经由列缓冲器1108输出至列解码器1110或者输出至输出缓冲器1112的数据中的等待时间或突发长度。

地址寄存器1120可以从外部接收地址ADD。可以经由行地址缓冲器1122将行地址提供给行解码器1124。此外，可以经由列缓冲器1108将列地址提供给列解码器1110。行地址缓冲器1122还可以接收由其中的刷新计数器(未示出)响应于刷新命令LRAS和LCBR产生的刷新地址，并且可以将行地址和刷新地址的任一个提供给行解码器1124。此外，地址寄存器1120可以将用于选择存储体(bank)的体信号提供给体选择单元1126。

行解码器1124可以对从行地址缓冲器1122接收的行地址或者刷新地址进行解码，并且使能存储单元阵列1101中的字线。列解码器1110可以对列地址进行解码，并且执行存储单元阵列1101中的位线的选择操作。例如，可以将列选择线应用于半导体存储器件1100以对列选择线执行选择操作。

读出放大器1130可以对通过行解码器1124和列解码器1110选择的存储单元中的数据进行放大，并且将放大的数据提供给输出缓冲器1112。可以将要写入到存储单元中的数据经由数据输入寄存器1132提供给存储单元阵列1101，并且输入/输出控制器1134可以控制通过数据输入寄存器1132的数据传输操作。

图23是根据本发明构思实施例的存储器系统1200的方框图。如图23所示，存储器系统1200可以包括存储器模块1210和存储器控制器1220。存储器模块1210可以包括在模块板上安装的至少一个半导体器件，例如至少一个半导体存储器件1212和用于管理存储器操作的存储器管理芯片1211。图23示出了DRAM芯片作为所述至少一个半导体存储器件1212，其中将DRAM芯片构造用于执行在上述任一实施例中公开的修复操作。例如，每一DARM芯片可以包括冗余单元，以基于数据线移位操作，阻止输出弱单元中的数据，而代之以输出冗余单元中的数据。存储器控制器1220提供各种信号，例如命令/地址CMD/ADD和时钟信号CLK，用于控制存储器模块1210中包括的至少一个半导体器件，并且通过与存储器模块1210通信来向存储器模块1210提供数据DQ或从存储器模块1210接收数据DQ。

在上述实施例中，为修复操作而执行的配置和操作中的一些可以通过存储器管理芯片1211来执行。例如，可以将与弱单元相关的地址信息存储在存储器管理芯片1211，并且因此，可以将用于使能冗余单元的行地址和列地址从存储器管理芯片1211提供给至少一个半导体存储器件1212。此外，存储器管理芯片1211可以输出控制代码，例如温度计代码，用于控制数据线移位操作，并且向至少一个半导体存储器件1212提供控制代码。

图24是根据本发明构思实施例的半导体存储系统1300的方框图。半导体存储系统1300可以包括根据本发明构思实施例的半导体存储器件。

参考图24，半导体存储系统1300可以包括非易失性存储器件1310以及与之相关的各种功能模块1320。非易失性存储器件1310可以包括诸如闪存器件之类的半导体存储器件，并且可以采用任一上述修复实施例的结构和操作。作为各种功能模块1320，可以包括经由总线相连的处理器(PROS)、RAM、高速缓存缓冲器(CBUF)、存储器控制器(Ctrl)和主机接口(HOST I/F)。RAM可以包括根据本发明构思实施例的半导体存储器件。处理器PROS控制存储器控制器Ctrl响应于主机的请求(命令、地址或数据)向非易失性存储器件1310发送数据或者从非易失性存储器件1310接收数据。可以将半导体存储系统1300中的处理器PROS和存储器控制器(Ctrl)实现为单一的ARM处理器。可以将操作处理器PROS所需的数据加载到RAM中。

主机接口HOST I/F接收主机的请求，并且将主机的请求发送给处理器PROS，或者将从非易失性存储器件1310接收的数据发送给主机。主机接口HOST I/F可以使用各种协议与主机相接口，这些协议例如通用串行总线(USB)、人机通信(MMC)、外围部件互连-快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小设备接口(ESDI)和智能电子驱动(IDE)。可以将要发送给非易失性存储器件1310的数据或者从非易失性存储器件1310接收的数据暂时存储在高速缓存缓冲器CBUF中。

非易失性存储器件1310可以使用各种类型的封装进行封装，这些封装例如封装上封装(PoP)、球栅阵列(BGA)、芯片规模封装(CSP)、有引线塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯(Die in Waffle Pack)、晶片式管芯、板载芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料金属四边引线扁平封装(MQFP)、薄四角扁平封装(TQFP)、小外廓封装(SOIC)、收缩式小外廓封装(SSOP)、薄小外廓封装(TSOP)、薄四角扁平封装(TQFP)、封装中系统(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理堆叠封装(WSP)。

图25是根据本发明构思实施例的网络系统1400的方框图。网络系统1400可以包括根据任一上述修复实施例的半导体存储器件。

参考图25，网络系统1400可以包括通过网络彼此相连的服务器系统SSYS和多个终端TEM1至TEMn。服务器系统SSYS可以包括用于对从与网络相连的多个终端TEM1至TEMn接收的请求进行处理的服务器，以及用于存储与所接收的请求相对应的数据的半导体存储器件MEM(例如，固态驱动器)。此外，服务器可以包括根据本发明构思实施例的半导体存储器件(未示出)。

图26是应用根据本发明构思实施例的半导体存储器件的另一存储器系统1800的方框图。

参考图26，存储器系统1800可以包括存储器模块1810和存储器控制器1820。存储器模块1810可以包括在模块板上安装的至少一个半导体存储器件1830。至少一个半导体存储器件1830可以通过DRAM芯片实现，并且至少一个半导体存储器件1830的每一个可以包括多个半导体层。多个半导体层可以包括至少一个主芯片1831和至少一个从芯片1832。可以在多个半导体层之间通过贯穿硅过孔(TSV)传输信号。

尽管在本实施例中描述了通过TSV执行半导体层之间的信号传输的结构，但是本实施例不局限与此，并且也可以应用于通过引线键合、插入或引线形成带进行层叠的结构。

此外，可以通过光学输入/输出连接执行半导体层之间的信号传输。例如，半导体层可以通过使用射频(RF)波或超声波的辐射方法、使用磁感应的感应耦合方法或者使用磁场谐振的非辐射方法来彼此相连。

辐射方法是通过使用天线如单极天线或平面倒F天线(PIFA)以无线方式传输信号的方法。在随时间改变的电场和磁场彼此影响的同时出现辐射，并且当存在相同频率的天线时，可以接收信号以满足入射波的极化特征。感应耦合方法是通过缠绕线圈若干次来产生沿一个方向较强的磁场、并且通过靠近在与缠绕的线圈类似频率下谐振的线圈来产生耦合的方法。非辐射方法是使用消逝波耦合的方法，其中电磁波通过近距离磁场在利用相同频率谐振的两种介质之间移动。主芯片1831和从芯片1832的每一个可以包括根据本发明构思实施例的基准电压发生器(未示出)。存储器模块1810可以经由系统总线与存储器控制器1820通信。可以经由系统总线在存储器模块1810和存储器控制器1820之间发送和接收数据DQ、命令/地址CMD/ADD、时钟信号CLK等。

尽管已经参照示例实施例具体地示出和描述了本发明的构思，但是应该理解，在不脱离所附权利要求的精神和范围的情况下，可以进行形式和细节上的各种变化。

Claims (21)

1.一种存储器件，包括：

存储单元阵列，所述存储单元阵列至少具有第一存储单元组、第二存储单元组和冗余存储单元组，第一存储单元组包括与第一数据线相关联的多个第一存储单元，第二存储单元组包括与第二数据线相关联的多个第二存储单元，冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元；

数据线选择电路，配置为提供第一数据线、第二数据线和冗余数据线之一与输入/输出节点之间的数据路径，

其中所述数据线选择电路包括与第一存储单元组相对应的第一选择单元和与第二存储单元组相对应的第二选择单元，

其中所述冗余数据线共同连接到第一选择单元和第二选择单元，

其中所述存储单元阵列包括多个存储单元组，所述多个存储单元组包括所述第一存储单元组和所述第二存储单元组，并且所述多个存储单元组被分类为第一区域和第二区域，以及

其中当使用第一区域和第二区域之一的数据宽度选项被选择时，根据所选择的区域，通过所述第一选择单元或所述第二选择单元输出来自所述冗余数据线的数据。

2.根据权利要求1所述的存储器件，还包括：

选择控制逻辑，配置为基于针对所述存储器件所选择的输出数据宽度来控制数据线选择电路。

3.根据权利要求2所述的存储器件，其中所述选择控制逻辑配置为基于针对所述存储器件所选择的输出数据宽度、以及是否检测到第一和第二存储单元组之一中的带缺陷存储单元，来控制数据线选择电路。

4.根据权利要求1所述的存储器件，还包括：

选择控制逻辑，配置为基于是否检测到第一和第二存储单元组之一中的带缺陷存储单元来控制数据线选择电路。

5.根据权利要求1所述的存储器件，其中所述数据线选择电路包括复用器，配置为提供第一数据线、第二数据线和冗余数据线之一与输入/输出节点之间的数据路径。

6.根据权利要求1所述的存储器件，其中

所述存储单元阵列包括第一至第n存储单元组，其中n大于等于2，第一至第n存储单元组分别与第一至第n数据线相关联；以及

所述数据线选择电路配置为提供(i)冗余数据线以及第一至第n数据线与(ii)第一至第n输入/输出节点之间的数据路径。

7.根据权利要求6所述的存储器件，其中

所述数据线选择电路包括第一至第n选择单元，所述第一至第n选择单元中的每一个配置为选择性地提供连接节点和一组选择节点之一之间的数据路径，所述第一至第n选择单元中的每一个的连接节点与第一至第n输入/输出节点中的相应节点相关联；

所述第一选择单元具有与冗余数据线相连的至少一个选择节点，并且具有与第一数据线相连的至少另一个选择节点；

所述第二选择单元具有与冗余数据线相连的一个选择节点，具有与第一数据线相连的至少另一个选择节点，并且具有与第二数据线相连的再一个选择节点；以及

第i选择单元具有分别与第(i-2)数据线、第(i—1)数据线和第i数据线相连的三个选择节点，其中i是3至n。

8.根据权利要求7所述的存储器件，还包括：

选择控制逻辑，配置为基于针对所述存储器件所选择的输出数据宽度以及是否检测到第一至第n存储单元组之一中的带缺陷存储单元，来控制数据线选择电路。

9.根据权利要求8所述的存储器件，其中所述选择控制逻辑配置为在所选择的输出数据宽度是8的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1和8之间。

10.根据权利要求9所述的存储器件，其中所述选择控制逻辑配置为在第一至第八存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第一至第八数据线之一的访问。

11.根据权利要求10所述的存储器件，其中如果第k存储单元组包括检测到的带缺陷存储单元，那么选择控制逻辑配置为控制数据线选择电路，使得第一至第k输入/输出节点分别与冗余数据线以及第一至第(k-1)数据线相连，并且第(k+1)至第八输入/输出节点分别与第(k+1)至第八数据线相连。

12.根据权利要求10所述的存储器件，其中如果第k存储单元组包括检测到的带缺陷存储单元，那么选择控制逻辑配置为控制数据线选择电路，使得第一至第(k-1)输入/输出节点分别与第一至第(k-1)数据线相连，并且第k至第八输入/输出节点分别与第(k+1)至第八数据线和冗余数据线相连。

13.根据权利要求9所述的存储器件，其中如果所选择的输出数据宽度是4，所述选择控制逻辑控制数据线选择电路提供第m数据线和第m输入/输出节点之间的数据路径，其中m在奇操作模式下是1、3、5和7，并且m在偶操作模式下是2、4、6和8。

14.根据权利要求13所述的存储器件，其中所述选择控制逻辑配置为在奇操作模式下在第一、第三、第五和第七存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第一、第三、第五和第七数据线之一的访问；并且所述选择控制逻辑配置为在偶操作模式下在第二、第四、第六和第八存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第二、第四、第六和第八数据线之一的访问。

15.根据权利要求8所述的存储器件，其中所述选择控制逻辑配置为在所选择的输出数据宽度是16、32和64之一的情况下，控制数据线选择电路提供第i存储单元组和第i输入/输出节点之间的数据路径，其中i在1与16、32和64之一之间。

16.根据权利要求15所述的存储器件，其中所述选择控制逻辑配置为在第一至第p存储单元组之一中存在检测到的带缺陷存储单元的情况下，用经由冗余数据线的访问替换经由第一至第p数据线之一的访问，其中p是16、32和64之一。

17.根据权利要求8所述的存储器件，其中

所述存储单元阵列包括第一和第二冗余存储单元组，所述第一冗余存储单元组包括与第一冗余数据线相关联的多个第一冗余存储单元，所述第二冗余存储单元组包括与第二冗余数据线相关联的多个第二冗余存储单元；以及

所述数据线选择电路配置为提供(i)第一和第二冗余数据线以及第一至第n数据线与(ii)第一至第n输入/输出节点之间的数据路径。

18.根据权利要求7所述的存储器件，其中所述第一至第n选择单元中的每一个包括3∶1复用器。

19.根据权利要求7所述的存储器件，其中所述第一至第n数据线中的至少一个与沿存储单元阵列的长度方向设置的读出放大器相连，并且所述冗余数据线与沿存储单元阵列的宽度方向设置的读出放大器相连。

20.根据权利要求1所述的存储器件，其中所述第一和第二数据线中的至少一个与沿存储单元阵列的长度方向设置的读出放大器相连，并且所述冗余数据线与沿存储单元阵列的宽度方向设置的读出放大器相连。

21.一种替换存储单元阵列中的带缺陷存储单元的方法，所述存储单元阵列至少具有第一存储单元组、第二存储单元组和冗余存储单元组，所述第一存储单元组包括与第一数据线相关联的多个第一存储单元，所述第二存储单元组包括与第二数据线相关联的多个第二存储单元，并且所述冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元，所述方法包括：

提供第一数据线、第二数据线和冗余数据线之一与输入/输出节点之间的数据路径，

其中通过使用与第一存储单元组相对应的第一选择单元和与第二存储单元组相对应的第二选择单元来提供数据路径，

其中所述冗余数据线共同连接到第一选择单元和第二选择单元，

其中所述存储单元阵列包括多个存储单元组，所述多个存储单元组包括所述第一存储单元组和所述第二存储单元组，并且所述多个存储单元组被分类为第一区域和第二区域，以及

其中当使用第一区域和第二区域之一的数据宽度选项被选择时，根据所选择的区域，通过所述第一选择单元或所述第二选择单元输出来自所述冗余数据线的数据。