CN103814410A - 具有包括专用冗余区域的层的存储系统 - Google Patents

Abstract

公开了可包括第一层的系统和方法，该第一层包括第一冗余存储元件、输入/输出接口、第一层熔丝盒和熔丝烧断控制。这些系统和方法还可以包括通过第一连接耦合到第一层的第二层，该第二层包括第二层存储元件和耦合到第一冗余存储元件的第二层熔丝盒。此外，这些系统和方法还可以包括耦合到第一层的冗余寄存器，其中当第二层存储元件的部分出现故障时，冗余寄存器向熔丝烧断控制提供信息，该熔丝烧断控制通过在第一层熔丝盒和第二层熔丝盒中烧断元件来分配第一冗余存储元件的部分，以便为第二层存储元件的故障部分提供冗余。

Description

具有包括专用冗余区域的层的存储系统

相关申请的交叉引用及优先权要求

本申请要求申请号为61/535522的美国临时专利申请的优先权。

技术领域

本发明总的涉及电子存储器，并且更具体地，涉及半导体元件的组内的冗余元件的布置。

背景技术

由于现代加工技术的越来越小的单元间距，高密度存储装置可能遭受许多存储器故障。就制造良率来说，丢弃具有这些故障的高密度存储装置是不可接受的。在过去，针对这些小的并且可修复的多个存储器故障的解决方案要求预先分配每个高密度存储装置芯片存储阵列的大区域，以便为存储器故障提供冗余。在遭遇存储器故障时，这种方法在存储阵列中的空间丢失和密度两方面的代价都很高。

需要能够为高密度存储装置内的故障提供冗余，同时最小化冗余所需的空间并且允许对冗余分配进行有效控制的系统和方法。

发明内容

在本公开的一个实施例中，公开了可包括第一层的系统和方法，该第一层包括第一冗余存储元件、输入/输出接口、第一层熔丝盒和熔丝烧断控制。这些系统和方法还可以包括通过第一连接耦合到第一层的第二层，该第二层包括第二层存储元件和耦合到第一冗余存储元件的第二层熔丝盒。在另一个实施例中，这些系统和方法可以包括耦合到第一层的冗余寄存器，其中当第二层存储元件的部分出现故障时，冗余寄存器向熔丝烧断控制提供信息，该熔丝烧断控制通过在第一层熔丝盒和第二层熔丝盒中烧断元件来分配第一冗余存储元件的部分，从而为第二层存储元件的故障部分提供冗余。

在另一个实施例中，公开了一种方法，该方法包括检验位于包括存储单元的半导体材料的至少三个层上的多个存储单元、确定在包括存储单元的半导体材料的至少三个层内的故障的位置，以及为在包括存储单元的半导体材料的至少三个层内的每个故障分配类型。该方法还可以包括基于故障的位置和类型确定芯片是否可修复、使用主层中提供的冗余来修复该至少三个层的故障，并且在每一层上存储修复信息。

附图说明

现在，将参照附图来描述根据本发明的实施例，其中同样的参考编号指示相同的元素。

图1是根据本公开的一个实施例的主层的框图；

图2是根据本公开的一个实施例的从层的框图；

图3是根据本公开的一个实施例的主层和从层的框图；

图4是根据本公开的一个实施例的主层和从层以及第三层的框图；

图5是主层、从层、第三层和第四层的框图；

图6是使用两个分离的连接的主层、从层和第三层的另一个框图；

图7是描述根据本公开的一个实施例的确定系统的可修复状态的方法的流程图；

图8是描述根据本公开的一个实施例的重新分配冗余空间的方法的流程图；

图9是描述具有至少一个损坏的存储块的主层和从层的框图；

图10是示出其中冗余被分发给两个主层的五个分离的层的框图；

图11是描述根据本公开的一个实施例的读取和分配位标签的方法的流程图；

图12是示出根据本公开的另一个实施例的具有多个熔丝盒和冗余寄存器的主层的框图，以示出相关逻辑块之间的连接；

图13是示出根据本公开的另一个实施例的具有多个熔丝盒和冗余寄存器的系统的框图，以示出主和从层之间的连接。

具体实施方式

整个本专利文档中提供了对于某些单词和短语的定义。本领域的普通技术人员应理解，在许多（如果不是大部分）实例中，这些定义应用于以前和将来对这样定义的单词和短语的使用。

尽管该具体实施方式部分阐明了本发明的一些实施例，但所附权利要求得到了充分支持来覆盖本发明的其他实施例并且将覆盖本发明的其他实施例，该其他实施例根据各种修改和改进与所描述的实施例不同。

在动态随机访问存储器（DRAM）中，存储单元用于通过多个数据存储元件（包括电容器、寄生体电容器以及其他存储器存储方法）来存储数据。在半导体制造期间，很可能存在少数数据存储元件有缺陷。在出现这种故障的情况下，半导体装置可以通过使用冗余来补偿，其中使用可选的存储元件来代替已经故障的那些存储元件。这种冗余通常采取列冗余（CR）或者行冗余（RR）的形式。

半导体制造的发展形成了将半导体的多个层结合在一起的能力。这些层有时被称作半导体的基片或者单独的芯片。该多个层提供增加半导体芯片的容量且同时最小增加组件区域的机制。为此，可在本文中将多个层的组合称作层的“系统”。尽管通过多个层来聚合空间增加了可用空间，但在优化半导体层的有效性方面仍然存在问题。例如，在传统系统中，每个层具有行冗余和列冗余，并且芯片的总的可用空间不是最优的。需要能够将冗余优化到半导体产品的单个或多个层上的系统和方法。

如本文所公开的，在一个实施例中，将由块或单元表示的所有冗余存储元件分配到主层内。从层没有任何冗余块或单元。在创建包括多个层的存储装置时，主层仅需要与从层的缺陷信息相关的信息。此外，由于在主层中存储所有冗余信息，因此可将对冗余的控制逻辑放置在主层中，从而可以减少从层上的外围逻辑块（peripheral logic block）的大小。一旦来自堆叠的从芯片的所有缺陷信息被聚集到主芯片内，则烧断主层的冗余逻辑内的相关熔丝，以便从存储器控制器访问从层或者主层的任何缺陷位置，其中在主层处访问对应的冗余单元而不是访问有缺陷的存储单元。在主芯片中合并冗余保证了比传统方法更有效的冗余逻辑控制以及更快的访问时间。

实际上，本公开能够用主芯片的冗余轻易地解决从芯片上的缺陷。本文公开了通过为至少一个从层的缺陷替换分配位于所有附接的半导体层中的至少一个主层上的冗余，来将行和列冗余放入该至少一个主层的各种设计、系统、设备和方法。此外，本文公开了使用与多个半导体层内的特定存储元件的故障相关的信息，来优化具有多个层的半导体产品的制造的各种设计、系统、设备和方法。本文公开了与半导体相关的其他创新设计、系统、设备和方法，并且所列举的一个或多个优点应被解释为以清晰为目的示例，并且不限于本文公开的各个实施例。

图1示出了主层100，其包括第一主存储单元阵列102、第二主存储单元阵列104、第三主存储单元阵列106、第四主存储单元阵列108、读写控制（RD/WR）144、冗余逻辑和寄存器（RLR）142、硅穿孔（TSV）160，以及输入/输出（I/O）接口140。每个主存储单元阵列102、104、106、108分别耦合到RR和CR。第一主存储单元阵列102耦合到CR112和RR122。第二主存储单元阵列104耦合到CR114和RR124。第三主存储单元阵列106耦合到CR116和RR126。第四主存储单元阵列108耦合到CR118和RR128。主层100被配置为使用TSV160与另外的层通信。可基于存储器产品的生产要求、所使用的存储器类型以及加工技术节点来选择CR和RR的大小。可明确预期的是，在一些可替换的实施例中，在主层中用CR和RR代替每个有缺陷的主存储单元。

I/O接口140用于促成与其他装置的通信。I/O接口140可使用多个标准中的任何一个，并且可使用多个不同的接口方案进行连接，包括封装球或者引脚。此外，I/O接口140可包括诸如缓冲器或其他组件之类的附加元件，以更改或提升主层100的操作。因此，I/O接口140可包括外部连接（接口）和内部组件（缓冲器、通信逻辑等）。应明确地理解，I/O接口140可控制主层100的读取和写入操作，以及通过TSV160控制另外的从层的读取和写入操作。

冗余逻辑和寄存器（RLR）142可包括在冗余寄存器中存储的缺陷信息。该寄存器包含与主层100以及该主层100连接到的任何从层的每个单元故障的行和列地址相关的信息。一旦来自主层100和由该主层100控制的任何从层的所有缺陷信息被聚集到主层100内，则烧断主层的冗余逻辑中的相关熔丝以及从层中的相关熔丝。当访问从层或者主层的任何缺陷位置时，在主层处访问其对应的冗余单元，而不是访问从层。这种主层中的集中冗余带来比传统方法更有效的冗余逻辑控制以及更快的访问时间。

RLR142被配置为基于总的冗余单元和总的堆叠的层来确定包括主层100和至少一个从层的系统是否是可修复的。RLR142包括与主层100和由主层100控制的每个从层的故障数量相关的信息。如将在图7中更详细地描述的，一旦确定了系统总的故障，可以做出对于可修复或者不可修复状态的确定。

TSV160意在说明可用于向各个层提供连接性的一种连接。TSV是可以大体（如果不是完全）穿过基片并且被完全包含在堆叠的基片的外围之内的垂直连接元件。TSV与沿堆叠的存储装置的外部边缘延伸的垂直连接元件不同，并且在很大程度上取代了该垂直连接元件。传统地，需要这样的外部接线（即，在外围上布置的接线）来可操作地连接堆叠的装置。该接线增加了由堆叠的装置所占用的总的横向面积，并且通常需要在堆叠中的相邻基片之间插入层。由于TVS垂直向上穿过基片，因此除了由堆叠中的最大基片的外围限定的横向面积，不需要额外的横向面积。此外，TSV会缩短通过装置的堆叠的某些关键信号路径的总长度，因此有助于加快操作速度。尽管TSV具有这些优点，应明确地理解，诸如前述的外部接线之类的其他类型的连接可用来代替TSV160。TSV160表示主层和至少一个从层之间的连接，并且不应被解释为对本公开的期望范围的限制。

图2是从层200的示例。从层200包括第一从存储单元阵列202、第二从存储单元阵列204、第三从存储单元阵列206和第四从存储单元阵列208以及TSV260。在一些实施例中，从层200还包括测试逻辑212和冗余寄存器214。在从层200中出现故障或错误的情况下，可通过TSV260使用来自主层100的冗余存储器来补偿该故障或错误。由于从层200的冗余包含在主层100中，因此图2中没有示出冗余。然而，可以预期的是，除了在主层100上提供的冗余，类似于图1所示的冗余，可在一个、一些或者所有从层200上提供一些行和列冗余，并且该行和列冗余可由主层100控制。因此，不应该将在主层100中的行和列冗余的使用看作是示例性的，并且不限制关于从层200上的附加冗余。

除了图1所示的存储阵列还包括RR区域和CR区域，第一从存储单元阵列202、第二从存储单元阵列204、第三从单元存储阵列206和第四从存储单元阵列208是与图1中讨论的那些存储单元阵列实质类似的存储单元阵列。如上文所讨论的，可采用本领域技术人员已知的、能够存储可被检索的信息的任何方式来实现这些存储单元阵列。

出于示例的目的，在一个实施例中，第一主存储单元阵列102为第一从存储单元阵列202提供冗余。第二主存储单元阵列104为第二从存储单元阵列204提供冗余。第三主存储单元阵列106为第三从存储单元阵列206提供冗余。第四主存储单元阵列108为第四从存储单元阵列208提供冗余。本文描述的关系的目的在于举例说明。示出了单个主存储单元阵列为系统的每一层上的单个从存储单元阵列提供冗余。然而，应明确地理解，在可替换的实施例中，单个主存储单元阵列可以为单个层上的多个从存储单元阵列提供冗余。为了方便起见，使用用于为多个层的每一层上的单个从存储单元提供冗余的单个主存储单元的描述，应明确地理解，单个主存储单元可用于为单个层上的多个存储单元阵列提供冗余。

测试逻辑212用于确定从层200内存在故障。应明确地理解，在一些实施例中，可将测试逻辑212的功能卸载到主层100。因此，应理解从层200上的测试逻辑212的存在是可选的。

冗余寄存器214可用于存储与从层200内的故障的位置相关的信息。应明确地理解，在一些实施例中，冗余寄存器214可能不存在，并且由冗余寄存器存储的数据存储在RLR142中。因此，在一些实施例中，冗余寄存器214的存在是可选的。

从层200使用TSV260耦合到至少一个主层。如上文所述，可将TSV260实现为连接的一种可选形式，并且描述TVS的使用是为了清楚和非限制性的目的。

应明确地理解，可以通过使用分配给每个从层的附加地址主从位（MSB）在系统中使用多个从层。该附加地址位用于标识故障的位置。

图3是将主层100耦合到从层200的示意图300。在该示例中，主层100包括通过TSV260耦合到从层200的TSV160。在一些实施例中，TSV160到TSV260的连接可以是由TSV160和TSV260中对应的TSV之间的物理结合形成的直接电连接。图3不应该被解释为要求在主层100和从层200之间具有分离的元件或者实质的分离。图3是具有主层100和从层200的一个系统的示例性实施例。

图4是与图3实质类似的示意图400，其示出了添加通过TSV460和TSV260连接到从层200的第二从层402。应理解，尽管第二从层通过从层200连接到主层100，但可通过主层100来控制该第二从层402。这还明确地说明，从层200的TSV260可形成到多于一个层的连接，例如TSV260形成到TSV160和TSV460的连接。图4是具有主层100和两个从层的一个系统的示例性实施例。第二从层402包括与图2中的那些元件实质类似的元件，包括第一、第二、第三和第四从存储阵列。主层100的第一、第二、第三和第四主存储单元阵列分别向第二从层402的第一、第二、第三和第四从存储单元阵列提供冗余。

图5是与图4实质类似的示意图500，其示出了添加通过TSV560、TSV460、TSV260和TSV160经过从层200和第二从层402连接到主层100的第三从层502。图5是具有主层100和三个从层的一个系统的示例性实施例。第三从层502包括与图2中的那些元件实质类似的元件，包括第一、第二、第三和第四从存储阵列。主层100的第一、第二、第三和第四主存储单元阵列向第一从层200、第二从层402和第三从层502的第一、第二、第三和第四从存储单元阵列提供冗余。应理解，可能存在用于促成主层100和外部装置之间的通信的连接，例如球或者引脚连接。

包括多个层的系统的可修复性主要取决于系统内故障的类型。包括多个层的系统中的故障被指定为行、列或者单个类型的故障。如图1所示，对于每个存储单元阵列来说，存在CR和RR。尽管对行和列之间的描述是任意的，但这样做在该描述与不同的存储单元阵列相关时有益于保持方向。行故障与沿字线方向的一组存储元件的故障相关，或者与字线有关的缺陷相关。列故障与沿位线的一组存储元件的故障相关，还与位线缺陷以及相关电路和数据线相关。单个故障与存储单元元件自身的单个随机故障相关。应明确地理解，为了效率可建立特定阈值，该阈值定义了何时故障构成整行或者整列。例如，如果两个独立的故障没有共同的行地址或者列地址，则可以将它们看作单个随机故障，然而，如果三个独立的故障具有相同的行或列地址，则可将它们看作行或列故障。这样，可以有效利用可用的行和列冗余。可以用任何冗余（行或列）来代替随机单个位故障。然而，仅能用行冗余来代替关于字线缺陷或者相关逻辑故障的行故障。类似地，仅能用列冗余来修复列故障。因此，应该首先执行对于行和列故障的检测和聚集，并且接着用剩余的行或列冗余来修复随机故障。图6是其中使用多组TSV将多个从层连接到主层100的系统600的示例。在该示例中，使用分离的两组TSV（106a、106b）将主层连接到两个从层（200、402）。这是其中使用分离的两组TSV将多个从层连接到单个主层的示例。应明确地理解，在该示例中，可在主层上使用附加的支持元件，例如，附加的RD/WR控制可用于TSV的每个附加组。

图7是确定包括多个层的系统是否可修复的一个方法的流程图700。在块704中，系统检验存储单元。在一些实施例中，通过测试每个存储元件以确定其可以读取和写入至少一个数据元素来执行该检验。在块706中，系统确定该系统的层内的任何故障的位置。块706中的确定包括收集按行、列或者单个类型故障分类的所有缺陷位置。在块712中，确定芯片是否可修复。对于系统是否可修复的确定基于故障的总数，以及芯片内的行和列以及随机单个位故障的数量，并且可采用多种不同的方式来执行该确定，包括下面描述的那些方式。

在第一示例中，假设在主和至少一个从存储单元阵列之间存在电链接。换句话说，第一主存储单元阵列的冗余CR112和RR122可用于修复每个从层的第一从存储阵列中的故障。因此，第一主存储单元阵列可补偿多个不同的存储单元阵列中的故障。每个行和列故障被看作是单个故障。

可在下列方程中示出关于特定的一组存储单元阵列的这种行的关系：

RF(m)+RF(s)<=RR(m)    [方程1]

其中RF(m)是主存储单元阵列中行故障的总数，RF(s)是阵列中从存储单元中的行故障的总数，并且RR(m)是主层中可用的冗余行的数量。列的关系可表现为如下列方程所示的那样：

CF(m)+CF(s)<=CR(m)    [方程2]

其中CR(m)是主存储单元阵列中列故障的总数，CF(s)是阵列中从存储单元中的列故障的总数，并且CR(m)是主层中可用的冗余列的数量。单个随机故障的关系可表现为如下列方程所示的那样：

(CR(m)+RR(m))-(CF(m)+CF(s)+RF(m)+RF(s)+SF(m)+SF(s))>=0    [方程3]

其中，SF(m)是主存储单元阵列中单个故障的总数，并且SF(s)是从存储单元阵列中单个故障的总数。在该实施例中，为了使得层是可修复的，必须满足全部三个方程。当在块712中确定系统可修复时，在块716中，该系统将修复信息存储到RLR142中。当在块712中确定系统不可修复时，在块714中，该系统存储报告不可修复状态。

应明确地理解，在本文所公开的系统的设计阶段期间，可基于主和从层的需求选择RR(m)和CR(m)的分配。图8是在确定如何匹配和优化系统内的层时如何使用该过程的示例。除了以下内容，图8与图7实质类似：当在块802中确定不存在足够空间来用于修复时，如块804中所示，通过选择具有不同数量的恢复行和列的新的主层为恢复分配额外空间。应明确地理解，应该仅有一个主层用于与外部系统、层或芯片通信，从而避免两个主层之间的逻辑操作争用。本系统的一个优点是可以在制造系统之前确定每个系统的可修复或者不可修复状态，以及还可以在创造每个系统之前确定每个系统所需的冗余，从而有助于选择有效的主层。

图9是可以如何将恢复行和列用于与图2和3中示出的实施例类似的装置的示例900。在该实施例中，在第一从存储阵列202中示出行故障（rf）902rf、在第三从存储阵列中示出列故障（cf）904cf，以及在第四主存储单元阵列中示出单个故障（sf）906sf。如前所述，第一主存储单元阵列102为每个“第一”从存储单元以及第一主单元阵列提供恢复。因此，在RR122中找到关于行故障902rf的恢复，由RR902rr示出。在CR116中找到关于列故障904cf的恢复，由CR904cr示出。在列恢复118中找到关于单个故障906sf的恢复，由单个恢复（sr）906sr示出。

可预期的是，多个主层可用于单个系统1000中。图10示出了具有主层100和第二主层1002的系统。在该实施例中，主层100通过该主层中的TSV160和从层中的TSV260连接到从层。第二主层1002通过第二从层302中的TSV360和第二主层1002中的TSV1060连接到第二从层。第二主层1002还包括与I/O接口140实质类似的I/O接口1040。这样，多个主层可与多个从层一起用于单个系统。可预期的是，可添加附加组件1050来桥接I/O接口140和I/O接口1040，以允许对系统1000的单个访问。可替换地，可省略组件1050，在这种情况下，对于所有外部控制信号可形成仅从第二主层1002到封装球的TSV连接，并且可将组件100用作伪从层。组件100（另外的主层）的未连接的外部信号可被转换到通过1002连接到封装球的其他基于TSV的内部信号。

图11是示出在主和从芯片之间的冗余分配映射的流程图。图11中所示的流程图被执行两次。在第一次迭代中，为行和列故障分配冗余。在第二次迭代中，为随机故障分配冗余。

在块1102中，读取冗余信息。该信息具有四个离散部分，如下表所示：

表1：冗余信息

应明确地理解，可将MSB附加到行或列地址之后或者插入到行或列地址之前。在另一个实施例中，可将MSB设置到记录之前，并且在读取冗余信息之前读取。只要存在被表达为标识修复信息的行和列地址与哪个层相关的MSB，主层就可以为故障提供冗余。

在一些实施例中，可以如下表所示实现在表1中讨论的标签位：

表2：标签位

标签位	描述
		00	单个随机故障
01	行故障
		10	列故障
11	之前分配的冗余

在块1104中，使用在块1102中读取的列和行信息来确定故障的位置，并且方法继续到块1106。在块1106中，从冗余信息中读取有效位。如果在块1106中读取的有效位为“0”，那么在块1126中确定当前地址是否是最后修复地址。

如果在块1106中读取的有效位是“1”，则在块1108中关于故障类型进行确定。使用表2中示出的标签位来确定故障类型。在块1110中，将标签位与“00”进行比较，以确定是否存在随机故障。如果标签位等于“00”，则方法继续到块1116，在此确定是否已经扫描了所有行和列。如果已经扫描了所有行和列，则在块1122中分配冗余，并且在块1124中将标签修改为“11”。如果还没有扫描所有的行和列，则返回以在块1104中确定下一故障的位置。

当在块1110中确定不是随机故障时，在块1112中将标签位与“01”进行比较，以确定是否存在行故障。如果标签位等于“01”，则在块1118中分配行冗余，并且在块1124中将标签位修改为“11”。

当在块1112中确定不是行故障时，在块1114中将标签位与“10”进行比较，以确定是否存在列故障。如果标签位等于“10”，则在块1120中分配列冗余，并且在块1124中将标签位修改为“11”。如果标签位不等于“10”，则在块1130中跳过该地址（由于标签位一定等于“11”），并且在块1126中确定当前地址是否是最后修复地址。

当在块1124中修改标签后，在块1126中确定是否已经到达最后修复地址。如果已经到达最后修复地址并且已经修复了所有地址，则该过程在块1132中确定是否所有的修复地址已经经过一次或两次迭代。如果修复地址已经经过一次迭代，则循环重复并且返回块1102，在此再次读取冗余信息。如果所有的修复地址已被读取两次，则在块1134中该循环结束。

应明确地理解，可改变流程图的顺序以提高效率。例如，可在块1110之前设置附加的检查来确定标签位是否等于11，以允许该循环继续，就像块1106中所示的有效位不是1那样。此外，第一迭代可遵循对行、列以及接着随机故障进行检查的第一模式，而第二迭代可遵循首先对随机故障的进行检查的模式。

为了清楚的目的，可在与图5中示出的一个系统实质类似的系统中示出示例，其中主层（MS0）连接到第一从层（SL1）、第二从层（SL2）和第三从层（SL3）。在该示例的上下文中，可通过从主（MS0）到从芯片（SL2）扫描所有冗余寄存器来实现该方法。对于MS0到SL3中的每个恢复地址，如果有效位是“1”，则检查“01”和“10”的情况，并且分别分配行和列冗余。接下来，寄存器位将“11”重写到所扫描的寄存器标签位，其指示已经考虑了行和列冗余。接着，将所有单个故障“00”的情况分配给行或列冗余，并且用“11”重写“00”位。应理解，在执行冗余分配的同时，电烧断主层和从层的相关熔丝。

应明确地理解，在从芯片的情况下，可将所有冗余信息存储到从芯片中的冗余信息寄存器内。基于结合图7所讨论的算法，对于芯片是否可修复可做出确定。如果从芯片可修复，其与主层和其他从层一起堆叠。通过TSV连接，主层可以从该主层和每个从层的修复寄存器中读出所有修复信息。在主层具有与每个层的故障相关的所有信息之后，通过使用在主层和从层中放置的电熔丝烧断，来将所有层的故障分配给主芯片的行和列冗余。

图12展示了主层1200，其示出具有诸如可在主层上找到的冗余的主存储单元阵列1220的部分、第一熔丝盒1212、第二熔丝盒1214、熔丝烧断控制1216和冗余寄存器1218的一个实施例。图12是基于DRAM配置的在熔丝盒和存储阵列之间的连接的可能的实施例。尽管所示的示例是DRAM的一个典型范例，但本公开不应被解释为仅应用于DRAM，因为可使用能使用本文公开的冗余元件的任何存储器配置。

在图12所示的示例中，具有冗余的主存储单元阵列1220包括CR1222、RR1210、存储单元阵列1208，其与第一主存储单元阵列102、CR112和RR122的部分实质类似。此外，感测放大器（SA）1204将存储单元阵列1208与RR1210分离。SA1204还将CR1222与RR1210分离。此外，图12中还示出了SA1202和SA1206。

如本领域技术人员已知的，SA1202、SA1204和SA1206用于读取和写入数据。在一些实施例中，SA装置可以是在位线之间放置的一对交叉连接逆变器（例如，第一逆变器从正位线连接到负位线，并且第二逆变器从负位线连接到正位线）。可由本公开预期可替换的配置，并且可使用对于SA装置的可替换的电路元件。

在图12所示的实施例中，当需要CR1222或RR1210来提供冗余时，将按照熔丝烧断控制1216的指令来分别电烧断熔丝盒1212或熔丝盒1214。冗余寄存器1218用于存储与需要哪种类型的冗余相关的信息，以及与应由熔丝烧断控制1216烧断哪些熔丝相关的信息。

图13示出了具有图12的主层1200以及从层1302的系统1300。图13与图12实质类似，其添加了在SA1304和SA1306之间放置的从存储单元阵列1308。从熔丝盒1312通过TSV1360连接到熔丝烧断控制1216。图13中的一组TSV1360意在描述与图3中所示的TSV160和TSV260的组合实质类似的共享TSV连接。当从存储单元阵列1308中出现故障时，熔丝烧断控制被激活，并且通过在RR1210或CR1222上重定位受到影响的地址来向从存储单元阵列1308适当提供冗余。

尽管图13将系统1300描述为将主层1200定位到从层1302的旁边，但应明确地理解，可将它们定位在任何方向，包括垂直堆叠的这两层。

如图所示，图13包括可被称作单体（bank）DRAM结构的主和从存储单元阵列。然而，应明确地理解，可使用符合本公开的任何数量的主和从存储阵列，包括4-体存储结构。应理解，在一些实施例中，如图1所示，TSV160处于每一层的中间。图13中所示的TSV用于描述主层1200和从层1302之间的连接性。

在图13所示的示例中，一些TSV1360孔与到冗余寄存器1218的耦合的连接相关。分别完成每一层的选择，并且为每一层分配地址。例如，可为主层1200分配ID MS0并且可为从层1302分配ID SL1。层ID的生成或者基于熔丝的ID分配可用于该专用的冗余方法。通过这种唯一的层ID，共同连接的TSV可访问每个从芯片的冗余信息寄存器，而不会发生逻辑数据争用。该唯一的层ID可被用作上文讨论的MSB信息。

在该配置中，每个体具有专用的熔丝盒，以便将每一层的故障用行和列冗余转换到主层内。在一些实施例中，在主和从层之间，仅相同的体可具有共同的熔丝盒。在这些实施例中，体之间不共享行或列冗余。这些实施例避免了刷新操作的故障，并且避免了当在两个不同的体之间执行回到体的体操作时两层之间的相同体访问故障。例如，当主芯片由于主存储阵列1208的缺陷单元正在访问主层中的冗余单元阵列1210时，如果另一个从芯片由于从存储单元阵列1308的故障同时访问了主层的主冗余存储单元阵列1210的冗余单元，则激活在同一体处的1210的同一子块中的两个字线，这导致读取和写入错误。由于每个体具有各自的控制逻辑块，所以用户应该能够在任何时间独立地访问每个体。在感测放大器之间放置的每个子块处的列冗余在子块之间独立地代替冗余单元，而不会同时放置所有子块列冗余。应理解，在一些实施例中，当子块上出现列故障时，不能用同一体中的其他子块的列冗余来代替该列。

该提出的方法与现有方法相比具有选择更加灵活的额外优势，并且更好地使用了地址修复熔丝。此外，本文公开的系统、方法、设备和装置允许仅将专用的冗余子块存储到主芯片中，其故障位置地址存储在每个芯片的冗余寄存器中，以便通过TSV连接读出冗余信息，并且在制造三维堆叠的存储器之前可以确定每个芯片的可修复或不可修复状态。此外，还应理解，本公开还允许在堆叠存储器之后从所有堆叠的存储芯片中扫描所有故障位置（修复）信息，并且使用有效位和标签位在具有所有冗余相关逻辑块的主芯片内将行和列冗余分配给所有芯片的所有缺陷单元。而本文公开的另一个优点是两次扫描以获得优化的行和列冗余分配。

在本公开的一些实施例中，应明确地理解，可将第一主层与多个从层一起使用。主层可与从层实质类似，但具有附加的冗余行和列，或者省略附加的存储单元阵列且仅存在冗余行和列。还应明确地理解，可将TSV修改为不同的连接（例如引脚连接），其中将主层放置在诸如主板的装置上，并且为放置在主板上的存储器提供冗余。

尽管已经在本公开中提供了几个实施例，但应理解，可以在不背离本公开的精神或范围的情况下，采用多个其他特定形式来体现公开的系统和方法。本示例应被看作是示例性的而非限制性的，并且其目的是不被限制为本文所给出的细节。例如，可在另一个系统中组合或者集成各个元件或组件，或者可省略或者不实现某些特征。

此外，在不背离本公开的范围的情况下，可使用其他系统、模块、技术或方法将在各个实施例中被描述或者说明为离散或分离的技术、系统、子系统和方法进行组合或集成。被展示或者讨论为彼此直接耦合或通信的其他产品，可通过某些接口或装置来进行耦合，使得该产品不再被认为是彼此直接耦合，但是仍能以电的、机械的或者其他方式彼此间接地耦合和通信。本领域技术人员可确定修改、替换和变更的其他示例，并且可以在不背离本文公开的精神和范围的情况下做出这种修改、替换和变更。

应理解，尽管上文示出了本公开的一个实施例的实施方式，但可使用任何数量的技术（无论是否当前已知或者实际存在）来实现本系统。不应将本公开限制为上文示出的示例性实施方式、附图和技术（包括本文示出和描述的示例性设计和实施方式），而是可以在所附权利要求的范围以及等价物的全部范围内进行修改。

Claims (16)

1.一种系统，包括：

包括第一冗余存储元件、输入/输出接口、第一层熔丝盒和熔丝烧断控制的第一层；

通过第一连接耦合到所述第一层的第二层，该第二层包括第二层存储元件和耦合到所述第一冗余存储元件的第二层熔丝盒；以及

耦合到所述第一层的冗余寄存器，其中当所述第二层存储元件的部分出现故障时，所述冗余寄存器向所述熔丝烧断控制提供信息，该熔丝烧断控制通过在所述第一层熔丝盒和所述第二层熔丝盒中烧断元件来分配所述第一冗余存储元件的部分，以便为所述第二层存储元件的故障部分提供冗余。

2.根据权利要求1所述的系统，其中所述第一层还包括第一层存储元件。

3.根据权利要求2所述的系统，其中所述第一冗余存储元件包括列冗余存储器和行冗余存储器。

4.根据权利要求1所述的系统，其中所述连接是硅穿孔（TSV）连接。

5.根据权利要求2所述的系统，还包括通过所述第二层耦合到所述第一层的第三层，其中所述第三层包括第三层存储元件和耦合到所述第一冗余存储元件的第三层熔丝盒。

6.根据权利要求5所述的系统，还包括耦合到所述第一层的第四层，其中所述第四层包括第四层存储元件和耦合到所述第一冗余存储元件的第四层熔丝盒。

7.根据权利要求6所述的系统，包括通过第二连接耦合到所述第一层的第五层，其中所述第五层包括第五层存储元件和通过第二连接耦合到所述第一冗余存储元件的第五熔丝盒。

8.根据权利要求5所述的系统，其中所述输入/输出接口耦合到包括第二冗余存储元件、第二输入/输出接口和第二熔丝烧断控制的层。

9.根据权利要求1所述的系统，其中所述第二层还包括冗余存储元件。

10.一种方法，包括：

检验位于包括存储单元的半导体材料的至少三个层上的多个存储单元；

确定在所述包括存储单元的半导体材料的至少三个层内的故障的位置；

向在所述包括存储单元的半导体材料的至少三个层内的每个故障分配类型；

基于三个层中的至少两个层的故障可由其中一个层修复，根据故障的位置和类型确定芯片是否可修复；以及

在其中一个层上存储修复信息。

11.根据权利要求10所述的方法，还包括：

在其中一个层上分配空间，以便为位于至少两个层上的故障提供冗余。

12.根据权利要求11所述的方法，其中所述修复信息包括行地址、列地址、有效位和两个标签位。

13.根据权利要求12所述的方法，其中所述两个标签位用于表示故障的类型，并且其中从以下的组中选择故障的类型：行、列或者单个故障。

14.根据权利要求11所述的方法，其中所述修复信息存储在冗余寄存器中。

15.根据权利要求11所述的方法，其中通过烧断熔丝盒中的至少一个熔丝来执行分配。

16.根据权利要求11所述的方法，其中所述分配包括读取所有修复信息，并且在第一次迭代中为列和行故障分配冗余，以及在第二次迭代中为单个故障分配冗余。

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