CN216902263U - 三维堆叠的存储芯片以及电子设备 - Google Patents

Abstract

本申请实施例提供一种三维堆叠的存储芯片以及电子设备。该三维堆叠的存储芯片包括：第一动态存储阵列组件、第二动态存储阵列组件以及逻辑组件；其中，第一动态存储阵列组件包括第一超级块；响应于第一超级块为非失效块，第一超级块被配置为存储或输出优先级数据；第二动态存储阵列组件与第一动态存储阵列组件层叠连接，且第二动态存储阵列组件包括第二超级块，第二超级块与第一超级块具有相同的数据存储地址，响应于第二超级块为非失效块，第二超级块被配置为存储或输出优先级数据。该存储芯片的良率较高。

Description

三维堆叠的存储芯片以及电子设备

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种三维堆叠的存储芯片以及电子设备。

背景技术

在动态随机存取存储器(Dynamic Random Access Memory，DRAM)的特殊应用中，会要求DRAM存储组件具有超级块，以存放系统中不允许出错、优先级较高的优先级数据，保证优先级数据的高可靠性。其中，DRAM中被要求存放优先级数据的特定DRAM阵列块被定义为超级块，超级块是根据优先级数据在DRAM阵列的寻址格式在整个DRAM存储阵列中指定的相应DRAM子阵列块。

然而，由于具有超级块的DRAM存储组件要求超级块区域数据存取的正确性为100％，一旦超级块存在不可修复的失效单元，则直接判定对应的存储芯片为失效芯片，使得存储芯片的良率较低。

实用新型内容

本申请提供一种三维堆叠的存储芯片以及电子设备，能够解决现有存储芯片良率较低的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种三维堆叠的存储芯片。该存储芯片包括：第一动态存储阵列组件、第二动态存储阵列组件以及逻辑组件；其中，第一动态存储阵列组件包括第一超级块；响应于第一超级块为非失效块，第一超级块被配置为存储或输出优先级数据；第二动态存储阵列组件与第一动态存储阵列组件层叠连接，且第二动态存储阵列组件包括第二超级块，第二超级块与第一超级块具有相同的数据存储地址，响应于第二超级块为非失效块，第二超级块被配置为存储或输出优先级数据。

其中，还包括：逻辑组件，与第一动态存储阵列组件和/或第二动态存储阵列组件层叠连接，以访问第一动态存储阵列组件和第二动态存储阵列组件。

其中，响应于第一超级块为失效块，第一超级块被配置为优先级数据的读/写屏蔽状态；和/或，响应于第二超级块为失效块，第二超级块被配置为优先级数据的读/写屏蔽状态。

其中，还包括：超级块仲裁选择电路，分别连接第一超级块和第二超级块，用于仲裁第一超级块和第二超级块是否为失效块，并基于仲裁结果控制第一超级块和第二超级块进行优先级数据的读/写任务。

其中，超级块仲裁选择电路还包括：失效块标记电路模块、写屏蔽电路模块以及读屏蔽电路模块；其中，失效块标记电路模块存储有第一超级块和/或第二超级块是否为失效块的失效块标记信息；写屏蔽电路模块与失效块标记电路模块连接；响应于接收到写数据指令，写屏蔽电路模块基于失效块标记信息对第一超级块和/或第二超级块进行优先级数据的写屏蔽；读屏蔽电路模块与失效块标记电路模块连接响应于接收到读数据指令，读屏蔽电路模块基于失效块标记信息对第一超级块和/或第二超级块进行优先级数据的读屏蔽。

其中，响应于第一超级块和第二超级块均为非失效块，且第一超级块存储的优先级数据与第二超级块存储的优先级数据一致，超级块仲裁选择电路分别向第一超级块以及第二超级块输出读数据指令，进而读取第一超级块以及第二超级块存储的优先级数据。

其中，在执行读操作时，响应于第一超级块和第二超级块均为非失效块，且第一超级块存储的优先级数据与第二超级块存储的优先级数据不一致，超级块仲裁选择电路调取校验码，基于校验码判断第一超级块存储的优先级数据与第二超级块存储的优先级数据中与读数据指令匹配的正确优先级数据，进而读取正确优先级数据；其中，校验码存储有与正确优先级数据对应的校验位，以基于校验位表征第一超级块存储的优先级数据与第二超级块存储的优先级数据是否为正确优先级数据。

其中，超级块仲裁选择电路设置于逻辑组件、第一动态存储阵列组件或第二动态存储阵列组件。

其中，标记为非失效块的第一超级块和/或第二超级块包括正常超级块和可修复超级块，标记为失效块的第一超级块和/或第二超级块包括不可修复超级块。

为解决上述技术问题，本申请采用的另一个技术方案是：提供一种电子设备。该电子设备包括上述所涉及的存储芯片。

本申请实施例提供的三维堆叠的存储芯片以及电子设备，该三维堆叠的存储芯片通过设置第一动态存储阵列组件和第二动态存储阵列组件，并使第一动态存储阵列组件的第一超级块和第二动态存储阵列组件的第二超级块具有相同的数据存储地址，从而在第一超级块和第二超级块均为非失效块时，可利用第一超级块和第二超级块作为一个加固的超级块共同存储优先级数据，以实现优先级数据的双重存储；从而不仅有效增强了存储芯片的数据保持能力和抗干扰能力，保证了优先级数据的高可靠性；且降低了优先级数据存放的失效率。另外，即使第一超级块和第二超级块中的其中一个超级块存在不可修复的超级块，也能利用另一个超级块存储或输出优先级数据，相比于仅利用一个动态存储阵列组件的超级块以存储或输出优先级数据的方案，大大提高了存储芯片的良率。

附图说明

图1为本申请一实施例提供的三维堆叠的存储芯片的结构示意图；

图2为本申请一实施例提供的第一动态存储阵列组件或第二动态存储阵列组件的平面示意图；

图3为本申请一实施例提供的超级块仲裁选择电路的结构示意图；

图4为本申请一实施例提供的存储芯片进行写操作的流程图；

图5为本申请一实施例提供的存储芯片进行读操作的流程图；

图6为本申请一实施例提供的数据读写方法的流程图；

图7为本申请一实施例提供的电子设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

下面结合附图和实施例对本申请进行详细的说明。

请参阅图1和图2，其中，图1为本申请一实施例提供的三维堆叠的存储芯片的结构示意图；图2为本申请一实施例提供的第一动态存储阵列组件或第二动态存储阵列组件的平面示意图。在本实施例中，提供一种三维堆叠的存储芯片，该存储芯片包括第一动态存储阵列组件11、第二动态存储阵列组件12和逻辑组件13。其中，第一动态存储阵列组件11和/或第二动态存储阵列组件12可为DRAM。

参见图1，第一动态存储阵列组件11包括若干第一动态存储阵列块，若干第一动态存储阵列块包括第一超级块111和第一普通块112。其中，响应于第一超级块111为非失效块，第一超级块111被配置为存储或输出优先级数据；响应于第一超级块111为失效块，第一超级块111被配置为优先级数据的读/写屏蔽状态，即，不接收写操作或读操作。响应于第一普通块112为非失效块，第一普通块112被配置为存储或输出至少部分次级数据；在具体实施例中，第一普通块112被配置为存储或输出次级数据1。其中，优先级数据指系统中不允许出错、优先级较高的重要数据，其具体可根据实际情况进行定义。次级数据指系统中除优先级数据之外的其它数据。

第二动态存储阵列组件12与第一动态存储阵列组件11层叠连接，且第二动态存储阵列组件12包括若干第二动态存储阵列块，若干第二动态存储阵列块包括第二超级块121和第二普通块122。在具体实施例中，第二超级块121与第一超级块111具有相同的数据存储地址，响应于第二超级块121为非失效块，第二超级块121被配置为存储或输出优先级数据；响应于第二超级块121为失效块，第二超级块121被配置为优先级数据的读/写屏蔽状态，即，不接收写操作或读操作。响应于第二普通块122为非失效块，第二普通块122被配置为存储或输出至少部分次级数据；在具体实施例中，第二普通块122被配置为存储或输出次级数据2。

具体的，第二超级块121和第一超级块111沿第一动态存储阵列组件11和第二动态存储阵列组件12的层叠方向相对设置。

第二动态存储阵列组件12的数量为多个，多个第二动态存储阵列组件12层叠连接。可以理解的是，在该实施例中，只有在第一动态存储阵列组件11的第一超级块111和多个第二动态存储阵列组件12中的多个第二超级块121均为失效块时，该存储芯片才为失效存储芯片，大大提高了存储芯片的良率，降低了产品成本。其中，第一普通块112和第二普通块122是否失效不作为判定存储芯片是否失效的条件。在第一普通块112和/或第二普通块122为失效块时，可利用超级块仲裁选择电路14(见下图3)直接进行失效块管理。

逻辑组件13与第一动态存储阵列组件11和/或第二动态存储阵列组件12层叠连接，以访问第一动态存储阵列组件11和第二动态存储阵列组件12。在一具体实施例中，逻辑组件13层叠设置于第一动态存储阵列组件11背离第二动态存储阵列组件12的一侧。在另一具体实施例中，逻辑组件13层叠设置于第二动态存储阵列组件12背离第一动态存储阵列组件11的一侧；或者，逻辑组件13设置于第一动态存储阵列组件11和第二动态存储阵列组件12之间。

本实施例提供的三维堆叠的存储芯片，通过使不同层的第一动态存储阵列组件11的第一超级块111和第二动态存储阵列组件12的第二超级块121具有相同的数据存储地址，能够在第一超级块111和第二超级块121均为非失效块时，可将第一超级块111和第二超级块121作为一个加固的超级块共同存储优先级数据，以实现优先级数据的双重存储；从而不仅有效增强了存储芯片的数据保持能力和抗干扰能力，保证了优先级数据的高可靠性；且降低了优先级数据存放的失效率。同时减小了设计的复杂性以及存储芯片设计的面积开销。另外，即使第一超级块111和第二超级块121中的其中一个超级块存在不可修复的超级块，也能利用另一个超级块存储或输出优先级数据，以实现第一超级块111和第二超级块121的相互备份，相比于仅利用一个动态存储阵列组件的超级块以存储或输出优先级数据的方案，不仅大大提高了优先级数据的可靠性，且大大提高了存储芯片的良率。

在具体实施例中，可对第一超级块111、第二超级块121以及各自对应的普通块采用现有常规的测试修复计算工艺确定第一超级块111、第二超级块121以及各自对应的普通块是否可修复。其中，将不可修复的超级块定义为失效的超级块，将不可修复的普通块定义为失效的普通块，并分别进行FUSE失效块标记。在具体实施例中，将第一超级块111和第二超级块121均为非失效块所对应的存储芯片定义为最高质量的存储芯片；将第一超级块111和第二超级块121中的其中一个超级块为非失效块，另一个超级块为失效块所对应的存储芯片定义为次高质量存储芯片；将第一超级块111和第二超级块121均为失效块所对应的存储芯片定义为失效存储芯片；失效存储芯片不具备存储优先级数据的存储能力。将失效的普通块和正常的普通块进行失效块管理。可以理解的是，最高质量存储芯片和次高质量存储芯片均可被配置为存储或输出优先级数据；相比于现有技术，该存储芯片的良率较高。

以图2所示结构为例，第一动态存储阵列组件11和/或第二动态存储阵列组件12包括八个动态存储阵列块，每个动态存储阵列块可具有512个主存储字线(Word Line，WL)和2个冗余字线(Redundancy Word Line，RWL)。其中，冗余字线作为冗余修复资源，用于主存储字线的替换修复。在该实施例中，八个动态存储阵列块可包括三个第一超级块111(第二超级块121)和五个第一普通块112(第二普通块122)。

其中，非失效的第一超级块111和/或第二超级块121包括正常超级块和可修复超级块。正常超级块在收到写数据指令或读数据指令时，可正常进行优先级数据的存储或输出；可修复超级块需要冗余字线进行修复，然后存储或输出优先级数据。非失效的第一普通块112/第二普通块122包括正常普通块和可修复普通块。在具体实施例中，可利用整个动态存储阵列组件中的全部冗余子线(8个动态存储阵列块中的16个冗余子线)优先保证超级块中可修复超级块的修复，以提高存储芯片的良率；然后利用剩余的冗余子线则对普通块中的可修复普通块进行修复。

可以理解的是，失效的第一超级块111和/或第二超级块121指不可修复的超级块。在具体实施例中，可通过打FUSE的方式对该第一超级块111和/或第二超级块121中的失效块进行标记，并存储对应失效块的失效块标记信息。

在一实施例中，该存储芯片还包括超级块仲裁选择电路14；该超级块仲裁选择电路14可设置于逻辑组件13、第一动态存储阵列组件11或第二动态存储阵列组件12。在具体实施例中，超级块仲裁选择电路14分别连接第一超级块111和第二超级块121，用于仲裁第一超级块111和第二超级块121是否为失效块，并基于仲裁结果控制第一超级块111和第二超级块121进行优先级数据的读/写任务。

具体的，参见图3，图3为本申请一实施例提供的超级块仲裁选择电路的结构示意图；超级块仲裁选择电路14包括失效块标记电路模块141、写屏蔽电路模块142和读屏蔽电路模块143。其中，失效块标记电路模块141存储有第一超级块111和/或第二超级块121是否为失效块的失效块标记信息；写屏蔽电路模块142与失效块标记电路模块141连接。写屏蔽电路模块142响应于接收到写数据指令，写屏蔽电路模块142基于失效块标记信息对第一超级块111和/或第二超级块121进行优先级数据的写屏蔽。读屏蔽电路模块143与失效块标记电路模块141连接，读屏蔽电路模块143响应于接收到读数据指令，读屏蔽电路模块143基于失效块标记信息对第一超级块111和/或第二超级块121进行优先级数据的读屏蔽。

其中，参见图4和图5，图4为本申请一实施例提供的存储芯片进行写操作的流程图；图5为本申请一实施例提供的存储芯片进行读操作的流程图。如图4所示，利用该存储芯片进行优先级数据的写操作时，存储芯片首先检查失效块标记电路模块141，根据失效块标记电路模块141存储的第一超级块111和/或第二超级块121的失效坏块标记信息判断在写操作时是否要片选相应的动态存储阵列组件。其中，只有非失效的超级块才会将优先级数据写入存储到相应的存储阵列区域中；失效的超级块则直接进行写屏蔽。

如图5所示，利用该存储芯片进行优先级数据的读操作时，存储芯片首先检查失效块标记电路模块141，根据失效块标记电路模块141存储的第一超级块111和/或第二超级块121的失效坏块标记信息判断在读操作时是否要片选相应的动态存储阵列组件。其中，只有非失效的超级块才会使能相应的动态存储阵列组件，然后从相应的超级块阵列区域读取之前存放的优先级数据。而失效的超级块将直接进行读屏蔽，禁止相应的存储阵列访问，并且反馈相应的读屏蔽信号给超级块仲裁选择电路14，作为优先级数据读取的仲裁判断结果。

具体的，如图5所示，在第一超级块111和第二超级块121中的其中一个超级块为失效块时，超级块仲裁选择电路14将直接拿取另一个超级块对应的存储阵列中的优先级数据到数据输出端，完成优先级数据的读取操作。

在具体实施例中，在执行读操作时，响应于第一超级块111和第二超级块121均为非失效块，且第一超级块111存储的优先级数据与第二超级块121存储的优先级数据一致，超级块仲裁选择电路14分别向第一超级块111以及第二超级块121输出读数据指令，进而读取第一超级块111以及第二超级块121存储的优先级数据，以同时输出两组优先级数据。响应于第一超级块111和第二超级块121均为非失效块，且第一超级块111存储的优先级数据与第二超级块121存储的优先级数据不一致，超级块仲裁选择电路14调取校验码，基于校验码判断第一超级块111存储的优先级数据与第二超级块121存储的优先级数据中与读数据指令匹配的正确优先级数据，进而读取并输出正确优先级数据。其中，校验码存储有与正确优先级数据对应的校验位，以基于校验位表征第一超级块111存储的优先级数据与第二超级块121存储的优先级数据是否为正确优先级数据。

本实施例提供的存储芯片，基于三维堆叠DRAM中超级块的产品需求，在三维多层DRAM存储阵列中引入超级块的备用块(第二超级块121)来加强优先级数据的存取功能，其是通过测试修复标记实现的一种超级块加固方法，为具有超级块DRAM产品提供了更高的质量保证和可靠性保证。同时，该存储芯片复用现行普通超级块的优先修复测试方案，结合线下修复计算程序完成的测试实现，没有额外的测试时间增加。

需要说明的是，上述所涉及的组件可包括晶粒和晶圆中的至少一种；且在具体实施例中，每一组件可包括多个对应的阵列块，每一阵列可包括多个对应的单元。比如，第一动态存储阵列组件11可包括动态存储阵列晶粒和动态存储阵列晶圆中的至少一种；且在具体实施例中，第一动态存储阵列组件11可包括动态存储阵列块，每个动态存储阵列块可包括多个动态存储单元。

在一实施例中，参见图6，图6为本申请一实施例提供的数据读写方法的流程图；提供一种数据读写方法，该方法包括：

步骤S1：仲裁第一超级块和第二超级块是否为失效块。

其中，第一超级块111和第二超级块121分别为第一动态存储阵列组件11和第二动态存储阵列组件12中用于存储优先级数据的存储块，且第一超级块111和第二超级块121具有相同的数据存储地址。其中，第一动态存储阵列组件11和第二动态存储阵列组件12层叠连接；且第二动态存储阵列组件12的数量可为多个，多个第二动态存储阵列组件12层叠连接。具体的，第一动态存储阵列组件11和第二动态存储阵列组件12其它结构与功能可参见上文相关描述，在此不再赘述。

在具体实施过程中，可基于失效块标记电路模块141存储的第一超级块111和/或第二超级块121是否为失效块的失效块标记信息仲裁第一超级块111和第二超级块121是否为失效块。

步骤S2：响应于第一超级块和/或第二超级块为非失效块，第一超级块和/或第二超级块被配置为存储或输出优先级数据。

具体的，响应于第一超级块111和第二超级块121均为非失效块，第一超级块111和第二超级块121均被配置为存储或输出优先级数据；响应于第一超级块111或第二超级块121均为非失效块，第一超级块111或第二超级块121均被配置为存储或输出优先级数据。可以理解的是，在该实施例中，只有在第一动态存储阵列组件11的第一超级块111和多个第二动态存储阵列组件12中的多个第二超级块121均为失效块时，该存储芯片才为失效存储芯片，大大提高了存储芯片的良率，降低了产品成本。

在一具体实施过程中，步骤S2具体包括：响应于第一超级块111和第二超级块121均为非失效块，且第一超级块111存储的优先级数据与第二超级块121存储的优先级数据一致，分别向第一超级块111以及第二超级块121输出读数据指令，进而读取第一超级块111以及第二超级块121存储的优先级数据，以同时输出两组优先级数据。

在另一具体实施过程中，步骤S2具体包括：响应于第一超级块111和第二超级块121均为非失效块，且第一超级块111存储的优先级数据与第二超级块121存储的优先级数据不一致，调取校验码，基于校验码判断第一超级块111存储的优先级数据与第二超级块121存储的优先级数据中与读数据指令匹配的正确优先级数据，进而读取并输出正确优先级数据。其中，校验码存储有与正确优先级数据对应的校验位，以基于校验位表征第一超级块111存储的优先级数据与第二超级块121存储的优先级数据是否为正确优先级数据。

在本实施例中，参见图7，图7为本申请一实施例提供的电子设备的结构示意图。还提供一种电子设备，该电子设备包括上述任意一实施例所提供的三维堆叠的存储芯片10。该三维堆叠的存储芯片10的具体结构与功能可参见上述相关文字描述，且可实现实现或相同的技术效果，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种三维堆叠的存储芯片，其特征在于，包括：

第一动态存储阵列组件，包括第一超级块；响应于所述第一超级块为非失效块，所述第一超级块被配置为存储或输出优先级数据；

第二动态存储阵列组件，与所述第一动态存储阵列组件层叠连接，且所述第二动态存储阵列组件包括第二超级块，所述第二超级块与所述第一超级块具有相同的数据存储地址，响应于所述第二超级块为非失效块，所述第二超级块被配置为存储或输出所述优先级数据。

2.根据权利要求1所述的存储芯片，其特征在于，还包括：

逻辑组件，与所述第一动态存储阵列组件和/或所述第二动态存储阵列组件层叠连接，以访问所述第一动态存储阵列组件和所述第二动态存储阵列组件。

3.根据权利要求1所述的存储芯片，其特征在于，响应于所述第一超级块为失效块，所述第一超级块被配置为所述优先级数据的读/写屏蔽状态；

和/或，响应于所述第二超级块为失效块，所述第二超级块被配置为所述优先级数据的读/写屏蔽状态。

4.根据权利要求2所述的存储芯片，其特征在于，还包括：超级块仲裁选择电路，分别连接所述第一超级块和所述第二超级块，用于仲裁所述第一超级块和所述第二超级块是否为失效块，并基于仲裁结果控制所述第一超级块和所述第二超级块进行所述优先级数据的读/写任务。

5.根据权利要求4所述的存储芯片，其特征在于，所述超级块仲裁选择电路还包括：

失效块标记电路模块，存储有所述第一超级块和/或所述第二超级块是否为失效块的失效块标记信息；

写屏蔽电路模块，与所述失效块标记电路模块连接；响应于接收到写数据指令，所述写屏蔽电路模块基于所述失效块标记信息对所述第一超级块和/或所述第二超级块进行所述优先级数据的写屏蔽；

读屏蔽电路模块，与所述失效块标记电路模块连接，响应于接收到读数据指令，所述读屏蔽电路模块基于所述失效块标记信息对所述第一超级块和/或所述第二超级块进行所述优先级数据的读屏蔽。

6.根据权利要求4或5所述的存储芯片，其特征在于，响应于所述第一超级块和所述第二超级块均为非失效块，且所述第一超级块存储的所述优先级数据与所述第二超级块存储的所述优先级数据一致，所述超级块仲裁选择电路分别向所述第一超级块以及所述第二超级块输出读数据指令，进而读取所述第一超级块以及所述第二超级块存储的所述优先级数据。

7.根据权利要求4或5所述的存储芯片，其特征在于，响应于所述第一超级块和所述第二超级块均为非失效块，且所述第一超级块存储的所述优先级数据与所述第二超级块存储的所述优先级数据不一致，所述超级块仲裁选择电路调取校验码，基于所述校验码判断所述第一超级块存储的所述优先级数据与所述第二超级块存储的所述优先级数据中与读数据指令匹配的正确优先级数据，进而读取所述正确优先级数据；

其中，所述校验码存储有与所述正确优先级数据对应的校验位，以基于所述校验位表征所述第一超级块存储的所述优先级数据与所述第二超级块存储的所述优先级数据是否为所述正确优先级数据。

8.根据权利要求4所述的存储芯片，其特征在于，所述超级块仲裁选择电路设置于所述逻辑组件、所述第一动态存储阵列组件或所述第二动态存储阵列组件。

9.根据权利要求1所述的存储芯片，其特征在于，标记为非失效块的所述第一超级块和/或所述第二超级块包括正常超级块和可修复超级块，标记为失效块的所述第一超级块和/或所述第二超级块包括不可修复超级块。

10.一种电子设备，其特征在于，包括如权利要求1-9任一项所述的存储芯片。

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