JP5689801B2 - 積層装置識別割り当て - Google Patents

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Description

本特許出願は、参照により本明細書に組み込まれる２００８年９月１１に出願された米国出願番号第１２／２０９，０４８号に基づく優先権の利点を主張する。
コンピュータ、及びテレビ、デジタルカメラ、及びセルラーフォン等の他の電子製品は、多くの場合、データおよび他の情報を記憶するためにメモリ素子（メモリデバイス）を使用する。いくつかのメモリ素子では、複数の半導体ダイがスタック内に配列されることがある。これらのダイのそれぞれは、適切な通信を可能にするために独自の識別（識別情報：ＩＤ）を有してよい。いくつかの従来の技法でのダイへのＩＤの割り当てには、ワイヤボンド・プログラミングまたはヒューズ・プログラミングのどちらかを実行することが含まれることがある。ワイヤボンドを有しない積層ダイもあり、したがってワイヤボンド・プログラミングが適さないことがある。ヒューズ・プログラミングは、ダイが他の複数のダイとともにスタック内に配列される前にそのダイにＩＤを個別に割り当てることを含んでよい。また、ヒューズ・プログラミングは、なんらかの種類の記録管理を使用し、ダイおよびその割り当てられたＩＤを追跡してもよい。ただし、記録管理は追加の作業を生じさせることがある。
図１は、本発明の実施形態によるダイおよび接続部のある装置のグロック図である。 図２は、本発明の実施形態による論理ＡＮＤゲートとの接続部を有するデバイスを示す概略図である。 図３は、本発明の実施形態による接続部のあるダイのスタックを含むデバイスの部分断面図を示す。 図４は、図３のいくつかのダイがスタック内に配列される前のダイの部分断面図を示す。 図５は、本発明の実施形態によるスタックの両側に構成要素を有する接続部のあるダイのスタックを含むデバイスの部分断面図を示す。 図６は、図５のいくつかのダイがスタック内に配列される前のダイの部分断面図を示す。 図７は、本発明の実施形態による接続部のいくつかの接点に結合されるバイアがない接続部のあるダイのスタックを含むデバイスの部分断面図を示す。 図８は、本発明の実施形態による対称パターンを有する接続部のあるダイのスタックを含むデバイスの部分断面図を示す。 図９は、図８のいくつかのダイがスタック内に配列される前のダイの部分断面図を示す。 図１０は、本発明の実施形態によるスタック内でダイにＩＤを割り当てる方法を示すフローチャートである。 図１１は、本発明の実施形態によるスタック内にダイを配列する方法を示すフローチャートである。 図１２は、本発明の実施形態によるシステムを示す。
図１は、本発明の実施形態によるダイ１０１、１０２、１０３、１０４、及び１０５、ならびに接続部１１０および１２０を含む装置１００のブロック図である。装置１００は、メモリ素子、プロセッサ、コンピュータ、テレビ、デジタルカメラ、セルラーフォン、または別の電子機器またはシステムを含むことがある、またはそれらの中に含まれることがある。
ダイ１０１、１０２、１０３、１０４および１０５のそれぞれは、電気回路構成要素が位置する（シリコン等の）半導体をベースにする材料を含んでよい。接続部１１０および１２０は、ダイ１０１、１０２、１０３、１０４および１０５との間での通信を可能にしてよい。装置１００は、これらのダイでの動作を制御するため、または接続部１２５を通して装置１００と他の外部デバイス（たとえば、メモリ・コントローラ・デバイスまたはプロセッサ）の間で情報（たとえば信号）を交換するために、ダイ１０５等、これらのダイのうちの１つに位置する制御装置１０６を含むことがある。ダイ１０１、１０２、１０３、１０４および１０５はスタック内に物理的に配列され、接続部１１０、１２０、および１２５はこれらのダイを通る導電性パスに相当することがある。
ダイ１０１、１０２、１０３、１０４および１０５のそれぞれは、あるダイを別のダイから区別し、これらのダイのそれぞれとの間での適切な通信を可能にするために異なる識別（ＩＤ）を有してよい。ダイ１０１、１０２、１０３、１０４および１０５は、最初は（たとえば、ダイが製造されたときには）ＩＤを有していないこともあれば、それぞれが書き換え可能であってよいＩＤを有することもある。装置１００は、ＩＤ割り当ての間にこれらのダイのいくつかまたはすべてにＩＤを割り当てる（たとえば、新しいＩＤを割り当てる、または古いＩＤを置き換える）ことがある。ＩＤ割り当ては、装置１００の初期化中に実行されてよい。
装置１００は、ダイ１０１、１０２、１０３、および１０４に異なるＩＤを割り当ててよい。各ダイに割り当てられた各ＩＤは複数のビットを含んでよい。たとえば、装置１００は、ビット００、０１、１０および１１を使用し、それらをそれぞれダイ１０１、１０２、１０３および１０４に割り当ててよい。したがって、この例でのＩＤ割り当て後、ダイ１０１、１０２、１０３および１０４は、それぞれＩＤ００、０１、１０および１１を有してよい。その結果、この例では、装置１００は、ＩＤ００、０１、１０、および１１に基づいて各ダイと通信してよい。ここでは、一例としてＩＤごとに２個のビットが使用されるが、装置１００はＩＤごとに任意の数のビットを使用してよい。
接続部１２０は、ＩＤ割り当て中、異なるときにダイ１０１、１０２、１０３および１０４に異なるＩＤを転送してよい。装置１００は、各ＩＤを転送するために接続部１２０の中の単一の接続部（たとえば、単一物理ライン）または複数の接続部（たとえば、複数の物理ライン）を使用してよい。たとえば、装置１００は、各ＩＤの複数のビットを、接続部１２０のうちの１つでシリアル様式で（ビットを次々に転送する）転送してよい。別の例では、装置１００は、各ＩＤの複数のビットを、接続部１２０の中の複数の接続部で、並列（パラレル）様式で（同時にビットを転送する）転送してよい。
接続部１１０は、ＩＤ割り当て中にダイ１０１、１０２、１０３および１０４に制御情報を転送してよい。図１に示されるように、装置１００は、それぞれダイ１０１、１０２、１０３、および１０４に位置する論理構成要素１３１、１３２、１３３、および１３４を含むことがある。これらの論理構成要素のそれぞれが、接続部１１０の一部を形成し、ＩＤ割り当て中にダイからダイへその制御情報を転送してよい。前述されたように、接続部１２０は、ＩＤ割り当て中にダイ１０１、１０２、１０３、および１０４に割り当てられるべきであるＩＤを転送してよい。接続部１２０とは別個に、接続部１１０で転送される制御情報は、ダイ１０１、１０２、１０３および１０４のそれぞれが、接続部１２０から特定のＩＤを受け取ることを可能にしてよい。
論理構成要素１３１、１３２、１３３および１３４は、これらのダイのそれぞれが制御情報を規則正しく受け取ることができるように、制御装置１０６からダイ１０１、１０２、１０３、および１０４に制御情報を順次に転送するために動作してよい。ある特定のダイ（たとえば、ダイ１０１）が制御情報を受け取るとき、装置１００は、この特定のダイが接続部１２０で転送されるＩＤ（たとえば、ビット００）を受け取ることができるようにしてよい。次に、特定のダイは当該ＩＤをその記憶素子（たとえば、レジスタ）内にそのＩＤとして記憶してよい。ダイ（たとえば、ダイ１０１）にＩＤが割り当てられた後、接続部１１０は、装置１００が次のダイ（たとえば、１０２）に異なるＩＤ（たとえば、ビット０１）を割り当てることができるように、次のダイに制御情報を転送してよい。
ＩＤ割り当て中に転送制御情報およびＩＤに、接続部１１０および１２０を使用することに加えて、装置１００は、データをダイ１０１、１０２、１０３および１０４に記憶するための書込み動作、またはこれらのダイから記憶されているデータを読み出すための読取り動作等の他の動作で、たとえばアドレス、データ、および他の制御情報等の他の情報を転送するために、接続部１１０および１２０を使用（たとえば、バスとして接続部１２０を使用）してよい。装置１００は、図２から図１２に関して後述されるデバイスを含んでよい。
図２は、本発明の実施形態による論理ＡＮＤゲート２３１、２３２、２３３、および２３４のある接続部２１０を有するデバイス２００を示す概略図である。デバイス２００は、ダイ２０１、２０２、２０３および２０４、ならびに接続部２２０を含んでもよい。図２の接続部２１０は、図１の接続部１１０に相当してよい。図２の接続部２２０は、図１の接続部１２０の少なくとも一部に相当することがある。図２は、一例として４つのダイのあるデバイス２００を示す。デバイス２００のダイの数は変わってよい。
図２では、デバイス２００は、制御情報ＣＴＬを転送するために接続部２１０を、およびＩＤ割り当て中にダイ２０１、２０２、２０３、および２０４にＩＤを転送するために接続部２２０を使用してよい。制御情報ＣＴＬは、１ビットを表してよい信号を含むことがある。制御情報ＣＴＬは、単一ビットだけを含むことがある。単一ビットは、論理１または論理０等の値を有することがある。
図２のＩＤビットＩＤ１からＩＤＮは、デバイス２００がダイ２０１、２０２、２０３、および２０４のうちの異なる１つに割り当ててよい各ＩＤ（ここでは「Ｎ」は各ＩＤのビット数である）の複数のビットを表す信号を含んでよい。たとえば、割り当てられるＩＤが２ビットを有し、その２ビットが０１という２進値を有するとき、ビットＩＤ１は次いでバイナリ０値を有してよく、ビットＩＤＮは、バイナリ１値を有してよい。ＩＤがダイに割り当てられた後、デバイス２００は、異なるＩＤが異なるダイに割り当てられるように接続部２２０上でＩＤビットＩＤ１からＩＤＮの値を変更してよい。たとえば、第１のＩＤがダイ２０１に割り当てられた後、デバイス２００は、ダイ２０２、２０３、および２０４に割り当てるための３つの異なる追加のＩＤを有するために、ＩＤビットＩＤ１からＩＤＮの値を３回変更してよい。
デバイス２００は、接続部２２０上で信号ＬａｔＩＤを使用し、ダイ２０１、２０２、２０３、および２０４のそれぞれが、接続部２２０から対応するＩＤをロードし、その記憶素子にそのＩＤを記憶できるようにしてよい。デバイス２００は、ＬａｔＩＤ信号を使用し、ダイ２０１、２０２、２０３、および２０４の中の１つのダイに割り当てられたＩＤの値を異なる値に変更し、したがってダイ２０１、２０２、２０３、および２０４のそれぞれが一意のＩＤを有してよい。たとえば、デバイス２００は、第１の値（たとえば、００）の付いたＩＤを対応するダイ（たとえば、ダイ２０１）にロードするために第１の信号レベル（たとえば、高）をアサートしてよい。次に、デバイス２００は、それが新しい値の付いたＩＤを次のダイにロードする前に、ＩＤの値を新しい値（たとえば、０１）に変更するために、ＬａｔＩＤ信号の第１の信号レベルを第２の信号レベル（たとえば、低）に変更してよい。
図２は、一例として接続部２２０の複数の接続部で並列（パラレル）で転送されているＩＤビットＩＤ１からＩＤＮを示す。デバイス２００は、直列（シリアル）でＩＤビットＩＤ１からＩＤＮを転送するために、接続部２２０のうちの単一の接続部（たとえば、単一物理ライン）を使用してよい。
接続部２１０は、対応するダイ２０１、２０２、２０３、および２０４のノード２４１、２４２、２４３、および２４４に制御情報ＣＴＬを順次に転送してよい。デバイス２００は、最初に（たとえば、対応するダイにＩＤが割り当てられる前に）ノード２４１、２４２、２４３、および２４４のそれぞれを、制御情報ＣＴＬの値とは異なる値に設定してよい。たとえば、ノード２４１、２４２、２４３、および２４４のそれぞれは、最初に論理０値を有してよく、制御情報ＣＴＬは論理１値を有してよい。制御情報ＣＴＬが特定のノード（ノード２４１、２４２、２４３および２４４のうちの１つ）に転送された（到達した）旨の表示（指示情報）が、その特定のノードの値がある値（たとえば、論理０の初期値）から、制御情報ＣＴＬの値（たとえば、１）に一致する別の値に変更するときに発生する。対照的に、制御情報ＣＴＬがノード２４１、２４２、２４３、おび２４４の中のある特定のノードに転送されていない（到達していない）旨の表示（指示情報）が、ノードの値が、制御情報ＣＴＬの値（たとえば、論理１）とは異なる値（たとえば、論理０の初期値）で変化がないときに発生する。
ダイ２０１、２０２、２０３、および２０４は、それぞれ回路２６１、２６２、２６３、および２６４を含んでよい。図２に示されるように、回路２６１、２６２、２６３、および２６４のそれぞれが接続部２２０のいくつかに結合してよく、接続部でビットＩＤ１からＩＤＮおよび他の情報が転送されてよい。回路２６１、２６２、２６３、および２６４は、ノード２５１、２５２、２５３、および２５４でのイネーブル情報ＥＮ１、ＥＮ２、ＥＮ３およびＥＮ４を、初期値（たとえば、論理値０）に設定することで、ノード２４１、２４２、２４３、および２４４にも、初期値（たとえば、論理値０）が設定されてよい。ノード２４１、２４２、２４３、および２４４で初期値が設定された後、回路２６１、２６２、２６３、および２６４のそれぞれが、制御情報ＣＴＬが対応するダイに転送されたかどうかを判断するためにこれらのノードで情報の値を検知してよい。
制御情報ＣＴＬが、対応するダイ（ダイ２０１、２０２、２０３、および２０４の１つ）のノード２４１、２４２、２４３、または２４４に転送されるとき、デバイス２００は、その対応するダイにＩＤを割り当ててよい。例えば制御情報ＣＴＬが、対応するダイのノード２４１、２４２、２４３、または２４４に転送されるとき、対応するダイの回路（回路２６１、２６２、２６３、および２６４）は、表示（たとえば、回路内のフラグまたは論理素子）をある特定の値に設定し、対応する回路が接続部２２０からＩＤビットＩＤ１からＩＤＮを受け取ることができるようにする。次に、対応する回路は、ダイのためのＩＤとしてＩＤビットＩＤ１からＩＤＮを記憶してよく、その結果、ダイはそれ自体を識別してよい、あるいは別のダイによってまたはデバイス２００の外部の他のデバイスによって識別されてよい。対応する回路は、レジスタ等のその記憶素子の中にＩＤビットＩＤ１からＩＤＮを記憶してよい。図２では、ダイにＩＤが割り当てられた後（たとえば、ＩＤが記憶された後）、そのダイに対応する回路２６１、２６２、２６３、または２６４は他のダイのために意図される接続部２２０上の他のＩＤを無視してよい。たとえば、ダイにＩＤが割り当てられた後、そのダイに対応する回路２６１、２６２、２６３、または２６４は、同じ表示または別の表示（たとえば、回路内の他のフラグまたは他の論理素子）を異なる値に設定し、ダイが、他のダイのために意図される接続部２２０上の他のＩＤを無視できるようにしてよい。
制御情報ＣＴＬが、対応するダイのノード２４１、２４２、２４３、または２４４に転送されないとき、デバイス２００は、その対応するダイにＩＤを割り当ててはならない。たとえば、制御情報ＣＴＬが対応するダイのノード２４１、２４２、２４３、または２４４に転送されないとき、対応するダイの回路（回路２６１、２６２、２６３、および２４４のうちの１つ）は、対応するダイの対応する回路が、接続部２２０からＩＤビットＩＤ１からＩＤＮを受け取るのを妨げるために、ある特定の値に表示（たとえば、回路内のフラグまたは論理素子）を設定してよい。対応する回路は、制御情報ＣＴＬがそのダイに転送されるまで、接続部２２０からＩＤビットＩＤ１からＩＤＮを無視してよい。
回路２６１、２６２、２６３、および２６４は、それぞれイネーブル情報ＥＮ１、ＥＮ２、ＥＮ３およびＥＮ４を提供してよい。回路２６１、２６２、２６３、および２６４のそれぞれは、対応するイネーブル情報ＥＮ１、ＥＮ２、ＥＮ３またはＥＮ４に、論理０または論理１等の論理値を与えるために、回路要素（たとえば、論理素子）を含んでよい。たとえば、回路２６１、２６２、２６３、および２６４のそれぞれは、制御情報ＣＴＬが回路に転送されていないときに、イネーブル情報ＥＮ１、ＥＮ２、ＥＮ３またはＥＮ４に論理０値を提供してよい。回路２６１、２６２、２６３、および２６４は、それぞれイネーブル情報ＥＮ１、ＥＮ２、ＥＮ３、およびＥＮ４を使用して、論理ＡＮＤゲート２３１、２３２、２３３、および２３４が、適切なときにあるダイから次のダイに情報を転送できるようにしてよい。たとえば、回路２６１が制御情報ＣＴＬを受け取り、ダイ２０１に割り当てられるＩＤビットＩＤ１からＩＤＮを記憶した後に、回路２６１は、論理ＡＮＤゲート２３１の（ノード２４２に結合される）出力ノードが、制御情報ＣＴＬを有し、それがダイ２０１のノード２４１からダイ２０２のノード２４２に制御情報ＣＴＬを転送できるように、ある値（たとえば、論理０）から別の値（たとえば、論理１）にイネーブル情報ＥＮ１の値を変更してよい。回路２６２が制御情報ＣＴＬを受け取り、ダイ２０２に割り当てられるＩＤビットＩＤ１からＩＤＮを記憶した後、回路２６２は、論理ＡＮＤゲート２３２の（ノード２４３に結合される）出力ノードが、制御情報ＣＴＬを有し、それがダイ２０２のノード２４２からダイ２０３のノード２４３に制御情報ＣＴＬを転送できるように、イネーブル情報ＥＮ２の値を、１つの値（たとえば、論理０）から別の値（たとえば、論理１）に変更してよい。
論理ＡＮＤゲート２３１、２３２、２３３、および２３４のそれぞれは、対応する論理ＡＮＤゲートの出力ノードで結果を生じさせるために、制御情報ＣＴＬおよびそれぞれノード２５１、２５２、２５３、および２５４でのイネーブル情報ＥＮ１、ＥＮ２、ＥＮ３およびＥＮ４のうちの対応する１つの論理組み合わせに対応する入力ノードを含んでよい。たとえば、論理ＡＮＤゲート２３１は、ノード２４１および２５１に結合された入力ノードを含み、ノード２４１での制御情報ＣＴＬの値を、ノード２５１でのイネーブル情報ＥＮ１の値と論理的に組み合わせ、ノード２４２に結合される論理ＡＮＤゲート２３１の出力ノードに結果を生じさせてよい。論理ＡＮＤゲート２３１の出力ノード（ノード２４２）での結果の値（たとえば、論理０または論理１）は、制御情報ＣＴＬがダイ２０１からダイ２０２に転送されたかどうかを示す。たとえば、制御情報ＣＴＬが論理１値を有し、イネーブル情報ＥＮ１が（ＩＤがダイ２０１に記憶されていることを示す）論理１値を有する場合には、ノード２４２での結果の値は、制御情報ＣＴＬの値に一致する論理１値である。したがって、この例では、制御情報ＣＴＬは、ダイ２０１からダイ２０２に転送されていた。別の例では、制御情報が論理１値を有し、イネーブル情報ＥＮ１が（ＩＤがダイ２０１によって受け取られていない、またはダイ２０１に記憶されていないことを示す）論理値０を有する場合には、ノード２４２での結果の値は、制御情報ＣＴＬの値とは異なる論理０値である。したがって、この例では、制御情報ＣＴＬは、ダイ２０１からダイ２０２に転送されていない。
論理ＡＮＤゲート２３２、２３３、および２３４は、前述されたように論理ＡＮＤゲート２３１の動作と類似するように動作してよい。たとえば、論理ＡＮＤゲート２３２は、ノード２４２および２５２に結合された入力ノードを含んでよく、ノード２４２での制御情報ＣＴＬの値を、ノード２５２でのイネーブル情報ＥＮ２の値と組み合わせ、ノード２４３に結合される論理ＡＮＤゲート２３２の出力ノードで結果を出してよい。論理ＡＮＤゲート２３２の出力ノード（ノード２４３）での結果（たとえば、論理０または論理１）の値は、制御情報ＣＴＬがダイ２０２からダイ２０３に転送されたかどうかを示す。
論理ＡＮＤゲート２３３は、ノード２４３および２５３に結合される入力ノードを含み、ノード２４３での制御情報ＣＴＬの値を、ノード２５３でのイネーブル情報ＥＮ３の値と論理的に組み合わせ、ノード２４４に結合される論理ＡＮＤゲート２３３の出力ノードで結果を出してよい。論理ＡＮＤゲート２３３の出力ノード（２４３）で結果の値（たとえば、論理０または論理１）は、制御情報ＣＴＬがダイ２０３からダイ２０４に転送されたかどうかを示す。
論理ＡＮＤゲート２３４は、ノード２４４および２５４に結合される入力ノードを含み、ノード２４４での制御情報ＣＴＬの値を、ノード２５４でのイネーブル情報ＥＮ４の値と論理的に組み合わせ、ノード２４５に結合される論理ＡＮＤゲート２３４の出力ノードで結果を出してよい。論理ＡＮＤゲート２３４の出力ノード（ノード２４５）での結果（たとえば、論理０または論理１）の値は、デバイス２００がダイ２０１、２０２、２０３および２０４のうちの１つに類似している、または同一であることがある追加ダイを含む場合に、制御情報ＣＴＬがダイ２０４から、ダイ２０４に結合される追加ダイに転送されたかどうかを示す。デバイス２００がノード２４５に結合される追加ダイを含まない場合、回路２５４は次に、イネーブル情報ＥＮ４の値を変更することを無視してよいか、またはダイ２０４は論理ＡＮＤゲート２３４およびイネーブル情報ＥＮ４を省略してよい。
図２は、一例としてダイ２０１、２０２、２０３、および２０４に位置している回路２６１、２６２、２６３、および２６４を示す。回路２６１、２６２、２６３、および２６４のいくつかまたはすべては、デバイス２００の別のダイ（例えば、図１のダイ１０５に類似する、または同一のダイ）に位置する等、ダイ２０１、２０２、２０３、および２０４の外部に位置してよい。
デバイス２００は、本明細書に説明される実施形態に焦点を当てるために役立つ、図２に図示されていないメモリセル、復号回路、制御回路、および入力／出力回路等の構成要素のあるメモリ素子を含んでよい。デバイス２００のダイ２０１、２０２、２０３、および２０４は、たとえば、図３、図５、または図７に図示されるスタック等のスタック内に配列されてよい。
図３は、本発明の実施形態による接続部３１０のある、ダイ３０１、３０２、３０３、３０４、および３０５のスタック３９９を含むデバイス３００の部分断面図を示す。たとえばダイ３０１、３０２、３０３、および３０４等のデバイス３００の少なくとも一部は、図２のデバイス２００の概略図と類似する、または同一の概略図によって表されてよい。
図３に示されるように、デバイス３００の接続部３１０は、少なくとも論理ＡＮＤゲート３３１、３３２、３３３、および３３４、ならびにノード３４１、３４２、３４３、および３４４、（スルーホールと呼ばれることもある）バイア３７１、３７２、３７３、３７４、３７５、３７６、３７７、３７８、および３７９、ならびに接点（コンタクト）３８１、３８２、３８３、３８４、３８５、３８６、３８７、および３８８を含んでよい。接続部３１０は、ダイ３０１、３０２、３０３、および３０４の外部に位置し、図３に示されるように対応する接点およびバイアに結合される導電性接合３９１、３９２、３９３、および３９４を含んでもよい。
デバイス３００は、ＩＤビットＩＤ１からＩＤＮ等のＩＤを転送するためにダイを通って伸びる、２つの別々の導電性パス３２１および３２２を形成する、バイア３７９、接点３８９、および導電性接合部３９５を有する接続部３２０も含んでよい。ＩＤの転送に加えて、導電性パス３２１および３２２は、アドレス、データ、および他の情報等の情報を転送するためにバスも形成することがある。図３は、一例として２つの導電性パス３２１および３２２を有する接続部３２０を示しているが、接続部３２０は、導電性パス３２１および３２２に類似する、または同一である２つ以上の導電性パスを含んでよい。
バイア３７１から３７９、接点３８１から３８９、および導電性接合３９１から３９５は、導電材料を含む。図３に示されるように、接点３８１から３８８のそれぞれの少なくとも一部が、対応するバイアに接触し、接点３８１から３８８のそれぞれとその対応するバイアの間の電気伝導性を可能にしてよい。たとえば、接点３８１、３８３、３８６、３８７のそれぞれの少なくとも一部は、それぞれバイア３７１、３７３、３７６、および３７７に接触し、制御情報ＣＴＬを、接点３８１、３８３、３８６、および３８７ならびにバイア３７１、３７３、３７６、および３７７に結合されるノード３４１、３４２、３４３、および３４４に転送できるようにしてよい。図３に示されるように、バイア３７４、３７６、および３７８は、導電性ジョイントによってバイア３７１、３７３、および３７５に電気的に接続されなくてよく、バイア３７２は、導電性ジョイントによってダイ２０５のバイアに電気的に接続されなくてよい。したがって、デバイス３００は、いくつかのケースではバイア３７２、３７４、３７６、および３７８を省略してよい。
また、デバイス３００は、イネーブル情報ＥＮ１、ＥＮ２、ＥＮ３およびＥＮ４を提供するための回路３６１、３６２、３６３、および３６４も含み、論理ＡＮＤゲート３３１、３３２、３３３、および３３４が、それぞれ、ダイ３０１、３０２、３０３、および３０４のノード３４１、３４２、３４３、および３４４に順次に制御情報ＣＴＬを転送できるようにしてよい。ノード３４１、３４２、３４３、および３４４は、それぞれ図２のノード２４１、２４２、２４３、および２４４に相当してよい。回路３６１、３６２、３６３、および３６４、ならびに論理ＡＮＤゲート３３１、３３２、３３３および３３４が、ダイ３０１、３０２、３０３、および３０４へのＩＤの割り当て中に制御情報ＣＴＬを転送する動作は、図２の回路２６１、２６２、２６３、および２６４ならびに論理ＡＮＤゲート２３１、２３２、２３３、および２３４の動作に類似している、または同一である。
図３では、デバイス３００は、メモリセル、復号回路、制御回路、および入力／出力回路等の回路構成要素を含んでよいが、それらは、本明細書に説明される実施形態に焦点を当てるのに役立つよう、図３には図示されていない。デバイス３００は、当業者に既知の技法を使用して形成されてよい。明確にするために、図３は、いくつかの特徴を断面図に、いくつかの他の特徴をブロック図に示す。たとえば、図３は、バイア３７１から３７９、接点３８１から３８９、および導電性接合３９１、３９２、３９３、３９４、および３９５を断面図で、回路３６１から３６４、論理ＡＮＤゲート３３１から３３４、および制御装置３０６をブロック図で示す。本説明の図面に示されるいくつかのまたはすべての特徴は、特徴が断面図に示されるときに切断線（クロスハッチ線）を有しない場合がある。
デバイス３００は、ダイ３０１、３０２、３０３、および３０４へのＩＤの割り当て中に制御情報ＣＴＬおよびＩＤを提供するための制御装置３０６を含んでよい。しかしながら、制御情報ＣＴＬおよびＩＤビットＩＤ１からＩＤＮは、デバイス３００の別の構成要素によって、またはメモリ・コントローラ・デバイスまたはプロセッサ等のデバイス３００の外部のデバイスによって提供されてよい。デバイス３００は、図１および図２に関して上述された装置１００およびデバイス２００によって使用される方法に類似した、または同一の方法で、制御ＣＴＬおよびＩＤビットＩＤ１からＩＤＮをダイ３０１、３０２、３０３、および３０４に転送してよい。たとえば、図３では、ダイ３０１へのＩＤの割り当て中に、制御装置３０６が、ダイ３０１のノード３４１及び回路３６１に結合された接点３８１に制御情報ＣＴＬを転送してよい。回路３６１は、ノード３４１における情報の値を検知し、制御情報ＣＴＬがノード３４１に転送されたと判断してよい。ノード３４１に転送された制御情報ＣＴＬに応えて、回路３６１は、指示（たとえば、回路３６１内のフラグまたは論理素子）の値を特定の値に変更し、回路３６１が接続部２２０からＩＤビットＩＤ１からＩＤＮを受け取り、それらを、ダイ３０１のためのＩＤとしてその記憶素子（たとえば、レジスタ）内に記憶できるようにしてよい。ＩＤビットＩＤ１からＩＤＮが記憶されてから、回路３６１は、イネーブル情報ＥＮ１の値を変更し（たとえば、論理０から論理１に変更し）、論理ＡＮＤゲート３３１が、ダイ３０１のノード３４１から、導電性接合３９１に結合された接点３８２、バイア３７３、接点３８３、ノード３４２、および回路３６２に、制御情報ＣＴＬを転送することを可能にしてよい。回路３６２は、ノード３４２における情報の値を検知し、制御情報ＣＴＬがノード３４２に転送されたと判断してよい。ノード３４２に転送された制御情報ＣＴＬに応えて、回路３６２は、指示（たとえば、回路３６２内のフラグまたは論理素子）の値を特定の値に変更し、回路３６２が、ダイ３０１に割り当てられたＩＤとは異なるＩＤに対応する値を有するＩＤビットＩＤ１からＩＤＮを受け取ることができるようにしてよい。ＩＤビットＩＤ１からＩＤＮが記憶されてから、回路３６２は、イネーブル情報ＥＮ２の値を変更し（たとえば、論理０から論理１に変更し）、論理ＡＮＤゲート３３２が、ダイ３０２のノード３４２から、導電性接合３９２に結合された接点３８４、バイア３７５、接点３８５、ノード３４３、および回路３６３に、制御情報ＣＴＬを転送できるようにしてよい。デバイス３００は、制御情報ＣＴＬおよびＩＤビットＩＤ１からＩＤＮの異なる値を転送するために、ダイ３０３および３０４で上記プロセスを繰り返し、ダイ３０３およびダイ３０４へのＩＤの割り当てを可能にする。
図３は、論理ＡＮＤゲート３３１および３３３の物理構造（たとえば、レイアウト）が、エッジ３９８に関して同一（または実質的に同一）の向きとなってよいことを示すために、スタック３９９のエッジ３９８に関して同方向を向く論理ＡＮＤゲート３３１および３３３を示す（両方のゲートともエッジ３９８から外を向く）。また、図３は、論理ＡＮＤゲート３３２および３３４の物理構造（たとえば、レイアウト）が、エッジ３９８に関して同一（または実質的に同一）の向きとなってよいことを示すために、エッジ３９８に関して同じ向きを向く論理ＡＮＤゲート３３２および３３４も示す。図３に示されるように、論理ＡＮＤゲート３３１および３３２は、エッジ３９８に関して反対方向（１８０度）を向いてよい。たとえば、論理ＡＮＤゲート３３１の入力ノード（ノード３４１に結合されるノード）から論理ＡＮＤゲート３３１の出力ノード（接点３８２に結合されるノード）への経路は、エッジ３９８から外方を向くのに対し、論理ＡＮＤゲート３３２の入力ノード（ノード３４２に結合されるノード）から論理ＡＮＤゲート３３２の出力ノード（接点３８４に結合されるノード）への経路はエッジ３９８の方を向く。したがって、論理ＡＮＤゲート３３１および３３２の物理構造は、エッジ３９８に関してさまざまな向きを有することがある。
図３に示されるように、バイア３７１および３７４、ならびに接点３８１および３８４は、接点３８１の中心３１４とエッジ３９８の間の距離Ｄ１が、接点３８４の中心３１５とエッジ３９８の間の距離Ｄ２に等しく（または実質的に等しく）なるように、スタック３９９のエッジ３９８に関して位置合わせされてよい。
図３は、ダイ３０１、３０２、３０３、および３０４を通ってスタック３９９の断面に垂直な方向で伸びる中心軸３５０を示す。中心軸３５０は、スタック３９９の断面を２つの等しい（または実質的に等しい）側面３１１および側面３１２に分割する。図３に示されるように、接点３８１から３８８は、スタック３９９の片側（たとえば、側面３１１）に位置してよい。
図４は、図３のスタック３９９内に配列される前の図３のダイ３０１およびダイ３０２の部分断面図を示す。図４のダイ３０１およびダイ３０２が図３のスタック３９９内に配列されると、これらのダイのうちの１つ、たとえば、ダイ３０２は、回転方向４５１または回転方向４５２のどちらかで中心軸４５０の回りを１８０度回転してよく、その結果論理ＡＮＤゲート３３１および３３２は、図３に示されるようにスタック３９９の接続部３１０の一部を形成するために互いに結合されてよい。図４では、回転方向４５１または４５２でダイ３０２を回転させる代わりに、ダイ３０２は、フリッピング方向（上下反転される方向）４５３またはフリッピング方向４５４で端部から端部へ１８０度、反転させられてよく、その結果、論理ＡＮＤゲート３３１および３３２は、図３に示されるスタック３９９の接続部３１０の一部を形成するために互いに結合されてよい。
図４に示されるように、論理ＡＮＤゲート３３１および３３２は、同じ方向４６０を向いてよい。したがって、ダイ３０１および３０２がスタック（たとえば、図３のスタック３３９）内で配列される前の論理ＡＮＤゲート３３１および３３２の物理構造は、同一の（または実質的に同一の）向きを有してよい。図４では、論理ＡＮＤゲート３３１および３３２は、それらがスタック内で配列される前に同じ方向４６０を向くことがあるので、論理ＡＮＤゲート３３１および３３２は、ダイ３０１および３０２が図３のスタック３９９等のスタック内に配列されるときに、ダイ３０１および３０２の一方が回転または反転された後に反対方向（たとえば、互いから１８０度）を向いてよい。同様に、図３では、ダイ３０３および３０４がスタック３３９内で配列される前の論理ＡＮＤゲート３３３および３３４の物理構造は、同一の（または実質的に同一の）向き（図４のダイ３０１および３０２に類似する）を有することがあり、ダイ３０３および３０４のうちの一方がスタック３９９内に配列されるために回転または反転された後に異なる向きを有してよい。
ダイ３０１、３０２、３０３、および３０４が図３のスタック３９９内に配列されると、ダイ３０１は、ダイホルダーに取り付けられてよく、ダイ３０２、３０３、および３０４は、次々に、ダイ３０１とともにスタック３９９内に配列されてよい。たとえば、ダイ３０２（図４）は、ダイ３０１とスタック内に配列される前に、回転されるかまたは反転されるかのどちらであってよい。ダイ３０３は、図４のダイ３０１に同一（または実質的に同一）である向きを有するため、ダイ３０３は、次いでダイ３０３を回転または反転せずに（図３に示されるように）ダイ３０１および３０２とともに配列されてよい。ダイ３０１、３０２、および３０３がスタック内に配列されてから、ダイ３０４は、それがスタック３９９内に配列される前に図４のダイ３０２の向きに同一（または実質的に同一）である向きを有するため、ダイ３０４は、それが（図３に示されるように）ダイ３０１、３０２、および３０３とともにスタック３９９内で配列される前に、回転されるかまたは反転されるかのどちらかであってよい。ダイが（図３のスタック３９９等の）スタック内に配列される前に、（図４のダイ３０１および３０２の論理ＡＮＤゲート３３１および３３２等の）ダイの論理構成要素の同一のまたは実質的に同一の向きを有することにより、ダイの製造を簡略化してよい。
図５は、本発明の実施形態による、スタック５９９の両方の側５１１、５１２に構成要素を有する接続部５１０のあるダイ５０１、５０２、５０３、５０４、および５０５のスタック５９９を含むデバイス５００の部分断面図を示す。図５の接続部５１０および５２０のいくつかの構成要素の位置を除き、デバイス５００は、図３のデバイス３００の構成要素に類似する、または同一の構成要素を含んでよい。したがって、簡単にするために、図３および図５で類似した、または同一である構成要素には、同じ参照ラベルが付けられている。デバイス５００の接続部５１０および５２０は、図１の装置１００、図２のデバイス２００または図３のデバイス３００の方法に類似した、または同一の方法で、制御情報ＣＴＬおよびＩＤビットＩＤ１からＩＤＮを転送してよい。
図５に示されるように、スタック５９９は、ダイ５０１、５０２、５０３、および５０４を通してスタック５９９の断面に垂直な方向に伸びる中心軸５５０を有する。中心軸５５０は、スタック５９９の断面を、２つの等しい（または実質的に等しい）側面５１１および側面５１２に分割する。図３では、接点３８１から３８８が、スタック３９９の片側（たとえば、側面３１１）に位置してよい。しかしながら、図５では、接続部５１０の構成要素は、両側面５１１および５１２に位置する。たとえば、ダイ５０１の接点３８１が側面５１１に位置するのに対し、ダイ５０１の接点３８２は側面５１２に位置する。別の例では、ダイ５０２の接点３８３が側面５１２に位置するのに対し、ダイ５０２の接点３８４は側面５１１に位置する。
図５は、デバイス５００が、導電性パスがスタック５９９の両方の側面５１１および５１２に位置する接続部５２０の導電性パス（たとえば、導電性パス３２１および３２２）でＩＤビットＩＤ１からＩＤＮを転送する例を示す。ただし、デバイス５００は、スタック５９９の同じ側面（たとえば、側面５１２）上にある導電性パスでＩＤビットＩＤ１からＩＤＮを転送してよい。たとえば、図５は、明確にするために、導電性パス３２１が１つしかない側面５１２を示す。しかしながら、側面５１２は、導電性パス３２１に類似した、または同一の複数の導電性パスを含んでよく、その結果、デバイス５００は、スタック５９９の側面５１２上の複数のパスでＩＤビットＩＤ１からＩＤＮを転送してよい。図５は、回路３６１、３６２、３６３、および３６４のそれぞれが、ＩＤビットＩＤ１からＩＤＮを受け取るために、接続部５２０の複数の導電性パス（たとえば、導電性パス３２１および３２２）に結合されてよく、導電性パスがスタック５９９の両側５１１および５１２に位置する例を示す。しかしながら、回路３６１、３６２、３６３、および３６４のそれぞれは、ビットＩＤ１からＩＤＮを受け取るためにスタック５９９の同じ側（たとえば、側面５１２）にある導電性パスに結合されてよい。
図６は、図５のスタック５９９内に配列される前の図５のダイ５０１およびダイ５０２の部分断面図を示す。図６のダイ５０１およびダイ５０２が、図５のスタック５９９内に配列されるとき、これらのダイのうちの１つ、たとえばダイ５０２は、回転方向６５１または回転方向６５２のどちらかで中心軸６５０の回りで１８０度回転されてよく、その結果、論理ＡＮＤゲート３３１および３３２は互いに結合され、図５に示されるスタック５９９の接続部５１０の一部を形成してよい。図６では、回転方向６５１または６５２でダイ５０２を回転する代わりに、ダイ５０２は、上下反転方向６５３または上下反転方向６５４で端部から端部へ１８０度反転されてよく、その結果、論理ＡＮＤゲート３３１および３３２は互いに結合され、図５に示されるスタック５９９の接続部５１０の一部を形成してよい。
図７は、本発明の実施形態に従って、接続部７１０があり、バイアが接続部７１０のいくつかの接点に結合されていない、ダイ７０１、７０２、７０３、７０４、および７０５のスタック７９９を含むデバイス７００の部分断面図を示す。図７に示されるように、接続部７１０は、少なくとも論理ＡＮＤゲート７３１、７３２、７３３、および７３４、ノード７４１、７４２、７４３、および７４４、ならびに接点７８１、７８２、７８３、７８４、７８５、７８６、７８７、および７８８を含んでよい。また、接続部７１０は、図７に示されるように、接点７８１から７８８の間の対応する接点に結合される導電性接合７９１、７９２、７９３、および７９４も含んでよい。デバイス７００は、ＩＤのダイ７０１、７０２、７０３、および７０４への割り当ての間に、ＩＤビットＩＤ１からＩＤＮ等のＩＤを転送するために接続部７２０を含んでもよい。接続部７２０は、ＩＤ１からＩＤＮ以外には、アドレス、データ、および他の情報等の情報を転送するためにバスを形成してよい。また、デバイス７００は、イネーブル情報ＥＮ１、ＥＮ２、ＥＮ３、およびＥＮ４を提供するために回路７６１、７６２、７６３、および７６４を含み、論理ＡＮＤゲート７３１、７３２、７３３、および７３４が、それぞれ、ダイ７０１、７０２、７０３、および７０４のノード７４１、７４２、７４３、および７４４に制御情報ＣＴＬを順次転送できるようにしてもよい。ノード７４１、７４２、７４３、および７４４は、それぞれ図２のノード２４１、２４２、２４３、および２４４に、またはそれぞれ図３および図５のノード３４１、３４２、３４３、および３４４に相当してよい。
ダイ７０１、７０２、７０３、および７０４へのＩＤの割り当て中に制御情報ＣＴＬを転送する、回路７６１、７６２、７６３、および７６４、ならびに論理ＡＮＤゲート７３１、７３２、７３３、および７３４の動作は、図２の回路２６１、２６２、２６３、および２６４ならびに論理ＡＮＤゲート２３１、２３２、２３３、および２３４の動作、または図３および図５の回路３６１、３６２、３６３、および３６４、ならびに論理ＡＮＤゲート３３１、３３２、３３３、および３３４の動作に類似する、または同一である。
デバイス７００は、ダイ７０１、７０２、７０３、および７０４へのＩＤの割り当て中に制御情報ＣＴＬおよびＩＤを提供するために制御装置７０６を含んでよい。しかしながら、制御情報ＣＴＬおよびＩＤビットＩＤ１からＩＤＮは、デバイス７００の別の構成要素によって、またはメモリ・コントローラ・デバイス、またはプロセッサ等のデバイス７００の外部のデバイスによって提供されてよい。デバイス７００は、図１から図６に関して上述された装置１００、ならびにデバイス２００、３００、および５００によって使用される方法に類似した、または同一の方法で、ダイ７０１、７０２、７０３、および７０４に制御ＣＴＬおよびＩＤビットＩＤ１からＩＤＮを転送してよい。
図７に示されるように、ダイ７０１、７０２、７０３、および７０４は、接点７８１から７８８に結合されるバイア（たとえば、図３のバイア３７１、３７３、３７６、および３７７に類似するバイア）を省略してよい。したがって、接点３８１から３８８は、図７に示されるように、スタック５９９の断面に垂直である線７５５に沿って位置合わせされてよい。接点３８１から３８８は、図７に示されるように位置合わせされてよいので、ダイ７０１、７０２、７０３、および７０４のそれぞれのスペースは節約されてよい。
デバイス７００は、メモリセル、復号回路、制御回路、および入力／出力回路等の回路構成要素を含んでよいが、それらは、本明細書に説明される実施形態に焦点を当てるのに役立つよう、図７には図示されていない、。デバイス７００は、当業者に既知の技法を使用して形成されてよい。
図８は、本発明の実施形態による対称パターンを有する接続部がある、ダイ８０１、８０２、８０３、および８０４のスタックを含むデバイス８００の部分断面図を示す。デバイス８００は、デバイス８００が中心軸８５０を基準にして対称パターンで配列されてよい２つの接続部８１０および８１１を含んでよいことを除き、図３のデバイス３００に類似する構成要素を含んでよい。
デバイス８００は、図３のダイ３０１、３０２、３０３、および３０４へのＩＤの割り当て中にデバイス３００が接続部３１０を使用する方法に類似する、または同一の方法で、スタック８９９のダイ８０１、８０２、８０３、および８０４へのＩＤの割り当て中に接続部８１０を使用してよい。デバイス８００の接続部８１０は、論理ＡＮＤゲート８３１、８３２、８３３、および８３４、ノード８４１、８４２、８４３、および８４４、バイア８７１、８７２、８７３、８７４、８７５、８７６、８７７、８７８、および８７９、ならびに接点８８１、８８２、８８３、８８４、８８５、８８６、８８７、および８８８を含んでよい。また、接続部８１０は、図８に示される対応する接点およびバイアに結合される導電性接合８９１、８９２、８９３、および８９４も含んでよい。
また、デバイス８００は、イネーブル情報ＥＮ１、ＥＮ２、ＥＮ３、およびＥＮ４を提供するための回路８６１、８６２、８６３、および８６４を含み、論理ＡＮＤゲート８３１、８３２、８３３、および８３４が、制御装置８０６によって提供される制御情報ＣＴＬを、それぞれ、ダイ８０１、８０２、８０３、および８０４のノード８４１、８４２、８４３、および８４４に順次転送できるようにしてもよい。デバイス８００は、ダイ８０１、８０２、８０３、および８０４へのＩＤ割り当て中に、ＩＤビットＩＤ１からＩＤＮ等のＩＤを転送するために接続部８２０を使用してよい。デバイス８００は、図３のダイ３０１、３０２、３０３、および３０４へのＩＤ割り当て中にデバイス３００が接続部３２０を使用する方法に類似した、または同一の方法で接続部８２０を使用してよい。
ダイ８０１、８０２、８０３、および８０４へのＩＤ割り当て中に制御情報ＣＴＬを転送する、回路８６１、８６２、８６３、および８６４、ならびに論理ＡＮＤゲート８３１、８３２、８３３、および８３４の動作は、図２の回路２６１、２６２、２６３、および２６４、ならびに論理ＡＮＤゲート２３１、２３２、２３３、および２３４の動作に、または図３の回路３６１、３６２、３６３、および３６４、ならびに論理ＡＮＤゲート３３１、３３２、３３３、および３３４の動作に類似する、または同一である。
図８に示されるように、接続部８１１は、接続部８１０の構成要素に類似する構成要素を含んでよい。たとえば、接続部８１１は、接続部８１０の少なくとも一部を形成するために他の構成要素に結合される論理ＡＮＤゲート８３１、８３２、８３３、および８３４に類似する方法で、接続部８１１の少なくとも一部を形成するために他の構成要素に結合される論理ＡＮＤゲート８３５、８３６、８３７、および８３８を含んでよい。デバイス８００は、接続部８１１を含んでよいが、この接続部を使用しなくてもよい。たとえば、デバイス８００は、ダイ８０１、８０２、８０３、および８０４へのＩＤ割り当て中、接続部８１０だけを使用し、接続部８１１は未使用のまま残してよい。
図９は、図８のスタック８９９内に配列される前のダイ８０１およびダイ８０２の部分断面図を示す。図９のダイ８０１および８０２が図８のスタック８９９内に配列されるとき、これらのダイのうちの１つ、たとえば、ダイ８０２は、回転方向９５１または回転方向９５２のどちらかで中心軸９５０の回りを１８０度回転してよく、その結果、ダイ８０１の論理ＡＮＤゲート８３１、およびダイ８０２の論理ＡＮＤゲート８３２は互いに結合され、図８に示されるスタック８９９の接続部８１０の一部を形成してよい。図９では、回転方向９５１または９５２でダイ８０２を回転させる代わりに、ダイ８０２は反転されてから回転されてよいか、または回転されてから反転されてよい。たとえば、ダイ８０２は、反転方向９５３または反転方向９５４で端部から端部へ１８０度反転されてよく、次にダイ８０２は、回転方向９５６または回転方向９５７のどちらかで軸９５５の回りで１８０度回転されてよく、その結果、ＡＮＤゲート８３１および８３２は互いに結合され、図８に示されるスタック８９９の接続部８１０の一部を形成してよい。別の例では、ダイ８０２は、回転方向９５６または回転方向９５７のどちらかで軸９５５の回りを１８０度回転されてから、反転方向９５３または反転方向９５４で端部から端部へ１８０度反転されてよく、その結果、論理ＡＮＤゲート８３１および８３２は互いに結合され、図８に示されるスタック８９９の接続部８１０の一部を形成してよい。ダイ８０４等の他のダイは、回転され、反転されてから回転されてよいか、または図８のスタック８９９内に配列されるときのダイ８０２の方法と類似する方法で、回転され、反転されてよい。
図９に示されるように、ダイ８０１および８０２は、対称パターンを有する構成要素を含んでよい。たとえば、ダイ８０１は、ダイ８０２の論理ＡＮＤゲート８３６および８３２ならびに回路８６２のパターンに類似するパターンで配列される、論理ＡＮＤゲート８３１および８３５、並びに回路８６１を含んでよい。対称パターンは、ダイの製造を簡略化することがある。
図１０は、本発明の実施形態によるスタック内でダイにＩＤを割り当てる方法１０００を示すフローチャートである。方法１０００は、図１から図９に関して上述された装置１００ならびにデバイス２００、３００、５００、７００、および８００に類似する、または同一の装置およびデバイスで使用されてよい。したがって、方法１０００で使用される装置およびデバイスの構成要素は、図１から図９に関して上述された装置１００、ならびにデバイス２００、３００、５００、７００、および８００の構成要素を含んでよい。
方法１０００のステップ１０１０は、スタック内に配列されたダイに、制御情報を転送することを含んでよい。ダイは、少なくとも第１のダイおよび第２のダイを含んでよい。ステップ１０１０は、ステップ１０１０が第２のダイに制御情報を転送する前に、第１のダイに制御情報を転送してよい。ステップ１０２０は、制御情報が第１のダイに転送されると、第１のダイに第１の識別（識別情報）を割り当てることを含んでよい。ステップ１０３０は、第２のダイに転送される制御情報に応えて、第２のダイに第２の識別（識別情報）を割り当てることを含んでよい。方法１０００は、図１から図９に関して上述されたように制御情報およびＩＤを転送するステップに類似する、または同一の他のステップを含んでよい。
図１１は、本発明の実施形態に従って、スタック内にダイを配列する方法１１００を示すフローチャートである。方法１１００は、図１から図９に関して上述された装置１００、ならびにデバイス２００、３００、５００、７００、および８００に類似する、または同一の装置およびデバイスで使用されてよい。したがって、方法１１００で使用される装置およびデバイスの構成要素は、図１から図９に関して上述された装置１００、およびデバイス２００、３００、５００、７００、および８００の構成要素を含んでよい。
方法１１００のステップ１１１０は、第１のダイを位置付けることを含んでよい。第１のダイを位置付けることは、第１のダイをダイホルダーに取り付けることを含んでよい。第１のダイおよび第２のダイのそれぞれは、第１のダイへの第１の識別の割り当て、および第２のダイへの第２の識別の割り当て中に第１のダイおよび第２のダイに制御情報を転送するために使用されてよい接続部の一部を含んでよい。方法１１００は、図１から図９に関して上述されたスタック内にダイを配列するステップに類似する、または同一の他のステップ（たとえば、ダイを反転する、および／または回転させる）を含んでよい。
図１２は、本発明の実施形態によるシステム１２００を示す。システム１２００は、プロセッサ１２１０、メモリ素子１２２５、画像センサ・デバイス１２２０、メモリ・コントローラ１２３０、グラフィック・コントローラ１２４０、入力および出力（Ｉ／Ｏ）コントローラ１２５０、ディスプレイ１２５２、キーボード１２５４、ポインティング・デバイス１２５６、周辺装置１２５８、およびシステム・トランシーバ１２５９を含んでよい。システム１２００は、システム１２００の構成要素の間で情報を転送し、これらの構成要素のうちの少なくともいくつかに電力を提供するためのバス１２６０、システムの構成要素のいくつかが取り付けられてよい回路基板１２０２、およびシステム１２００との間で情報を無線で送受するためのアンテナ１２７０も含んでよい。システム・トランシーバ１２５９は、システム１２００の構成要素（たとえば、プロセッサ１２１０およびメモリ素子１２２５の少なくとも１つ）のうちの１つまたは複数からアンテナ１２７０に情報を転送するために動作してよい。また、システム・トランシーバ１２５９は、アンテナ１２７０で受信した情報を、プロセッサ１２１０の少なくとも１つ、およびメモリ素子１２２５の少なくとも１つに転送するために動作してよい。アンテナ１２７０で受信された情報は、システム１２００にとって外部のソースによってシステム１２００に送信されてよい。
プロセッサ１２１０は、汎用プロセッサまたは特定用途向け集積回路（ＡＳＩＣ）を含んでよい。プロセッサ１２１０は、シングルコアプロセッサまたはマルチコアプロセッサを含んでよい。プロセッサ１２１０は、情報を処理するために１つまたは複数のプログラミング・コマンドを実行してよい。情報は、画像センサ・デバイス１２２０またはメモリ素子１２２５によって等、システム１２００の他の構成要素によって提供されるデジタル出力情報を含むことがある。
メモリ素子１２２５は、揮発性メモリ素子、不揮発性メモリ素子、または両方の組み合わせを含んでよい。たとえば、メモリ素子１２２５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、フェーズチェンジメモリデバイス、またはこれらのメモリ素子の組み合わせを含んでよい。メモリ素子１２２５は、図１から図９に関して上述された、装置１２０、デバイス２２０、３００、５００、７００、および８００等の、本明細書に説明される多様な実施形態のうちの１つまたは複数を含んでよい。
画像センサ・デバイス１２２０は、ＣＭＯＳピクセル・アレイを有する相補型金属酸化膜半導体（ＣＭＯＳ）画像センサ、またはＣＣＤピクセル・アレイを有する電荷結合素子（ＣＣＤ）画像センサを含んでよい。
ディスプレイ１２５２は、アナログ・ディスプレイまたはデジタル・ディスプレイを含んでよい。ディスプレイ１２５２は、他の構成要素から情報を受け取ってよい。たとえば、ディスプレイ１２５２は、テキストまたは画像等の情報を表示するために、画像センサ・デバイス１２２０、メモリ素子１２２５、グラフィック・コントローラ１２４０、およびプロセッサ１２１０のうちの１つまたは複数によって処理される情報を受け取ってよい。
装置（たとえば、装置１２０、デバイス２２０、３００、５００、７００、および８００）およびシステム（たとえば、システム１２００）の説明図は、多様な実施形態の構造の一般的な理解を与えることを目的としており、本明細書に記載される構造を利用する可能性がある装置およびシステムのすべての構成要素および特徴の完全な説明を提供することを目的としていない。
上述された構成要素のいずれも、ソフトウェアを介するシミュレーションを含む多くの方法で実現できる。したがって、上述された装置（たとえば、装置１２０、デバイス２２０、３００、５００、７００、および８００）ならびにシステム（たとえば、システム１２００）は、本明細書ではすべて「複数のモジュール」（または「単数のモジュール」）を含んでよい。かかるモジュールは、装置（たとえば、装置１２０、デバイス２２０、３００、５００、７００、および８００）ならびにシステム（たとえば、システム１２００）の設計者によって所望されるように、および多様な実施形態の特定の実現に適宜に、ハードウェア回路、シングルおよび／またはマルチプロセッサ回路、メモリ回路、ソフトウェア・プログラム・モジュール、およびオブジェクトおよび／またはファームウェア、ならびにその組み合わせを含んでよい。たとえば、かかるモジュールは、ソフトウェア電気信号シミュレーション・パッケージ、電力使用量および配電シミュレーション・パッケージ、キャパシタンス−インダクタンス・シミュレーション・パッケージ、電力／熱消散シミュレーション・パッケージ、信号送信−受信シミュレーション・パッケージ、および／または多様な潜在的な実施形態を操作する、またはその動作をシミュレーションするために使用されるソフトウェアおよびハードウェアの組み合わせ等の、システム動作シミュレーション・パッケージに含まれてよい。
多様な実施形態の装置およびシステムは、高速コンピュータ、通信、および信号処理回路、シングルまたはマルチプロセッサ・モジュール、単一のまたは複数の組み込みプロセッサ、マルチコアプロセッサ、データ・スイッチ、およびマルチレイヤ、マルチチップモジュールを含むアプリケーションに特殊なモジュールで使用される電子回路を含んでよい、またはその中に含まれてよい。かかる装置およびシステムは、さらに、サブコンポーネントとして、テレビ、セルラーフォン、パソコン（たとえば、ラップトップコンピュータ、デスクトップ・コンピュータ、ハンドヘルド・コンピュータ、タブレット・コンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（たとえば、ＭＰ３（エムペグ（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）、オーディオ層３）プレーヤ）、車両、医療装置（たとえば、心臓モニタ、血圧モニタ等）、セットトップボックス、他のような種々の電子システム内に含まれてよい。
本明細書に説明される１つまたは複数の実施形態は、スタック内に配列されるダイを有する装置および方法を含む。ダイは、少なくとも第１のダイおよび第２のダイを含む。スタックは、ダイに結合される接続部を含んでよい。接続部は、第１のダイへの第１の識別の割り当て中に、第１のダイに制御情報を転送し、第２のダイへの第２の識別の割り当て中に、第１のダイから第２のダイに制御情報を転送するように構成されてよい。追加の装置および方法を含む他の実施形態は、図１から図１２に関して上述される。
上記の説明および図面は、当業者が本発明の実施形態を実践できるようにするために、本発明のいくつかの実施形態を説明する。他の実施形態は、構造上、論理的、電気的、プロセス、および他の変更を組み込んでよい。図中、類似する機能または類似する数詞は、いくつかの図を通して、実質的に類似した機能を説明する。例は、単に考えられる変動を類型化する。いくつかの実施形態の部分および特徴は、他の特徴の中に含まれる、または他の機能の代わりとなってよい。他の多くの実施形態は、上述の説明を読み、理解すれば当業者にとって明らかになるだろう。したがって、本発明の多様な実施形態は、添付請求の範囲が受ける資格がある均等物の完全な範囲にとともに、添付請求の範囲によって決定される。
要約書は、読者が技術開示の性質および要点を迅速に確かめることができるようにする要約を要求する３７ Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠するために提供される。要約書は、請求の範囲を解釈または制限するために使用されないという理解で提出される。

Claims (2)

  1. 第１のダイであって、
    第１の値および第２の値のうちの一方を有し得る制御情報を受け取るように構成された第１の入力ノードと、前記第１の値および前記第２の値のうちの一方を有し得る第１のイネーブル情報を受け取るように構成された第２の入力ノードと、前記第２の入力ノードで受け取られた前記第１のイネーブル情報の値が前記第１の値である時に、前記第１の入力ノードで受け取られた前記制御情報を提供する第１の出力ノードと、を有する第１の論理構成要素と、
    前記第１のダイへの第１の識別情報の割り当て中に前記第１の入力ノードで受け取られた前記制御情報が前記第１の値を有する時に、前記第１の識別情報を記憶し、かつ、前記第１のイネーブル情報の値を前記第２の値から前記第１の値に変更するように構成された第１の回路と、
    を含む第１のダイと、
    第２のダイであって、
    前記第１の出力ノードに結合され、かつ、前記第１の出力ノードから転送された前記制御情報を受け取るように構成された第３の入力ノードと、前記第１の値および前記第２の値のうちの一方を有し得る第２のイネーブル情報を受け取るように構成された第４の入力ノードと、前記第４の入力ノードで受け取られた前記第２のイネーブル情報の値が前記第１の値である時に、前記第３の入力ノードで受け取られた前記制御情報を提供する第２の出力ノードと、を有する第２の論理構成要素と、
    前記第２のダイへの第２の識別情報の割り当て中に前記第３の入力ノードで受け取られた前記制御情報が前記第１の値を有する時に、前記第２の識別情報を記憶し、かつ、前記第２のイネーブル情報の値を前記第２の値から前記第１の値に変更するように構成された第２の回路と、
    を含む第２のダイと、
    第３のダイであって、
    前記第２の出力ノードに結合され、かつ、前記第２の出力ノードから転送された前記制御情報を受け取るように構成された第５の入力ノードと、前記第１の値および前記第２の値のうちの一方を有し得る第３のイネーブル情報を受け取るように構成された第６の入力ノードと、前記第６の入力ノードで受け取られた前記第３のイネーブル情報の値が前記第１の値である時に、前記第５の入力ノードで受け取られた前記制御情報を提供する第３の出力ノードと、を有する第３の論理構成要素と、
    前記第３のダイへの第３の識別情報の割り当て中に前記第５の入力ノードで受け取られた前記制御情報が前記第１の値を有する時に、前記第３の識別情報を記憶し、かつ、前記第３のイネーブル情報の値を前記第２の値から前記第１の値に変更するように構成された第３の回路と、
    を含む第３のダイと、
    を備え、
    前記第１のダイ、前記第２のダイ、および前記第３のダイがスタック内に配列され、前記第１のダイの上に前記第２のダイが配置され、かつ、前記第２のダイの上に前記第３のダイが配置されている、装置。
  2. 前記第１の論理構成要素が、前記第１の入力ノードで受け取られた前記制御情報の値と、前記第２の入力ノードで受け取られた前記第１のイネーブル情報の値との論理ＡＮＤに基づいた値を有する情報を前記第１の出力ノードに提供するように構成されており、
    前記第２の論理構成要素が、前記第３の入力ノードで受け取られた前記制御情報の値と、前記第４の入力ノードで受け取られた前記第２のイネーブル情報の値との論理ＡＮＤに基づいた値を有する情報を前記第２の出力ノードに提供するように構成されており、
    前記第３の論理構成要素が、前記第５の入力ノードで受け取られた前記制御情報の値と、前記第６の入力ノードで受け取られた前記第３のイネーブル情報の値との論理ＡＮＤに基づいた値を有する情報を前記第３の出力ノードに提供するように構成されている、請求項１に記載の装置。
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