TWI443793B - 堆疊裝置識別指派 - Google Patents

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Description

堆疊裝置識別指派
電腦及其他電子產品(例如，電視、數位相機及蜂巢式電話)通常使用記憶體裝置來儲存資料及其他資訊。某些記憶體裝置可具有配置成一堆疊之多個半導體晶粒。此等晶粒中之每一者可具有其自己的識別(ID)以允許恰當的通信。在某些習用技術中將一ID指派至一晶粒可包含執行線接合程式化或熔絲程式化。某些堆疊晶粒可不具有線接合，且因此線接合程式化可頗不適合。熔絲程式化可涉及在一晶粒與其他晶粒配置成堆疊之前將一ID個別地指派至該晶粒。熔絲程式化亦可使用某種記錄保持來追蹤該晶粒及其所指派ID。然而，記錄保持可產生額外工作。
圖1係根據本發明之一實施例包含晶粒101、102、103、104及105以及連接110及120之一設備100之一方塊圖。設備100可包含或包含於一記憶體裝置、一處理器、一電腦、一電視、一數位相機、一蜂巢式電話或另一電子裝置或系統中。
晶粒101、102、103、104及105中之每一者可包含電子電路組件位於其中之一基於半導體之材料(例如，矽)。連接110及120可允許至及自晶粒101、102、103、104及105之通信。設備100可包含一控制單元106，該控制單元位於此等晶粒中之一者處(例如，晶粒105處)以控制此等晶粒中之操作或透過連接125在設備100與其他外部裝置(例如，一記憶體控制器裝置或一處理器)之間交換資訊(例如，信號)。晶粒101、102、103、104及105可以實體方式配置成一堆疊且連接110、120及125可對應於穿過此等晶粒之導電路徑。
晶粒101、102、103、104及105中之每一者可具有一不同識別(ID)以辨別一個晶粒與另一個晶粒且允許至此等晶粒中之每一者及自此等晶粒中之每一者之恰當通信。晶粒101、102、103、104及105可初始(例如，當製造該等晶粒時)不具有ID或可各自具有一可替換ID。設備100可在一ID指派期間將ID(例如，指派新ID或替換舊ID)指派至此等晶粒中之某些或全部晶粒。可在設備100之一初始化期間執行該ID指派。
設備100可將不同的ID指派至晶粒101、102、103及104。指派至每一晶粒之每一ID可包含多個位元。舉例而言，設備100可使用位元00、01、10及11且將其分別指派至晶粒101、102、103及104。因此，在此實例中，在ID指派之後，晶粒101、102、103及104可分別具有ID 00、01、10及11。因而，在此實例中，設備100可基於ID 00、01、10及11與每一晶粒通信。此處將兩個位元用於每一ID作為一實例；然而，設備100可將任一數目之位元用於每一ID。
連接120可在一ID指派期間以不同次數將不同的ID傳送至晶粒101、102、103及104。設備100可使用連接120中之一單個連接(例如，一單一實體線)或多個連接(例如，多個實體線)以傳送每一ID。舉例而言，設備100可以一串行方式(一個接另一個地傳送位元)在連接120中之一者上傳送每一ID之多個位元。在另一實例中，設備100可以一並行方式(同時傳送該等位元)在連接120中之多個連接上傳送每一ID之多個位元。
連接110可在一ID指派期間將控制資訊傳送至晶粒101、102、103及104。如在圖1中所示，設備100可包含分別位於晶粒101、102、103及104處之邏輯組件131、132、133及134。此等邏輯組件中之每一者可形成連接110之一部分以在該ID指派期間逐晶粒地傳送控制資訊。如上所述，連接120可傳送欲在一ID指派期間指派至晶粒101、102、103及104之ID。獨立於連接120，在連接110上傳送之控制資訊可允許晶粒101、102、103及104中之每一者自連接120接收一特定ID。
邏輯組件131、132、133及134可運作以將控制資訊自控制單元106順序地傳送至晶粒101、102、103及104以使得此等裝置中之每一者可以一有序方式接收該控制資訊。當一特定晶粒(例如，晶粒101)接收控制資訊時，設備100可允許該特定晶粒接收在連接120上傳送之ID(例如，位元00)。然後，該特定晶粒可將該ID儲存於其記憶體元件(例如，暫存器)中作為其ID。在一晶粒(例如，晶粒101)被指派一ID之後，連接110可將控制資訊傳送至一下一晶粒(例如，晶粒102)以使得設備100可將一不同ID(例如，位元01)指派至該下一晶粒。
除了在一ID指派期間使用連接110及120傳送控制資訊以外，設備100可使用連接110及120(例如，將連接120用作一匯流排)來在其他操作(例如，將資料儲存至晶粒101、102、103及104中之一寫入操作及自此等晶粒讀取該所儲存之資料之一讀取操作)中傳送其他資訊(例如，位址、資料及其他控制資訊)。設備100可包含下文參照圖2至圖12所述之一裝置。
圖2係顯示根據本發明之一實施例具有帶有邏輯AND閘231、232、233及234之一連接210之一裝置200之一示意圖。裝置200亦可包含晶粒201、202、203及204以及連接220。圖2之連接210可對應於圖1之連接110。圖2之連接220可對應於圖1之連接120之至少一部分。圖2顯示具有四個晶粒之裝置200作為一實例。裝置200中之晶粒數目可變化。
在圖2中，裝置200可在ID至晶粒201、202、203及204之一指派期間使用連接210來傳送控制資訊CTL且使用連接220來傳送ID。控制資訊CTL可包含可表示一位元之一信號。控制資訊CTL可僅包含一單個位元。該單個位元可具有例如邏輯1或邏輯0之一值。
圖2中之ID位元ID1 至IDN 可包含表示裝置200可指派至晶粒201、202、203及204中之一不同者之每一ID(其中「N」係每一ID中之位元數目)之多個位元之信號。舉例而言，當一欲指派之ID具有兩個位元且該兩個位元具有一二進制值01時，則位元ID1 可具有二進制值0，且位元IDN 可具有一二進制值1。在一ID指派至一晶粒之後，裝置200可改變連接220上之ID位元ID1 至IDN 之值以使得可將一不同ID指派至一不同的晶粒。舉例而言，在一第一ID指派至晶粒201之後，裝置200可改變ID位元ID1 至IDN 之值三次以具有三個不同的額外ID指派至晶粒202、203及204。
裝置200可在連接220上使用一信號LatID以允許晶粒201、202、203及204中之每一者加載來自連接220之一對應ID且將其儲存於其記憶體元件中。裝置200亦可使用該LatID信號來將已指派至晶粒201、202、203及204中之一晶粒之一ID之值改變為一不同的值，以使得晶粒201、202、203及204中之每一者可具有一唯一ID。舉例而言，裝置200可斷定一第一信號位準(例如，高)以將具有一第一值(例如，00)之一ID加載至一對應晶粒(例如，晶粒201)。然後，裝置200可將該LatID信號之第一信號位準改變為一第二信號位準(例如，低)以在其將具有新值之ID加載至一下一晶粒之前將該ID之值改變為一新值(例如，01)。
圖2顯示以一並行方式在連接220之多個連接上傳送之ID位元ID1 至IDN 作為一實例。裝置200可使用連接220中之一單個連接(例如，一單個實體線)來以一串行方式傳送ID位元ID1 至IDN 。
連接210可將控制資訊CTL順序地傳送至對應晶粒201、202、203及204之節點241、242、243及244。裝置200可初始(例如，在一對應晶粒被指派一ID之前)將節點241、242、243及244中之每一者設定為不同於控制資訊CTL之值之一值。舉例而言，節點241、242、243及244中之每一者可初始具有一邏輯0值且控制資訊CTL可具有一邏輯1值。當一特定節點(節點241、242、243及244中之一者)之值自一個值(例如，邏輯0之初始值)改變為匹配控制資訊CTL之值(例如，邏輯1)之另一值時，出現控制資訊CTL已傳送至(已到達)彼特定節點之一指示。相反，當節點241、242、243及244中之一特定節點之值保持在不同於控制資訊CTL之值(例如，邏輯1)之一值(例如，邏輯0之初始值)處不改變時，出現控制資訊CTL尚未傳送至(尚未到達)該節點之一指示。
晶粒201、202、203及204可分別包含電路261、262、263及264。如在圖2中所示，電路261、262、263及264中之每一者可耦合至連接220中之位元ID1 至IDN 及其他資訊可於其中傳送之某些連接。電路261、262、263及264可將節點251、252、253及254處之啟用資訊EN1、EN2、EN3及EN4設定為一初始值(例如，一邏輯值0)以使得亦可將節點241、242、243及244設定為一初始值(例如，一邏輯值0)。在設定節點241、242、243及244處之初始值之後，電路261、262、263及264中之每一者可感測此等節點處之資訊之值以確定控制資訊CTL是否已傳送至對應晶粒。
當控制資訊CTL傳送至一對應晶粒(晶粒201、202、203及204中之一者)之節點241、242、243或244時，裝置200可將一ID指派至彼對應晶粒。舉例而言，當控制資訊CTL傳送至一對應晶粒之節點241、242、243或244時，該對應晶粒之電路(電路261、262、263及264中之一者)可將一指示(例如，電路中之旗標或邏輯元件)設定為一特定值以允許該對應電路自連接220接收ID位元ID1 至IDN 。然後，該對應電路可將ID位元ID1 至IDN 儲存為該晶粒之ID，以使得該晶粒可識別其自身或由另一晶粒或由在裝置200外部之其他裝置識別。該對應電路可將ID位元ID1 至IDN 儲存於其記憶體元件(例如，暫存器)中。圖2中，在一晶粒被指派一ID之後(例如，在該ID儲存之後)，對應於彼晶粒之電路261、262、263或264可忽略連接220上意欲用於其他晶粒之其他ID。舉例而言，在一晶粒被指派一ID之後，對應於彼晶粒之電路261、262、263或264可將該相同指示或另一指示(例如，電路中之其他旗標或其他邏輯元件)設定為一不同值以允許該晶粒忽略連接220上意欲用於其他晶粒之其他ID。
當控制資訊CTL未傳送至一對應晶粒之節點241、242、243或244時，裝置200可不將一ID指派至彼對應晶粒。舉例而言，當控制資訊CTL未傳送至一對應晶粒之節點241、242、243或244時，該對應晶粒之電路(電路261、262、263及264中之一者)可將一指示(例如，電路中之旗標或邏輯元件)設定為一特定值以防止該對應晶粒之對應電路自連接220接收ID位元ID1 至IDN 。該對應電路可忽略來自連接220之ID位元ID1 至IDN 直至控制資訊CTL傳送至彼晶粒。
電路261、262、263及264可分別提供啟用資訊EN1、EN2、EN3及EN4。電路261、262、263及264中之每一者可包含電路元件(例如，邏輯元件)以為對應啟用資訊EN1、EN2、EN3及EN4提供一邏輯值(例如，邏輯0或邏輯1)。舉例而言，當控制資訊CTL尚未傳送至該電路時，電路261、262、263及264中之每一者可為啟用資訊EN1、EN2、EN3或EN4提供邏輯0值。電路261、262、263及264可分別使用啟用資訊EN1、EN2、EN3及EN4以允許邏輯AND閘231、232、233及234在一恰當時間將資訊自一個晶粒傳送至下一晶粒。舉例而言，在電路261接收控制資訊CTL且儲存指派至晶粒201之ID位元ID1 至IDN 之後，電路261可將啟用資訊EN1之值自一個值(例如，邏輯0)改變為另一值(例如，邏輯1)以使得邏輯AND閘231之一輸出節點(其耦合至節點432)具有控制資訊CTL以允許其將控制資訊CTL自晶粒201之節點241傳送至晶粒202之節點242。在電路262接收控制資訊CTL且儲存指派至晶粒202之ID位元ID1 至IDN 之後，電路261可將啟用資訊EN2之值自一個值(例如，邏輯0)改變為另一值(例如，邏輯1)以使得邏輯AND閘232之一輸出節點(其耦合至節點243)具有控制資訊CTL以允許其將控制資訊CTL自晶粒202之節點242傳送至晶粒203之節點243。
邏輯AND閘231、232、233及234中之每一者可包含回應於控制資訊CTL與分別在節點251、252、253及254處之啟用資訊EN1、EN2、EN3及EN4中之一對應者的一邏輯組合之輸入節點，以在對應邏輯AND閘之一輸出節點處產生一結果。舉例而言，邏輯AND閘231可包含耦合至節點241及251之輸入節點以便將節點241處之控制資訊CTL之值與節點251處之啟用資訊EN1之值以邏輯方式組合從而在耦合至節點242之邏輯AND閘231之輸出節點處產生一結果。邏輯AND閘231之輸出節點(節點242)處之該結果之值(例如，邏輯0或邏輯1)指示控制資訊CTL是否已自晶粒201傳送至晶粒202。舉例而言，若控制資訊CTL具有一邏輯1值且啟用資訊EN1具有一邏輯1值(其指示一ID已儲存於晶粒201中)，則節點242處之該結果之值係一邏輯1值，其匹配控制資訊CTL之值。因此，在此實例中，控制資訊CTL已自晶粒201傳送至晶粒202。在另一實例中，若控制資訊CTL具有一邏輯1值且啟用資訊EN1具有一邏輯0值(其指示一ID尚未被晶粒201接收或尚未儲存於晶粒201中)，則節點242處之該結果之值係一邏輯0值，其與控制資訊CTL之值不同。因此，在此實例中，控制資訊CTL尚未自晶粒201傳送至晶粒202。
邏輯AND閘232、233及234可以類似於上述邏輯AND閘231之運作之一方式運作。舉例而言，邏輯AND閘232可包含耦合至節點242及252之輸入節點以便將節點242處之控制資訊CTL之值與節點252處之啟用資訊EN2之值以邏輯方式組合從而在耦合至節點243之邏輯AND閘232之輸出節點處產生一結果。邏輯AND閘232之輸出節點(節點243)處之該結果之值(例如，邏輯0或邏輯1)指示控制資訊CTL是否已自晶粒202傳送至晶粒203。
邏輯AND閘233可包含耦合至節點243及253之輸入節點以便將節點243處之控制資訊CTL之值與節點253處之啟用資訊EN3之值以邏輯方式組合以便在耦合至節點244之邏輯AND閘233之輸出節點處產生一結果。邏輯AND閘233之輸出節點(節點243)處之該結果之值(例如，邏輯0或邏輯1)指示控制資訊CTL是否已自晶粒203傳送至晶粒204。
邏輯AND閘234可包含耦合至節點244及254之輸入節點以便將節點244處之控制資訊CTL之值與節點254處之啟用資訊EN4之值以邏輯方式組合從而在耦合至節點245之邏輯AND閘234之輸出節點處產生一結果。若裝置200包含耦合至晶粒204之一額外晶粒，則邏輯AND閘234之輸出節點(節點245)處之該結果之值(例如，邏輯0或邏輯1)指示控制資訊CTL是否已自晶粒204傳送至該額外晶粒，該額外晶粒可類似於或相同於晶粒201、202、203及204中之一者。若裝置200不包含耦合至節點245之一額外晶粒，則電路254可忽略改變啟用資訊EN4之值，或晶粒204可省略邏輯AND閘234及啟用資訊EN4。
圖2顯示位於晶粒201、202、203及204處之電路261、262、263及264作為一實例。電路261、262、263及264中之某些或全部電路可位於晶粒201、202、203及204外側，例如，位於裝置200之另一晶粒(例如，類似於或相同於圖1之晶粒105之一晶粒)處。
裝置200可包含具有未在圖2中顯示之例如記憶體胞、二極體電路、控制電路及輸入/輸出電路等組件之一記憶體裝置以幫助聚焦於本文中所述之實施例上。裝置200之晶粒201、202、203及204可配置成一堆疊(例如圖3、圖5或圖7中所示之堆疊)。
圖3顯示根據本發明之一實施例包含晶粒301、302、303、304及305之一堆疊399與一連接310之一裝置300之一局部橫截面。裝置300之至少一部分(例如，晶粒301、302、303及304)可由類似於或相同於圖2之裝置200之示意圖之一示意圖表示。
如在圖3中所示，裝置300之連接310可包含至少邏輯AND閘331、332、333及334，節點341、342、343及344，導孔(有時稱為通孔)371、372、373、374、375、376、377、378及397以及觸點381、382、383、384、385、386、387及388。連接310亦可包含位於晶粒301、302、303及304外側且耦合至如在圖3中所示之對應觸點及導孔之導電接頭391、392、393及394。
裝置300亦可包含具有導孔379、觸點389及導電接頭395之連接320，從而形成延伸通過晶粒以傳送ID(例如，ID位元ID1 至IDN )之兩個單獨的導電路徑321及322。除了傳送ID以外，導電路徑321及322可形成一匯流排以傳送例如位址、資料等資訊及其他資訊。圖3顯示具有兩個導電路徑321及322之連接320作為一實例；然而，連接320可包含多於兩個類似於或相同於導電路徑321及322之導電路徑。
導孔371至379、觸點381至389及導電接頭391至395包含導電材料。如在圖3中所示，觸點381至388中之每一者之至少一部分可接觸一對應導孔以允許觸點381至388中之每一者與該對應導孔之間的導電性。舉例而言，觸點381、383、386及387中之每一者之至少一部分可分別接觸導孔371、373、376及377以允許控制資訊CTL傳送至耦合至觸點381、383、386及387及導孔371、373、376及377之節點341、342、343及344。如在圖3中所示，導孔374、376及378可不由一導電接頭電連接至導孔371、373及375，且導孔372可不由一導電接頭電連接至晶粒205之一導孔。因此，在某些情形中，裝置300可省略導孔372、374、376及378。
裝置300亦可包含電路361、362、363及364以提供啟用資訊EN1、EN2、EN3及EN4從而允許邏輯AND閘331、332、333及334將控制資訊CTL分別順序地傳送至位於節點341、342、343及344處之晶粒301、302、303及304。節點341、342、343及344可分別相應於圖2之節點241、242、243及244。電路361、362、363及364以及邏輯AND閘331、332、333及334在ID至晶粒301、302、303及304之一指派期間傳送控制資訊CTL之運作類似於或相同於圖2之電路261、262、263及264以及邏輯AND閘231、232、233及234之運作。
在圖3中，裝置300可包含未在圖3中顯示之例如記憶體胞、二極體電路、控制電路及輸入/輸出電路等電路組件以幫助聚焦於本文中所述之實施例上。裝置300可使用熟悉此項技術者所習知之技術形成。為清楚起見，圖3以橫截面圖解說明顯示某些特徵且以方塊圖圖解說明顯示某些其他特徵。舉例而言，圖3以橫截面圖解說明顯示導孔371至379，觸點381至389以及導電接頭391、392、393、394及395，且以方塊圖圖解說明顯示電路361至364，邏輯AND閘331至334以及控制單元306。當該等特徵以一橫截面圖顯示時，本描述中之圖式中所示之某些或全部特徵可不具有剖面線符號(交叉影線)。
裝置300可包含一控制單元306以在ID至晶粒301、302、303及304之一指派期間提供控制資訊CTL及ID。然而，控制資訊CTL及ID位元ID1 至IDN 可由裝置300之另一組件或由位於裝置300外部之一裝置(例如，一記憶體控制器裝置或一處理器)提供。裝置300可以類似於或相同於上文參照圖1及圖2所述之由設備100及裝置200所使用方式的方式將控制CTL及ID位元ID1 至IDN 傳送至晶粒301、302、303及304。舉例而言，在圖3中，在一ID至晶粒301之一指派期間，控制單元306可將控制資訊CTL傳送至耦合至節點341且耦合至晶粒301之電路361之觸點381。電路361可感測節點341處之資訊之值，且確定控制資訊CTL已傳送至節點341。回應於已傳送至節點341之控制資訊CTL，電路361可將一指示(例如，電路361中之旗標或邏輯元件)之一值改變為一特定值以允許電路361自連接220接收ID位元ID1 至IDN 且將其儲存於其記憶體元件(例如，暫存器)中作為晶粒301之ID。在儲存ID位元ID1 至IDN 之後，電路361可改變啟用資訊EN1之值(例如，自邏輯0改變為邏輯1)以使得邏輯AND閘331能夠將控制資訊CTL自晶粒301之節點341傳送至耦合至導電接頭391、導孔373、觸點383、節點342及電路362之觸點382。電路362可感測節點342處之資訊之值且確定控制資訊CTL已傳送至節點342。回應於已傳送至節點342之控制資訊CTL，電路362可將一指示(例如，電路362中之旗標或邏輯元件)之一值改變為一特定值以允許電路362可接收ID位元ID1 至IDN ，該等ID位元ID1 至IDN 可具有對應於不同於指派至晶粒301之ID之一ID之值。電路362可將ID位元ID1 至IDN 儲存為晶粒302之ID。在儲存ID位元ID1 至IDN 之後，電路362可改變啟用資訊EN2之值(例如，自邏輯0改變為邏輯1)以使得邏輯AND閘332能夠將控制資訊CTL自晶粒302之節點342傳送至耦合至導電接頭392、導孔375、觸點385、節點343及電路363之觸點384。裝置300在晶粒303及304處重複該過程以傳送控制資訊CTL以及ID位元ID1 至IDN 之不同值從而允許ID至晶粒303及晶粒304之指派。
圖3顯示相對於堆疊399之一邊緣398面向相同方向之邏輯閘331及333(兩個閘皆面離邊緣398)以指示邏輯閘331及333之實體結構(例如，佈局)相對於邊緣398可具有一相同(或大致相同)方向。圖3亦顯示相對於邊緣398面向相同方向之邏輯AND閘332及334以指示邏輯閘332及334之實體結構(例如，佈局)相對於邊緣398可具有一相同(或大致相同)方向。如在圖3中所示，邏輯AND閘331及332可相對於邊緣398面向相反方向(180度)。舉例而言，自邏輯AND閘331之一輸入節點(耦合至節點341之節點)至邏輯AND閘331之一輸出節點(耦合至觸點382之節點)之路徑面離邊緣398，而自邏輯AND閘332之一輸入節點(耦合至節點342之節點)至邏輯AND閘332之一輸出節點(耦合至觸點384之節點)之路徑面朝邊緣398。因此，邏輯AND閘331及332之實體結構相對於邊緣398可具有不同定向。
如在圖3中所示，導孔371及374以及觸點381及384可相對於堆疊399之一邊緣398對準以使得觸點381之一中心314與邊緣398之間的一距離D1等於(或大致等於)觸點384之一中心315與邊緣398之間的一距離D2。
圖3顯示沿垂直於堆疊399之橫截面之一維度延伸通過晶粒301、302、303及304之一中心軸350。中心軸350將堆疊399之橫截面劃分為兩個相等(或大致相等)的側311及312。如在圖3中所示，觸點381至388可位於堆疊399之一個側(例如，側311)上。
圖4顯示圖3之晶粒301及晶粒302在其依圖3之堆疊399配置之前之一局部橫截面。當圖4之晶粒301及晶粒302依圖3之堆疊399配置時，此等晶粒中之一者(例如，晶粒302)可圍繞一中心軸450沿旋轉方向451或旋轉方向452旋轉180度，以便邏輯AND閘331及332可彼此耦合從而形成如在圖3中所示之堆疊399之連接310之一部分。在圖4中，替代沿旋轉方向451或452旋轉晶粒302，晶粒302可沿翻轉方向453或翻轉方向454自一端至另一端翻轉180度，以便邏輯AND閘331及332可彼此耦合從而形成如在圖3中所示之堆疊399之連接310之一部分。
如在圖4中所示，邏輯AND閘331及332可面向相同方向460。因此，邏輯AND閘331及332之實體結構在晶粒301及302配置成一堆疊(例如，圖3之堆疊399)之前可具有一相同(或大致相同)方向。在圖4中，由於邏輯AND閘331及332在其配置成一堆疊之前可面向相同方向460，因此在晶粒301及302依堆疊(例如，圖3之堆疊399)配置時，邏輯AND閘331及332在旋轉或翻轉晶粒301及302中之一者之後可面向相反方向(例如，彼此呈180度)。類似地，在圖3中，邏輯AND閘333及334之實體結構在晶粒303及304依堆疊399配置之前可具有一相同(或大致相同)定向(類似於圖4之晶粒301及302)，且在旋轉或翻轉晶粒303及304中之一者以依堆疊399配置之後可具有不同定向。
當晶粒301、302、303及304依圖3之堆疊399配置時，晶粒301可附接至一晶粒固持器且晶粒302、303及304可與晶粒301一起一個接一個地依堆疊399配置。舉例而言，晶粒302(圖4)可在其與晶粒301配置成一堆疊之前旋轉或翻轉。然後，晶粒303可與晶粒301及302一起配置(如在圖3中所示)，而不旋轉或翻轉晶粒303，此乃因晶粒303可具有相同(或大致相同)於圖4之晶粒301之一定向。在晶粒301、302及303配置成堆疊之後，晶粒304可在其與晶粒301、302及303一起依堆疊399配置之前(如圖3中所示)旋轉或翻轉，此乃因晶粒304可在其依堆疊399配置之前具有相同(或大致相同)於圖4之晶粒302之定向之一定向。在晶粒配置成一堆疊(例如，圖3之堆疊399)之前在該等晶粒中具有相同或大致相同的邏輯組件(例如，在圖4之晶粒301及302中之邏輯AND閘331及332)定向可簡化晶粒之製造。
圖5顯示根據本發明之一實施例包含晶粒501、502、503、504及505之一堆疊599與在堆疊599之兩個側511及512上具有組件之一連接510之一裝置500之一局部橫截面。裝置500可包含類似於或相同於圖3之裝置300之組件之組件，除了圖5之連接510及520之某些組件之位置以外。因此，為簡單起見，圖3及圖5中類似或相同的組件給予相同參考標記。裝置500之連接510及520可以類似於或相同於圖1之設備100、圖2之裝置200或圖3之裝置300之彼等方式的方式傳送控制資訊CTL及ID位元ID1 至IDN 。
如在圖5中顯示，堆疊599具有沿垂直於堆疊599之橫截面之一維度延伸通過晶粒501、502、503及504之一中心軸550。中心軸550將堆疊599之橫截面劃分為兩個相等(或大致相等)的側511及512。在圖3中，觸點381至388可位於堆疊399之一個側(例如，側311)上。然而，在圖5中，連接510之組件位於兩個側511及512上。舉例而言，晶粒501之觸點381位於側511上，而晶粒501之觸點382位於側512上。在另一實例中，晶粒502之觸點383位於側512上，而晶粒502之觸點384位於側511上。
圖5顯示其中裝置500可在連接520之導電路徑(例如，導電路徑321及322)上傳送ID位元ID1 至IDN 之一實例，其中該等導電路徑位於堆疊599之兩個側511及512上。然而，裝置500可在位於堆疊599之相同側(例如，側512上)之導電路徑上傳送ID位元ID1 至IDN 。舉例而言，為清楚起見，圖5顯示僅具有一個導電路徑321之側512。然而，側512可包含類似於或相同於導電路徑321之多個導電路徑，以便裝置500可在位於堆疊599之側512上之多個路徑上傳送ID位元ID1 至IDN 。圖5顯示其中電路361、362、363及364中之每一者可耦合至連接520之多個導電路徑(例如，導電路徑321及322)以接收ID位元ID1 至IDN 之一實例，其中該等導電路徑位於堆疊599之兩個側511及512上。然而，電路361、362、363及364中之每一者可耦合至位於堆疊599之相同側(例如，側512上)上之導電路徑以接收ID位元ID1 至IDN 。
圖6顯示圖5之晶粒501及晶粒502在其依圖5之堆疊599配置之前之一局部橫截面。當圖6之晶粒501及晶粒502依圖5之堆疊599配置時，此等晶粒中之一者(例如，晶粒502)可圍繞一中心軸650沿旋轉方向651或旋轉方向652旋轉180度，以便邏輯AND閘331及332可彼此耦合從而形成如在圖5中所示之堆疊599之連接510之一部分。在圖6中，替代沿旋轉方向651或652旋轉晶粒502，晶粒502可沿翻轉方向653或翻轉方向654自一端至另一端翻轉180度，以便邏輯AND閘331及332可彼此耦合從而形成如在圖5中所示之堆疊599之連接510之一部分。
圖7顯示根據本發明之一實施例包含晶粒701、702、703、704及705之一堆疊799與一連接710且無耦合至連接710之某些觸點之導孔之一裝置700之一局部橫截面。如在圖7中所示，連接710可包含至少邏輯AND閘731、732、733及734，節點741、742、743及744以及觸點781、782、783、784、785、786、787及788。連接710亦可包含耦合至觸點781至788中之對應觸點之導電接頭791、792、793及794，如在圖7中所示。裝置700亦可包含連接720以在ID至晶粒701、702、703及704之一指派期間傳送ID(例如，ID位元ID1 至IDN )。連接720可形成一匯流排以傳送除了ID1 至IDN 以外之例如位址、資料等資訊及其他資訊。裝置700亦可包含電路761、762、763及764以提供啟用資訊EN1、EN2、EN3及EN4從而允許邏輯AND閘731、732、733及734將控制資訊CTL分別順序地傳送至位於節點741、742、743及744處之晶粒701、702、703及704。節點741、742、743及744可分別相應於圖2之節點241、242、243及244，或分別相應於圖3及圖5之節點341、342、343及344。
電路761、762、763及764以及邏輯AND閘731、732、733及734在ID至晶粒701、702、703及704之一指派期間傳送控制資訊CTL之運作類似於或相同於圖2之電路261、262、263及264以及邏輯AND閘231、232、233及234之運作或圖3及圖5之電路361、362、363及364以及邏輯AND閘331、332、333及334之運作。
裝置700可包含一控制單元706以在ID至晶粒701、702、703及704之一指派期間提供控制資訊CTL及ID。然而，控制資訊CTL及ID位元ID1 至IDN 可由裝置700之另一組件或由位於裝置700外部之一裝置(例如，一記憶體控制器裝置或一處理器)提供。裝置700可以類似於或相同於上文參照圖1至圖6所述之由設備100及裝置200、300及500所使用方式的方式將控制CTL及ID位元ID1 至IDN 傳送至晶粒701、702、703及704。
如在圖7中所示，晶粒701、702、703及704可省略耦合至觸點781至788之導孔(例如，類似於圖3之導孔371、373、376及377之導孔)。因此，觸點381至388可沿垂直於堆疊599之橫截面之一線755對準，如在圖7中所示。由於觸點381至388可如在圖7中所示對準，因此可節省晶粒701、702、703及704中之每一者中之空間。
裝置700可包含未在圖7中顯示之例如記憶體胞、二極體電路、控制電路及輸入/輸出電路等電路組件以幫助聚焦於本文所述之實施例上。裝置700可使用熟悉此項技術者所習知之技術形成。
圖8顯示根據本發明之一實施例包含晶粒801、802、803及804之一堆疊與具有一對稱圖案之一連接之一裝置800之一局部橫截面。裝置800可包含類似於圖3之裝置300之組件，除了裝置800可包含相對於一中心軸850依一對稱圖案配置之兩個連接810及811以外。
裝置800可在堆疊899之晶粒801、802、803及804之一ID指派期間以類似於或相同於裝置300在圖3之晶粒301、302、303及304之一ID指派期間使用連接310之方式的方式使用連接810。裝置800之連接810可包含邏輯AND閘831、832、833及834，節點841、842、843及844，導孔871、872、873、874、875、876、877、878及897以及觸點881、882、883、884、885、886、887及888。連接810亦可包含耦合至對應觸點及導孔之導電接頭891、892、893及894，如在圖8中所示。
裝置800亦可包含電路861、862、863及864以提供啟用資訊EN1、EN2、EN3及EN4從而允許邏輯AND閘831、832、833及834將由一控制單元806提供之控制資訊CTL分別順序地傳送至位於節點841、842、843及844處之晶粒801、802、803及804。裝置800亦可在晶粒801、802、803及804之一ID指派期間使用連接820來傳送ID，例如ID位元ID1 至IDN 。裝置800可以類似於或相同於裝置300在圖3之晶粒301、302、303及304之一ID指派期間使用連接320之方式的方式使用連接820。
電路861、862、863及864以及邏輯AND閘831、832、833及834在晶粒801、802、803及804之一ID指派期間傳送控制資訊CTL之運作類似於或相同於圖2之電路261、262、263及264以及邏輯AND閘231、232、233及234之運作或類似於或相同於圖3之電路361、362、363及364以及邏輯AND閘331、332、333及334之運作。
如在圖8中所示，連接811可包含類似於連接810之彼等組件之組件。舉例而言，連接811可包含以類似於邏輯AND閘831、832、833及834耦合至其他組件以形成連接810之至少一部分之方式耦合至其他組件以形成連接811之至少一部分之邏輯AND閘835、836、837及838。儘管裝置800可包含連接811，但其可不使用此連接。舉例而言，裝置800可在晶粒801、802、803及804之一ID指派期間僅使用連接810且使連接811不使用。
圖9顯示晶粒801及晶粒802在其配置成圖8之堆疊899之前之一局部橫截面。當圖9之晶粒801及晶粒802配置成圖8之堆疊899時，此等晶粒中之一者(例如，晶粒802)可圍繞一中心軸950沿旋轉方向951或旋轉方向952旋轉180度，以便晶粒801之邏輯AND閘831及晶粒802之邏輯AND閘832可彼此耦合從而形成如在圖8中所示之堆疊899之連接810之一部分。在圖9中，替代沿旋轉方向951或952旋轉晶粒802，晶粒802可翻轉且然後旋轉，或旋轉且然後翻轉。舉例而言，晶粒802可沿翻轉方向953或翻轉方向954自一端至另一端翻轉180度，且然後晶粒802可圍繞軸955沿旋轉方向956或旋轉方向957旋轉180度，以便邏輯AND閘831及832可彼此耦合從而形成如在圖8中所示之堆疊899之連接810之一部分。在另一實例中，晶粒802可圍繞軸955沿旋轉方向956或旋轉方向957旋轉180度，且然後沿翻轉方向953或翻轉方向954自一端至另一端翻轉180度，以便邏輯AND閘831及832可彼此耦合從而形成如在圖8中所示之堆疊899之連接810之一部分。其他晶粒(例如晶粒804)可在其配置成圖8之堆疊899時以類似於晶粒802之方式的方式旋轉、翻轉且然後旋轉，或旋轉且然後翻轉。
如在圖9中所示，晶粒810及802可包含具有一對稱圖案之組件。舉例而言，晶粒801可包含依類似於晶粒802之邏輯AND閘836及832以及電路862之圖案之圖案配置之邏輯AND閘831及835以及電路861。該對稱圖案可簡化晶粒之製造。
圖10係顯示根據本發明之一實施例將ID指派至一堆疊中之晶粒之一方法1000之一流程圖。方法1000可用於類似於或相同於上文參照圖1至圖9所述之設備100及裝置200、300、500、700及800之設備及裝置中。因此，方法1000中所使用之設備及裝置之組件可包含上文參照圖1至圖9所述之設備100及裝置200、300、500、700及800之組件。
方法1000之活動1010可包含將控制資訊傳送至配置成一堆疊之晶粒。該等晶粒可包含至少一第一晶粒及一第二晶粒。活動1010可在活動1010將該控制資訊傳送至該第二晶粒之前將該控制資訊傳送至該第一晶粒。活動1020可包含當該控制資訊傳送至該第一晶粒時將一第一識別指派至該第一晶粒。活動1030可包含回應於控制資訊被傳送至該第二晶粒將一第二識別指派至該第二晶粒。方法1000可包含類似於或相同於如上文參照圖1至圖9所述之傳送控制資訊及ID之活動之其他活動。
圖11係顯示根據本發明之一實施例將晶粒配置成一堆疊之一方法1100之一流程圖。方法1100可用於類似於或相同於上文參照圖1至圖9所述之設備100及裝置200、300、500、700及800之設備及裝置中。因此，方法1100中所使用之設備及裝置之組件可包含上文參照圖1至圖9所述之設備100及裝置200、300、500、700及800之組件。
方法1100之活動1110可包含定位一第一晶粒。定位該第一晶粒可包含將該第一晶粒附接至一晶粒固持器。活動1120可包含將一第二晶粒與該第一晶粒配置成一堆疊。該第一晶粒及該第二晶粒中之每一者可包含一連接之一部分，該連接之一部分可用於在一第一識別至該第一晶粒之一指派及一第二識別至該第二晶粒之一指派期間將控制資訊傳送至該第一晶粒及該第二晶粒。方法1100可包含類似於或相同於如上文參照圖1至圖9所述之將晶粒配置成一堆疊(例如，翻轉及/或旋轉一晶粒)中之活動之其他活動。
圖12顯示根據本發明之一實施例之一系統1200。系統1200可包含一處理器1210、記憶體裝置1225、一影像感測器裝置1220、一記憶體控制器1230、一圖形控制器1240、一輸入及輸出(I/O)控制器1250、一顯示器1252、一鍵盤1254、一指向裝置1256、一週邊裝置1258及一系統收發器1259。系統1200亦可包含在系統1200之組件之間傳送資訊並將功率提供至此等組件中之至少某些組件之一匯流排1260、其中可附接有系統之組件中之某些組件之一電路板1202及將資訊以無線方式傳輸至系統1200及自系統1200以無線方式接收資訊之一天線1270。系統收發器1259可運作以將資訊自系統1200之組件中之一者或多者(例如，處理器1210及記憶體裝置1225中之至少一者)傳送至天線1270。系統收發器1259亦可運作以將在天線1270處接收之資訊傳送至處理器1210中之至少一者及記憶體裝置1225中之至少一者。在天線1270處接收之資訊亦可由位於系統1200外部之一源極傳送至系統1200。
處理器1210可包含一通用處理器或一專用積體電路(ASIC)。處理器1210可包含一單核處理器或一多核處理器。處理器1210可執行一個或多個程式化命令以處理資訊。該資訊可包含由系統1200之其他組件(例如，由影像感測器裝置1220或記憶體裝置1225)提供之數位輸出資訊。
記憶體裝置1225可包含一揮發性記憶體裝置、一非揮發性記憶體裝置或兩者之一組合。舉例而言，記憶體裝置1225可包含一動態隨機存取記憶體(DRAM)裝置、一靜態隨機存取記憶體(SRAM)裝置、一快閃記憶體裝置、相位改變記憶體裝置或此等記憶體裝置之一組合。記憶體裝置1225可包含本文中所述之各種實施例中之一個或多個裝置，例如上文參照圖1至圖9所述之設備120，裝置220、300、500、700及800。
影像感測器裝置1220可包含具有一CMOS像素陣列之一互補金屬氧化物半導體(CMOS)影像感測器或具有一CCD像素陣列之電荷耦合式裝置(CCD)影像感測器。
顯示器1252可包含一類比顯示器或一數位顯示器。顯示器1252可自其他組件接收資訊。舉例而言，顯示器1252可接收由影像感測器裝置1220、記憶體裝置1225、圖形控制器1240及處理器1210中之一者或多者處理之資訊以顯示例如文字或影像等資訊。
設備(例如，設備120、裝置220、300、500、700及800)及系統(例如，系統1200)之圖解說明意欲提供對各種實施例之結構之一般理解，且並非意欲提供對可能利用本文中所述之結構之設備及系統之所有組件及特徵之一完全描述。
上述組件中之任一者可以若干方式來實施，包含經由軟體模擬。因此，上述設備(例如，設備120，裝置220、300、500、700及800)及系統(例如，系統1200)可在本文中全部表徵為「(數個)模組」(或「模組」)。此等模組可包含如由設備(例如，設備120、裝置220、300、500、700及800)及系統(例如，系統1200)之架構所期望且如適於各種實施例之特定實施方案之硬體電路、單處理器及/或多處理器電路、記憶體電路、軟體程式模組及對象及/或韌體及其組合。舉例而言，此等模組可包含於一系統運作模擬封裝中，例如一軟體電信號模擬封裝、一功率使用及分佈模擬封裝、一電容電感模擬封裝、一功率/熱量消散模擬封裝、一信號傳輸接收模擬封裝及/或用於運作或模擬各種可能實施例之運作之軟體及硬體之一組合。
各種實施例之設備及系統可包含或包含於用於高速電腦、通信及信號處理電路、單處理器或多處理器模組、單嵌入式處理器或多嵌入式處理器、多核處理器、資料開關及包含多層、多晶片模組之應用專用模組中之電子電路中。此等設備及系統可進一步包含為各種電子系統內之子組件，例如電視、蜂巢式電話、私人電腦(例如，膝上型電腦、桌上型電腦、手持電腦、平板電腦等等)、工作站、無線電、視訊播放器、音訊播放器(例如，MP3(動畫專家群，音訊層3)播放器)、車輛、醫學裝置(例如，心臟監測器、血壓監測器等等)、機上盒及其他組件。
本文所闡述之一個或多個實施例包含具有配置成一堆疊之晶粒之設備及方法。該等晶粒包含至少一第一晶粒及一第二晶粒。該堆疊可包含耦合至等該晶粒之一連接。該連接可經組態以在一第一識別至該第一晶粒之一指派期間將控制資訊傳送至該第一晶粒，且在一第二識別至第二晶粒之一指派期間將該控制資訊自該第一晶粒傳送至該第二晶粒。上文參照圖1至圖12描述了包含額外設備及方法之其他實施例。
以上描述及圖式圖解說明本發明之某些實施例以使得熟習此項技術者能夠實踐本發明之實施例。其他實施例可併入結構、邏輯、電、進程及其他改變。在圖式中，在所有數個視圖中，以相似特徵或相似數字描述大致類似特徵。實例僅代表可能變化。某些實施例之部分及特徵可包含於其他實施例之部分及特徵中或替代其他實施例之部分及特徵。熟習此項技術者在閱讀並理解以上描述時將顯而易見諸多其他實施例。因此，本發明之各種實施例由隨附申請專利範圍連同此類申請專利範圍所賦予之等效物之完全範疇一起確定。
本文提供摘要以遵循需要將允許讀者快速探知該技術揭示內容之本質及要旨之一摘要之37 C.F.R. §1.72(b)。提交本摘要係基於以下理解：其將不用於解釋或限定本申請專利範圍。
100．．．設備
101．．．晶粒
102．．．晶粒
103．．．晶粒
104．．．晶粒
105．．．晶粒
106．．．控制單元
110．．．連接
120．．．連接
125．．．連接
131．．．邏輯組件
132．．．邏輯組件
133．．．邏輯組件
134．．．邏輯組件
200．．．裝置
201．．．晶粒
202．．．晶粒
203．．．晶粒
204．．．晶粒
210．．．連接
220．．．連接
231．．．邏輯AND閘
232．．．邏輯AND閘
233．．．邏輯AND閘
234．．．邏輯AND閘
241．．．節點
242．．．節點
243．．．節點
244．．．節點
251．．．節點
252．．．節點
253．．．節點
254．．．節點
261．．．電路
262．．．電路
263．．．電路
264．．．電路
300．．．裝置
301．．．晶粒
302．．．晶粒
303．．．晶粒
304．．．晶粒
305．．．晶粒
306．．．控制單元
310．．．連接
311．．．側
312．．．側
314．．．中心
315．．．中心
320．．．連接
321．．．導電路徑
322．．．導電路徑
331．．．邏輯AND閘
332．．．邏輯AND閘
333．．．邏輯AND閘
334．．．邏輯AND閘
341．．．節點
342．．．節點
343．．．節點
344．．．節點
350．．．中心軸
361．．．電路
362．．．電路
363．．．電路
364．．．電路
371．．．導孔
372．．．導孔
373．．．導孔
374．．．導孔
375．．．導孔
376．．．導孔
377．．．導孔
378．．．導孔
379．．．導孔
381．．．觸點
382．．．觸點
383．．．觸點
384．．．觸點
385．．．觸點
386．．．觸點
387．．．觸點
388．．．觸點
389．．．觸點
391．．．導電接頭
392．．．導電接頭
393．．．導電接頭
394．．．導電接頭
395．．．導電接頭
397．．．導電接頭
399．．．堆疊
450．．．中心軸
500．．．裝置
501．．．晶粒
502．．．晶粒
503．．．晶粒
504．．．晶粒
505．．．晶粒
510．．．連接
511．．．側
512．．．側
520．．．連接
550．．．中心軸
599．．．堆疊
650．．．中心軸
700．．．裝置
701．．．晶粒
702．．．晶粒
703．．．晶粒
704．．．晶粒
705．．．晶粒
706．．．控制單元
710．．．連接
720．．．連接
731．．．邏輯AND閘
732．．．邏輯AND閘
733．．．邏輯AND閘
734．．．邏輯AND閘
741．．．節點
742．．．節點
743．．．節點
744．．．節點
755．．．線
761．．．電路
762．．．電路
763．．．電路
764．．．電路
781．．．觸點
782．．．觸點
783．．．觸點
784．．．觸點
785．．．觸點
786．．．觸點
787．．．觸點
788．．．觸點
791．．．導電接頭
792．．．導電接頭
793．．．導電接頭
794．．．導電接頭
801．．．晶粒
802．．．晶粒
803．．．晶粒
804．．．晶粒
806．．．控制單元
810．．．連接
811．．．連接
820．．．連接
831．．．邏輯AND閘
832．．．邏輯AND閘
833．．．邏輯AND閘
834．．．邏輯AND閘
835．．．邏輯AND閘
836．．．邏輯AND閘
837．．．邏輯AND閘
838．．．邏輯AND閘
841．．．節點
842．．．節點
843．．．節點
844．．．節點
850．．．中心軸
861．．．電路
862．．．電路
863．．．電路
864．．．電路
871．．．導孔
872．．．導孔
873．．．導孔
874．．．導孔
875．．．導孔
876．．．導孔
877．．．導孔
878．．．導孔
881．．．觸點
882．．．觸點
883．．．觸點
884．．．觸點
885．．．觸點
886．．．觸點
887．．．觸點
888．．．觸點
891．．．導電接頭
892．．．導電接頭
893．．．導電接頭
894．．．導電接頭
897．．．導孔
950．．．中心軸
955．．．軸
1200．．．系統
1202．．．電路板
1210．．．處理器
1220．．．影像感測器裝置
1225．．．記憶體裝置
1230．．．記憶體控制器
1240．．．圖形控制器
1250．．．輸入及輸出(I/O)控制器
1252．．．顯示器
1254．．．鍵盤
1256．．．指向裝置
1258．．．週邊裝置
1259．．．系統收發器
1260．．．匯流排
1270．．．天線
圖1係根據本發明之一實施例包含晶粒及連接之一設備之一方塊圖；
圖2係顯示根據本發明之一實施例具有帶有邏輯AND閘之一連接之一裝置之一示意圖；
圖3顯示根據本發明之一實施例包含晶粒之一堆疊與一連接之一裝置之一局部橫截面；
圖4顯示圖3之某些晶粒在其配置成一堆疊之前之一局部橫截面；
圖5顯示根據本發明之一實施例包含晶粒之一堆疊與在該堆疊之兩個側上具有組件之一連接之一裝置之一局部橫截面；
圖6顯示圖5之某些晶粒在其配置成一堆疊之前之一局部橫截面；
圖7顯示根據本發明之一實施例包含晶粒之一堆疊與一連接且無耦合至該連接之某些觸點之導孔之一裝置之一局部橫截面；
圖8顯示根據本發明之一實施例包含晶粒之一堆疊與具有一對稱圖案之一連接之一裝置之一局部橫截面；
圖9顯示圖8之某些晶粒在其配置成一堆疊之前之一局部橫截面；
圖10係顯示根據本發明之一實施例將ID指派至一堆疊中之晶粒之一方法之一流程圖；
圖11係顯示根據本發明之一實施例將晶粒配置成一堆疊之一方法之一流程圖；及
圖12顯示根據本發明之一實施例之一系統。
300．．．裝置
301．．．晶粒
302．．．晶粒
303．．．晶粒
304．．．晶粒
305．．．晶粒
306．．．控制單元
310．．．連接
311．．．側
312．．．側
314．．．中心
315．．．中心
320．．．連接
321．．．導電路徑
322．．．導電路徑
331．．．邏輯AND閘
332．．．邏輯AND閘
333．．．邏輯AND閘
334．．．邏輯AND閘
341．．．節點
342．．．節點
343．．．節點
344．．．節點
350．．．中心軸
361．．．電路
362．．．電路
363．．．電路
364．．．電路
371．．．導孔
372．．．導孔
373．．．導孔
374．．．導孔
375．．．導孔
376．．．導孔
377．．．導孔
378．．．導孔
379．．．導孔
381．．．觸點
382．．．觸點
383．．．觸點
384．．．觸點
385．．．觸點
386．．．觸點
387．．．觸點
388．．．觸點
389．．．觸點
395．．．導電接頭
399．．．堆疊

Claims (40)

  1. 一種設備，其包括：晶粒，其等配置成一堆疊，該等晶粒包含至少一第一晶粒及一第二晶粒；及一連接，其耦合至該等晶粒且經組態以在一第一識別至該第一晶粒之一指派期間將控制資訊傳送至該第一晶粒，且在一第二識別至該第二晶粒之一指派期間將該控制資訊自該第一晶粒傳送至該第二晶粒。
  2. 如請求項1之設備，其中該堆疊包含耦合至該第一晶粒及該第二晶粒且位於該第一晶粒及該第二晶粒外側之一導電接頭，且該導電接頭係該連接之一部分且經組態以將該控制資訊自該第一晶粒攜載至該第二晶粒。
  3. 如請求項1之設備，其中該控制資訊僅包含一單個位元。
  4. 如請求項1之設備，其中該第一晶粒經組態以當該控制資訊傳送至該第一晶粒時將該第一識別儲存於該第一晶粒中，且其中該第二晶粒經組態以當該控制資訊傳送至該第二晶粒時將該第二識別儲存於該第二晶粒中。
  5. 如請求項4之設備，其中該第一晶粒經組態以在該第一識別儲存於該第一晶粒中之後將該控制資訊傳送至該第二晶粒。
  6. 如請求項1之設備，其中該等晶粒包含一第三晶粒，且其中該連接經組態以在一第三識別至該第三晶粒之一指派期間將該控制資訊自該第二晶粒傳送至該第三晶粒。
  7. 如請求項1之設備，其進一步包括耦合至該等晶粒且延伸通過至少該第一晶粒之一額外連接，該額外連接經組態以將該第一識別傳送至該第一晶粒且將該第二識別傳送至該第二晶粒。
  8. 一種設備，其包括：晶粒，其等配置成一堆疊，該等晶粒中之每一者包含經組態以形成一連接之一部分之一邏輯組件，該連接延伸通過該等晶粒中之至少一者以將控制資訊順序地傳送至該等晶粒；及一模組，其經組態以當該控制資訊在該連接上傳送時將識別指派至該等晶粒。
  9. 如請求項8之設備，其中該堆疊包含經組態以將該等識別傳送至該等晶粒之至少一個額外連接。
  10. 如請求項8之設備，其中該等晶粒包含一第一晶粒、一第二晶粒及一第三晶粒，該第二晶粒係在該第一晶粒與該第三晶粒之間，且其中該第一晶粒、該第二晶粒及該第三晶粒中之每一者之該邏輯組件包含相對於該堆疊之一邊緣之一大致相同的定向。
  11. 如請求項8之設備，其中該等晶粒包含一第一晶粒、一第二晶粒及一第三晶粒，該第二晶粒係在該第一晶粒與該第三晶粒之間，且其中該第二晶粒之該邏輯組件相對於該堆疊之一邊緣之一定向不同於該第三晶粒之該邏輯組件相對於該堆疊之一邊緣之一定向。
  12. 如請求項11之設備，其中該等晶粒包含一第四晶粒，該第三晶粒係在該第二晶粒與該第四晶粒之間，其中該第四晶粒之該邏輯組件相對於該堆疊之該邊緣之一定向大致相同於該第二晶粒之該邏輯組件之該定向。
  13. 一種設備，其包括：包含一第一邏輯組件之一第一晶粒，該第一邏輯組件具有經組態以接收控制資訊之一第一輸入節點、經組態以接收第一啟用資訊之一第二輸入節點及一第一輸出節點；包含一第二邏輯組件之一第二晶粒，該第二邏輯組件具有耦合至該第一輸出節點之一第三輸入節點、經組態以接收第二啟用資訊之一第四輸入節點及一第二輸出節點；及包含一第三邏輯組件之一第三晶粒，該第三邏輯組件具有耦合至該第二輸出節點之一第五輸入節點、經組態以接收第三啟用資訊之一第六輸入節點及一第三輸出節點，其中該第一晶粒、該第二晶粒及該第三晶粒係配置成一堆疊。
  14. 如請求項13之設備，其中該第一邏輯組件經組態以在該第一輸出節點處提供具有基於該控制資訊之一值及該第一啟用資訊之一值之一邏輯AND之一值之資訊。
  15. 如請求項13之設備，其中該第一晶粒包含一電路，該電路經組態以當該控制資訊具有一第一值時將一第一識別儲存於該第一晶粒中且將該第一啟用資訊之一值自一第二值改變為該第一值以將該第一輸出節點處之資訊之一值自該第二值改變為該第一值。
  16. 如請求項15之設備，其中該第二晶粒包含一電路，該電路經組態以當該第一輸出節點處之該資訊具有該第一值時將一第二識別儲存於該第二晶粒中且將該第二啟用資訊之一值自該第二值改變為該第一值以將該第二輸出節點處之資訊之該值自該第二值改變為該第一值。
  17. 如請求項16之設備，其中該第三晶粒包含一電路，該電路經組態以當該第二輸出節點處之該資訊具有該第一值時將一第三識別儲存於該第三晶粒中。
  18. 一種設備，其包括：一第一晶粒，其包含一第一觸點、一第二觸點及一邏輯AND閘，該邏輯AND閘具有耦合至該第一觸點之一輸入節點及耦合至該第二觸點之一第一輸出節點；及一第二晶粒，其與該第一晶粒配置成一堆疊，該第二晶粒包含一第一觸點、一第二觸點及一邏輯AND閘，該邏輯AND閘具有耦合至該第一觸點之一輸入節點及耦合至該第二觸點之一第二輸出節點；及一導電接頭，其在該第一晶粒外側及該第二晶粒外側，該導電接頭耦合至該第一晶粒之該第二觸點及該第二晶粒之該第一觸點。
  19. 如請求項18之設備，其中該第一晶粒包含穿過該第一晶粒之一導孔，且其中該第一晶粒之該第一觸點之至少一部分包含接觸該導孔之一導電材料。
  20. 如請求項19之設備，其中該第二晶粒包含穿過該第二晶粒之一導孔，且其中該第二晶粒之該第一觸點之至少一部分包含接觸該第二晶粒之該導孔之一導電材料。
  21. 如請求項20之設備，其中該第二晶粒包含穿過該第二晶粒之一額外導孔，且其中該第二晶粒之該第二觸點之至少一部分包含接觸該額外導孔之一導電材料。
  22. 如請求項18之設備，其中該堆疊包含在該堆疊之一中心軸之一個側上之一第一側及在該中心軸之另一側上之一第二側，該第一晶粒包含在該堆疊之該第一側上之一第一部分及在該堆疊之該第二側上之一第二部分，且其中該第一晶粒之該第一觸點係位於該第一晶粒之該第一部分上，且該第一晶粒之該第二觸點係位於該第一晶粒之該第二部分上。
  23. 如請求項22之設備，其中該第二晶粒包含在該堆疊之該第一側上之一第一部分及在該堆疊之該第二側上之一第二部分，且其中該第二晶粒之該第一觸點係位於該第二晶粒之該第二部分上，且該第二晶粒之該第二觸點係位於該第二晶粒之該第一部分上。
  24. 如請求項18之設備，其中該第一晶粒之該第一觸點之一中心與該堆疊之一邊緣之間的一距離大致等於該第二晶粒之該第二觸點之一中心與該堆疊之該邊緣之間的一距離。
  25. 如請求項18之設備，其中該第一晶粒之該第一觸點、該第一晶粒之該第二觸點、該第二晶粒之該第一觸點及該第二晶粒之該第二觸點係沿垂直於該堆疊之一線大致對準。
  26. 如請求項18之設備，其進一步包括：一第三晶粒，其與該第一晶粒及該第二晶粒配置成該堆疊，該第三晶粒包含一第一觸點、一第二觸點及一邏輯AND閘，該邏輯AND閘具有耦合至該第一觸點之一輸入節點及耦合至該第二觸點之一輸出節點；及一額外導電接頭，其在該第二晶粒外側及該第三晶粒外側，該額外導電接頭耦合至該第二晶粒之該第二觸點及該第三晶粒之該第一觸點。
  27. 一種方法，其包括：將控制資訊傳送至配置成一堆疊之晶粒，其中在該控制資訊自該等晶粒之一第一晶粒傳送至一第二晶粒之前將該控制資訊傳送至該等晶粒之該第一晶粒；當該控制資訊傳送至該第一晶粒時將一第一識別指派至該第一晶粒；及當該控制資訊傳送至該第二晶粒時將一第二識別指派至該第二晶粒。
  28. 如請求項27之方法，其中該控制資訊係在耦合至該第一晶粒及該第二晶粒之一連接上傳送。
  29. 如請求項27之方法，其中該控制資訊僅包含一單個位元。
  30. 如請求項27之方法，其中傳送該控制資訊包含將該控制資訊之一值與該第一晶粒處之啟用資訊之一值以邏輯方式組合以產生一結果，且基於該結果將該控制資訊自該第一晶粒傳送至該第二晶粒。
  31. 如請求項27之方法，其中指派該第一識別及該第二識別包含將該第一識別儲存於該第一晶粒中且將該第二識別儲存於該第二晶粒中。
  32. 如請求項27之方法，其中指派該第一識別包含在耦合至該第一晶粒及該第二晶粒之至少一個額外連接上傳送該第一識別。
  33. 如請求項32之方法，其中指派該第二識別包含在該至少一個額外連接上傳送該第二識別。
  34. 如請求項27之方法，其進一步包括：將該控制資訊自該第二晶粒傳送至一第三晶粒；及當該控制資訊傳送至該第三晶粒時將一第三識別指派至該第三晶粒。
  35. 如請求項34之方法，其中將該控制資訊自該第二晶粒傳送至該第三晶粒包含將該控制資訊之一值與該第二晶粒處之啟用資訊之一值以邏輯方式組合以產生一結果，且基於該結果將該控制資訊自該第二晶粒傳送至該第三晶粒。
  36. 一種方法，其包括：定位一第一晶粒；及將一第二晶粒與該第一晶粒配置成一堆疊，該第一晶粒及該第二晶粒中之每一者包含用於在一第一識別至該第一晶粒之一指派及一第二識別至該第二晶粒之一指派期間將控制資訊傳送至該堆疊之一連接之一部分。
  37. 如請求項36之方法，其中配置該第二晶粒包含在該第二晶粒配置於該堆疊中之前圍繞一軸旋轉該第二晶粒。
  38. 如請求項37之方法，其進一步包括：將一第三晶粒與該第一晶粒及該第二晶粒配置成該堆疊，而無需在該第三晶粒配置於該堆疊中之前旋轉該第三晶粒。
  39. 如請求項36之方法，其中配置該第二晶粒包含在該第二晶粒配置於該堆疊中之前將該第二晶粒自一端翻轉至另一端。
  40. 如請求項39之方法，其進一步包括：將一第三晶粒與該第一晶粒及該第二晶粒配置成該堆疊，而無需在該第三晶粒配置於該堆疊中之前翻轉該第三晶粒。
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