CN102150257A - 堆叠式装置识别指派 - Google Patents

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Abstract

一些实施例包含具有布置成堆叠的裸片的设备及方法。所述裸片包含至少第一裸片及第二裸片,且一连接耦合到所述裸片。所述连接可经配置以在给所述第一裸片指派第一识别期间将控制信息传送到所述第一裸片,且在给所述第二裸片指派第二识别期间将所述控制信息从所述第一裸片传送到所述第二裸片。

Description

堆叠式装置识别指派
相关申请案交叉参考
本专利申请案请求对在2008年9月11日提出申请的美国申请案第12/209,048号的优先权权益,所述申请案以引用方式并入本文中。
背景技术
计算机及其它电子产品(例如,电视、数码相机及蜂窝式电话)通常使用存储器装置来存储数据及其它信息。一些存储器装置可具有布置成堆叠的多个半导体裸片。这些裸片中的每一者可具有其自己的识别(ID)以允许恰当的通信。在一些常规技术中将ID指派给裸片可包含执行线接合编程或熔丝编程。一些堆叠的裸片可不具有线接合,且因此线接合编程可不适合。熔丝编程可涉及在裸片与其它裸片一起布置成堆叠之前将ID个别地指派给所述裸片。熔丝编程也可使用某种记录保持来追踪所述裸片及其所指派ID。然而,记录保持可产生额外工作。
附图说明
图1是根据本发明的实施例的包含裸片及连接的设备的框图。
图2是显示根据本发明的实施例的具有带有逻辑AND门的连接的装置的示意图。
图3显示根据本发明的实施例的包含裸片的堆叠与连接的装置的部分横截面。
图4显示图3的一些裸片在其布置成堆叠之前的部分横截面。
图5显示根据本发明的实施例的包含裸片的堆叠与在所述堆叠的两个侧上具有组件的连接的装置的部分横截面。
图6显示图5的一些裸片在其布置成堆叠之前的部分横截面。
图7显示根据本发明的实施例的包含裸片的堆叠与连接且无耦合到所述连接的一些触点的导通孔的装置的部分横截面。
图8显示根据本发明的实施例的包含裸片的堆叠与具有对称图案的连接的装置的部分横截面。
图9显示图8的一些裸片在其布置成堆叠之前的部分横截面。
图10是显示根据本发明的实施例的将ID指派给堆叠中的裸片的方法的流程图。
图11是显示根据本发明的实施例的将裸片布置成堆叠的方法的流程图。
图12显示根据本发明的实施例的系统。
具体实施方式
图1是根据本发明的实施例的包含裸片101、102、103、104及105以及连接110及120的设备100的框图。设备100可包含或包含于存储器装置、处理器、计算机、电视、数码相机、蜂窝式电话或另一电子装置或系统中。
裸片101、102、103、104及105中的每一者可包含电子电路组件位于其中的基于半导体的材料(例如,硅)。连接110及120可允许去往及来自裸片101、102、103、104及105的通信。设备100可包含控制单元106,所述控制单元位于这些裸片中的一者处(例如,位于裸片105处)以控制这些裸片中的操作或透过连接125在设备100与其它外部装置(例如,存储器控制器装置或处理器)之间交换信息(例如,信号)。裸片101、102、103、104及105可以物理方式布置成堆叠且连接110、120及125可对应于伸展穿过这些裸片的导电路径。
裸片101、102、103、104及105中的每一者可具有不同识别(ID)以辨别一个裸片与另一个裸片且允许去往这些裸片中的每一者及来自这些裸片中的每一者的恰当通信。裸片101、102、103、104及105最初可(例如,当制造所述裸片时)不具有ID或可各自具有可替换的ID。设备100可在一ID指派期间将ID(例如,指派新ID或替换旧ID)指派给这些裸片中的一些或全部裸片。可在设备100的初始化期间执行所述ID指派。
设备100可将不同的ID指派给裸片101、102、103及104。指派给每一裸片的每一ID可包含多个位。举例来说,设备100可使用位00、01、10及11且将其分别指派给裸片101、102、103及104。因此,在此实例中,在ID指派之后,裸片101、102、103及104可分别具有ID 00、01、10及11。然后,在此实例中,设备100可基于ID00、01、10及11与每一裸片通信。此处将两个位用于每一ID作为实例;然而,设备100可将任一数目的位用于每一ID。
连接120可在ID指派期间在不同时间将不同的ID传送到裸片101、102、103及104。设备100可使用连接120之中的单个连接(例如,单个物理线)或多个连接(例如,多个物理线)以传送每一ID。举例来说,设备100可以串行方式(一个接另一个地传送位)在连接120中的一者上传送每一ID的多个位。在另一实例中,设备100可以并行方式(同时传送所述位)在连接120之中的多个连接上传送每一ID的多个位。
连接110可在ID指派期间将控制信息传送到裸片101、102、103及104。如图1中所示,设备100可包含分别位于裸片101、102、103及104处的逻辑组件131、132、133及134。这些逻辑组件中的每一者可形成连接110的一部分以在所述ID指派期间逐裸片地传送控制信息。如上所述,连接120可传送待在ID指派期间指派给裸片101、102、103及104的ID。独立于连接120,在连接110上传送的控制信息可允许裸片101、102、103及104中的每一者从连接120接收特定ID。
逻辑组件131、132、133及134可操作以将控制信息从控制单元106顺序地传送到裸片101、102、103及104以使得这些裸片中的每一者可以有序方式接收所述控制信息。当特定裸片(例如,裸片101)接收控制信息时,设备100可允许所述特定裸片接收在连接120上传送的ID(例如,位00)。然后,所述特定裸片可将所述ID存储于其存储器元件(例如,寄存器)中作为其ID。在给裸片(例如,裸片101)指派ID之后,连接110可将控制信息传送到下一裸片(例如,裸片102)以使得设备100可将不同ID(例如,位01)指派给所述下一裸片。
除了在ID指派期间使用连接110及120传送控制信息及ID以外,设备100还可使用连接110及120(例如,将连接120用作总线)来在其它操作(例如,将数据存储到裸片101、102、103及104中的写入操作或从这些裸片读取所存储的数据的读取操作)中传送其它信息(例如,地址、数据及其它控制信息)。设备100可包含下文参照图2到图12所述的装置。
图2是显示根据本发明的实施例的具有带有逻辑AND门231、232、233及234的连接210的装置200的示意图。装置200还可包含裸片201、202、203及204以及连接220。图2的连接210可对应于图1的连接110。图2的连接220可对应于图1的连接120的至少一部分。图2显示具有四个裸片的装置200作为实例。装置200中的裸片数目可变化。
在图2中,装置200可在给裸片201、202、203及204指派ID期间使用连接210来传送控制信息CTL且使用连接220来传送ID。控制信息CTL可包含可表示位的信号。控制信息CTL可仅包含单个位。所述单个位可具有例如逻辑1或逻辑0的值。
图2中的ID位ID1到IDN可包含表示装置200可指派给裸片201、202、203及204中的不同者的每一ID(其中“N”为每一ID中的位数目)的多个位的信号。举例来说,当待指派的ID具有两个位且所述两个位具有二进制值01时,那么位ID1可具有二进制值0,且位IDN可具有二进制值1。在将ID指派给裸片之后,装置200可改变连接220上的ID位ID1到IDN的值以使得可将不同ID指派给不同的裸片。举例来说,在将第一ID指派给裸片201之后,装置200可改变ID位ID1到IDN的值三次以具有三个不同的额外ID指派给裸片202、203及204。
装置200可在连接220上使用信号LatID以允许裸片201、202、203及204中的每一者加载来自连接220的对应ID且将其存储于其存储器元件中。装置200还可使用所述LatID信号来将已指派给裸片201、202、203及204之中的裸片的ID的值改变为不同的值,以使得裸片201、202、203及204中的每一者可具有唯一ID。举例来说,装置200可断定第一信号电平(例如,高)以将具有第一值(例如,00)的ID加载到对应裸片(例如,裸片201)。然后,装置200可将所述LatID信号的第一信号电平改变为第二信号电平(例如,低)以在其将具有新值的ID加载到下一裸片之前将所述ID的值改变为所述新值(例如,01)。
图2显示以并行方式在连接220中的多个连接上传送的ID位ID1到IDN作为实例。装置200可使用连接220中的单个连接(例如,单个物理线)来以串行方式传送ID位ID1到IDN
连接210可将控制信息CTL顺序地传送到对应裸片201、202、203及204的节点241、242、243及244。装置200最初可(例如,在对应裸片被指派ID之前)将节点241、242、243及244中的每一者设定为不同于控制信息CTL的值的值。举例来说,节点241、242、243及244中的每一者最初可具有逻辑0值且控制信息CTL可具有逻辑1值。当特定节点(节点241、242、243及244中的一者)的值从一个值(例如,逻辑0的初始值)改变为匹配控制信息CTL的值的另一值(例如,逻辑1)时,出现控制信息CTL已传送到(已到达)所述特定节点的指示。相反,当节点241、242、243及244之中的特定节点的值保持在不同于控制信息CTL的值(例如,逻辑1)的值(例如,初始值逻辑0)处不改变时,出现控制信息CTL还未传送到(还未到达)所述节点的指示。
裸片201、202、203及204可分别包含电路261、262、263及264。如图2中所示,电路261、262、263及264中的每一者可耦合到连接220中的位ID1到IDN及其它信息可在其中传送的一些连接。电路261、262、263及264可将节点251、252、253及254处的启用信息EN1、EN2、EN3及EN4设定为初始值(例如,逻辑值0)以使得也可将节点241、242、243及244设定为初始值(例如,逻辑值0)。在设定节点241、242、243及244处的初始值之后,电路261、262、263及264中的每一者可感测这些节点处的信息的值以确定控制信息CTL是否已传送到对应裸片。
当控制信息CTL传送到对应裸片(裸片201、202、203及204中的一者)的节点241、242、243或244时,装置200可将ID指派给所述对应裸片。举例来说,当控制信息CTL传送到对应裸片的节点241、242、243或244时,所述对应裸片的电路(电路261、262、263及264中的一者)可将指示(例如,电路中的旗标或逻辑元件)设定为特定值以允许所述对应电路从连接220接收ID位ID1到IDN。然后,所述对应电路可将ID位ID1到IDN存储为所述裸片的ID,以使得所述裸片可识别其自身或由另一裸片或由在装置200外部的其它装置识别。所述对应电路可将ID位ID1到IDN存储于其存储器元件(例如,寄存器)中。图2中,在裸片被指派ID之后(例如,在所述ID被存储之后),对应于所述裸片的电路261、262、263或264可忽略连接220上既定用于其它裸片的其它ID。举例来说,在裸片被指派ID之后,对应于所述裸片的电路261、262、263或264可将所述相同指示或另一指示(例如,电路中的其它旗标或其它逻辑元件)设定为不同值以允许所述裸片忽略连接220上既定用于其它裸片的其它ID。
当控制信息CTL未传送到对应裸片的节点241、242、243或244时,装置200可不将ID指派给所述对应裸片。举例来说,当控制信息CTL未传送到对应裸片的节点241、242、243或244时,所述对应裸片的电路(电路261、262、263及264中的一者)可将指示(例如,电路中的旗标或逻辑元件)设定为特定值以防止所述对应裸片的对应电路从连接220接收ID位ID1到IDN。所述对应电路可忽略来自连接220的ID位ID1到IDN直到控制信息CTL传送到所述裸片。
电路261、262、263及264可分别提供启用信息EN1、EN2、EN3及EN4。电路261、262、263及264中的每一者可包含电路元件(例如,逻辑元件)以为对应启用信息EN1、EN2、EN3或EN4提供逻辑值(例如,逻辑0或逻辑1)。举例来说,当控制信息CTL还未传送到所述电路时,电路261、262、263及264中的每一者可为启用信息EN1、EN2、EN3或EN4提供逻辑0值。电路261、262、263及264可分别使用启用信息EN1、EN2、EN3及EN4以允许逻辑AND门231、232、233及234在恰当时间将信息从一个裸片传送到下一裸片。举例来说,在电路261接收控制信息CTL且存储指派给裸片201的ID位ID1到IDN之后,电路261可将启用信息EN1的值从一个值(例如,逻辑0)改变为另一值(例如,逻辑1)以使得逻辑AND门231的输出节点(其耦合到节点432)具有控制信息CTL以允许其将控制信息CTL从裸片201的节点241传送到裸片202的节点242。在电路262接收控制信息CTL且存储指派给裸片202的ID位ID1到IDN之后,电路261可将启用信息EN2的值从一个值(例如,逻辑0)改变为另一值(例如,逻辑1)以使得逻辑AND门232的输出节点(其耦合到节点243)具有控制信息CTL以允许其将控制信息CTL从裸片202的节点242传送到裸片203的节点243。
逻辑AND门231、232、233及234中的每一者可包含响应于控制信息CTL与分别在节点251、252、253及254处的启用信息EN1、EN2、EN3及EN4中的对应者的逻辑组合的输入节点,以在对应逻辑AND门的输出节点处产生结果。举例来说,逻辑AND门231可包含耦合到节点241及251的输入节点以便将节点241处的控制信息CTL的值与节点251处的启用信息EN1的值进行逻辑组合从而在耦合到节点242的逻辑AND门231的输出节点处产生结果。逻辑AND门231的输出节点(节点242)处的所述结果的值(例如,逻辑0或逻辑1)指示控制信息CTL是否已从裸片201传送到裸片202。举例来说,如果控制信息CTL具有逻辑1值且启用信息EN1具有逻辑1值(其指示ID已存储于裸片201中),那么节点242处的所述结果的值为逻辑1值,其匹配控制信息CTL的值。因此,在此实例中,控制信息CTL已从裸片201传送到裸片202。在另一实例中,如果控制信息CTL具有逻辑1值且启用信息EN1具有逻辑0值(其指示ID还未被裸片201接收或还未存储于裸片201中),那么节点242处的所述结果的值为逻辑0值,其与控制信息CTL的值不同。因此,在此实例中,控制信息CTL还未从裸片201传送到裸片202。
逻辑AND门232、233及234可以类似于上述逻辑AND门231的操作的方式操作。举例来说,逻辑AND门232可包含耦合到节点242及252的输入节点以便将节点242处的控制信息CTL的值与节点252处的启用信息EN2的值进行逻辑组合从而在耦合到节点243的逻辑AND门232的输出节点处产生结果。逻辑AND门232的输出节点(节点243)处的所述结果的值(例如,逻辑0或逻辑1)指示控制信息CTL是否已从裸片202传送到裸片203。
逻辑AND门233可包含耦合到节点243及253的输入节点以便将节点243处的控制信息CTL的值与节点253处的启用信息EN3的值进行逻辑组合从而在耦合到节点244的逻辑AND门233的输出节点处产生结果。逻辑AND门233的输出节点(节点243)处的所述结果的值(例如,逻辑0或逻辑1)指示控制信息CTL是否已从裸片203传送到裸片204。
逻辑AND门234可包含耦合到节点244及254的输入节点以便将节点244处的控制信息CTL的值与节点254处的启用信息EN4的值进行逻辑组合从而在耦合到节点245的逻辑AND门234的输出节点处产生结果。如果装置200包含耦合到裸片204的额外裸片,那么逻辑AND门234的输出节点(节点245)处的所述结果的值(例如,逻辑0或逻辑1)指示控制信息CTL是否已从裸片204传送到所述额外裸片,所述额外裸片可类似于或相同于裸片201、202、203及204中的一者。如果装置200不包含耦合到节点245的额外裸片,那么电路254可忽略改变启用信息EN4的值,或裸片204可省略逻辑AND门234及启用信息EN4。
图2显示位于裸片201、202、203及204处的电路261、262、263及264作为实例。电路261、262、263及264中的一些或全部电路可位于裸片201、202、203及204外部,例如,位于装置200的另一裸片(例如,类似于或相同于图1的裸片105的裸片)处。
装置200可包含具有未在图2中显示的例如存储器单元、二极管电路、控制电路及输入/输出电路等组件的存储器装置以帮助聚焦于本文中所述的实施例。装置200的裸片201、202、203及204可布置成堆叠(例如图3、图5或图7中所示的堆叠)。
图3显示根据本发明的实施例的包含裸片301、302、303、304及305的堆叠399与连接310的装置300的部分横截面。装置300的至少一部分(例如,裸片301、302、303及304)可由类似于或相同于图2的装置200的示意图的示意图表示。
如图3中所示,装置300的连接310可包含至少逻辑AND门331、332、333及334,节点341、342、343及344,导通孔(有时称为通孔)371、372、373、374、375、376、377、378及397以及触点381、382、383、384、385、386、387及388。连接310还可包含位于裸片301、302、303及304外部且耦合到对应触点及导通孔的导电接头391、392、393及394,如图3中所示。
装置300还可包含具有导通孔379、触点389及导电接头395的连接320,从而形成延伸穿过裸片以传送ID(例如,ID位ID1到IDN)的两个单独的导电路径321及322。除了传送ID以外,导电路径321及322可形成总线以传送例如地址、数据等信息及其它信息。图3显示具有两个导电路径321及322的连接320作为实例;然而,连接320可包含多于两个类似于或相同于导电路径321及322的导电路径。
导通孔371到379、触点381到389及导电接头391到395包含导电材料。如图3中所示,触点381到388中的每一者的至少一部分可接触对应导通孔以允许触点381到388中的每一者与所述对应导通孔之间的导电性。举例来说,触点381、383、386及387中的每一者的至少一部分可分别接触导通孔371、373、376及377以允许控制信息CTL传送到耦合到触点381、383、386及387及导通孔371、373、376及377的节点341、342、343及344。如图3中所示,导通孔374、376及378可不由导电接头电连接到导通孔371、373及375,且导通孔372可不由导电接头电连接到裸片205的导通孔。因此,在一些情况下,装置300可省略导通孔372、374、376及378。
装置300还可包含电路361、362、363及364以提供启用信息EN1、EN2、EN3及EN4从而允许逻辑AND门331、332、333及334将控制信息CTL分别顺序地传送到节点341、342、343及344处的裸片301、302、303及304。节点341、342、343及344可分别对应于图2的节点241、242、243及244。电路361、362、363及364以及逻辑AND门331、332、333及334在给裸片301、302、303及304指派ID期间传送控制信息CTL的操作类似于或相同于图2的电路261、262、263及264以及逻辑AND门231、232、233及234的操作。
在图3中,装置300可包含未在图3中显示的例如存储器单元、二极管电路、控制电路及输入/输出电路等电路组件以帮助聚焦于本文中所述的实施例。装置300可使用所属领域的技术人员已知的技术形成。为清楚起见,图3以横截面图解显示一些特征且以框图图解显示一些其它特征。举例来说,图3以横截面图解显示导通孔371到379、触点381到389以及导电接头391、392、393、394及395,且以框图图解显示电路361到364、逻辑AND门331到334及控制单元306。当所述特征以横截面图显示时,本说明中的图式中所示的一些或全部特征可不具有剖面线符号(交叉影线)。
装置300可包含控制单元306以在给裸片301、302、303及304指派ID期间提供控制信息CTL及ID。然而,控制信息CTL及ID位ID1到IDN可由装置300的另一组件或由在装置300外部的装置(例如,存储器控制器装置或处理器)提供。装置300可以类似于或相同于上文参照图1及图2所述的由设备100及装置200所使用方式的方式将控制CTL及ID位ID1到IDN传送到裸片301、302、303及304。举例来说,在图3中,在给裸片301指派ID期间,控制单元306可将控制信息CTL传送到耦合到节点341且耦合到裸片301的电路361的触点381。电路361可感测节点341处的信息的值,且确定控制信息CTL已传送到节点341。响应于已传送到节点341的控制信息CTL,电路361可将指示(例如,电路361中的旗标或逻辑元件)的值改变为特定值以允许电路361从连接220接收ID位ID1到IDN且将其存储于其存储器元件(例如,寄存器)中作为裸片301的ID。在存储ID位ID1到IDN之后,电路361可改变启用信息EN1的值(例如,从逻辑0改变为逻辑1)以使得逻辑AND门331能够将控制信息CTL从裸片301的节点341传送到耦合到导电接头391、导通孔373、触点383、节点342及电路362的触点382。电路362可感测节点342处的信息的值且确定控制信息CTL已传送到节点342。响应于已传送到节点342的控制信息CTL,电路362可将指示(例如,电路362中的旗标或逻辑元件)的值改变为特定值以允许电路362可接收ID位ID1到IDN,所述ID位ID1到IDN可具有对应于不同于指派给裸片301的ID的ID的值。电路362可将ID位ID1到IDN存储为裸片302的ID。在存储ID位ID1到IDN之后,电路362可改变启用信息EN2的值(例如,从逻辑0改变为逻辑1)以使得逻辑AND门332能够将控制信息CTL从裸片302的节点342传送到耦合到导电接头392、导通孔375、触点385、节点343及电路363的触点384。装置300在裸片303及304处重复所述过程以传送控制信息CTL以及ID位ID1到IDN的不同值从而允许给裸片303及裸片304指派ID。
图3显示相对于堆叠399的边缘398面向相同方向的逻辑AND门331及333(两个门均面离边缘398)以指示逻辑AND门331及333的物理结构(例如,布局)相对于边缘398可具有相同(或大致相同)定向。图3还显示相对于边缘398面向相同方向的逻辑AND门332及334以指示逻辑AND门332及334的物理结构(例如,布局)相对于边缘398可具有相同(或大致相同)定向。如图3中所示,逻辑AND门331及332可相对于边缘398面向相反方向(180度)。举例来说,从逻辑AND门331的输入节点(耦合到节点341的节点)到逻辑AND门331的输出节点(耦合到触点382的节点)的路径面离边缘398,而从逻辑AND门332的输入节点(耦合到节点342的节点)到逻辑AND门332的输出节点(耦合到触点384的节点)的路径面朝边缘398。因此,逻辑AND门331及332的物理结构相对于边缘398可具有不同定向。
如图3中所示,导通孔371及374以及触点381及384可相对于堆叠399的边缘398对准以使得触点381的中心314与边缘398之间的距离D1等于(或大致等于)触点384的中心315与边缘398之间的距离D2。
图3显示沿垂直于堆叠399的横截面的维度延伸穿过裸片301、302、303及304的中心轴350。中心轴350将堆叠399的横截面划分为两个相等(或大致相等)的侧311及312。如图3中所示,触点381到388可位于堆叠399的一侧(例如,侧311)上。
图4显示图3的裸片301及裸片302在其布置成图3的堆叠399之前的部分横截面。当图4的裸片301及裸片302布置成图3的堆叠399时,可使这些裸片中的一者(例如,裸片302)绕中心轴450沿旋转方向451或旋转方向452旋转180度,以使得逻辑AND门331及332可彼此耦合从而形成如图3中所示的堆叠399的连接310的一部分。在图4中,替代使裸片302沿旋转方向451或452旋转,可使裸片302沿翻转方向453或翻转方向454从一端到另一端翻转180度,以使得逻辑AND门331及332可彼此耦合从而形成如图3中所示的堆叠399的连接310的一部分。
如图4中所示,逻辑AND门331及332可面向相同方向460。因此,逻辑AND门331及332的物理结构在裸片301及302布置成堆叠(例如,图3的堆叠339)之前可具有相同(或大致相同)定向。在图4中,由于逻辑AND门331及332在其布置成堆叠之前可面向相同方向460,因此在裸片301及302布置成堆叠(例如,图3的堆叠399)时,逻辑AND门331及332在使裸片301及302中的一者旋转或翻转之后可面向相反方向(例如,彼此面离180度)。类似地,在图3中,逻辑AND门333及334的物理结构在裸片303及304布置成堆叠339之前可具有相同(或大致相同)定向(类似于图4的裸片301及302),且在使裸片303及304中的一者旋转或翻转以便339布置成堆叠之后可具有不同定向。
当裸片301、302、303及304布置成图3的堆叠399时,裸片301可附接到裸片固持器且裸片302、303及304可与裸片301一起一个接一个地399布置成堆叠。举例来说,可在裸片302与裸片301一起布置成堆叠之前使其旋转或翻转(图4)。然后,裸片303可在不使裸片303旋转或翻转的情况下与裸片301及302一起布置(如图3中所示),因为裸片303可具有相同(或大致相同)于图4的裸片301的定向。在裸片301、302及303布置成堆叠之后,可在裸片304与裸片301、302及303一起399布置成堆叠之前使其旋转或翻转(如图3中所示),因为裸片304可在其399布置成堆叠之前具有相同(或大致相同)于图4的裸片302的定向的定向。在裸片布置成堆叠(例如,图3的堆叠399)之前在所述裸片中具有相同或大致相同的逻辑组件(例如,在图4的裸片301及302中的逻辑AND门331及332)定向可简化裸片的制造。
图5显示根据本发明的实施例的包含裸片501、502、503、504及505的堆叠599与在堆叠599的两个侧511及512上具有组件的连接510的装置500的部分横截面。装置500可包含类似于或相同于图3的装置300的组件的组件,除了图5的连接510及520的一些组件的位置以外。因此,为简单起见,图3及图5中类似或相同的组件给予相同参考标记。装置500的连接510及520可以类似于或相同于图1的设备100、图2的装置200或图3的装置300的那些方式的方式传送控制信息CTL及ID位ID1到IDN
如图5中所示,堆叠599具有沿垂直于堆叠599的横截面的维度延伸穿过裸片501、502、503及504的中心轴550。中心轴550将堆叠599的横截面划分为两个相等(或大致相等)的侧511及512。在图3中,触点381到388可位于堆叠399的一侧(例如,侧311)上。然而,在图5中,连接510的组件位于两个侧511及512上。举例来说,裸片501的触点381位于侧511上,而裸片501的触点382位于侧512上。在另一实例中,裸片502的触点383位于侧512上,而裸片502的触点384位于侧511上。
图5显示其中装置500可在连接520的导电路径(例如,导电路径321及322)上传送ID位ID1到IDN的实例,其中所述导电路径位于堆叠599的两个侧511及512上。然而,装置500可在位于堆叠599的相同侧(例如,侧512上)的导电路径上传送ID位ID1到IDN。举例来说,为清楚起见,图5显示仅具有一个导电路径321的侧512。然而,侧512可包含类似于或相同于导电路径321的多个导电路径,以使得装置500可在位于堆叠599的侧512上的多个路径上传送ID位ID1到IDN。图5显示其中电路361、362、363及364中的每一者可耦合到连接520的多个导电路径(例如,导电路径321及322)以接收ID位ID1到IDN的实例,其中所述导电路径位于堆叠599的两个侧511及512上。然而,电路361、362、363及364中的每一者可耦合到位于堆叠599的相同侧(例如,侧512上)上的导电路径以接收ID位ID1到IDN
图6显示图5的裸片501及裸片502在其布置成图5的堆叠599之前的部分横截面。当图6的裸片501及裸片502布置成图5的堆叠599时,可使这些裸片中的一者(例如,裸片502)绕中心轴650沿旋转方向651或旋转方向652旋转180度,以使得逻辑AND门331及332可彼此耦合从而形成如图5中所示的堆叠599的连接510的一部分。在图6中,替代使裸片502沿旋转方向651或652旋转,可使裸片502沿翻转方向653或翻转方向654从一端到另一端翻转180度,以使得逻辑AND门331及332可彼此耦合从而形成如图5中所示的堆叠599的连接510的一部分。
图7显示根据本发明的实施例的包含裸片701、702、703、704及705的堆叠799与连接710且无耦合到连接710的一些触点的导通孔的装置700的部分横截面。如图7中所示,连接710可包含至少逻辑AND门731、732、733及734,节点741、742、743及744以及触点781、782、783、784、785、786、787及788。连接710还可包含耦合到触点781到788之中的对应触点的导电接头791、792、793及794,如图7中所示。装置700还可包含连接720以在给裸片701、702、703及704指派ID期间传送ID(例如,ID位ID1到IDN)。连接720可形成总线以传送除了ID1到IDN以外的例如地址、数据等信息及其它信息。装置700还可包含电路761、762、763及764以提供启用信息EN1、EN2、EN3及EN4从而允许逻辑AND门731、732、733及734将控制信息CTL分别顺序地传送到节点741、742、743及744处的裸片701、702、703及704。节点741、742、743及744可分别对应于图2的节点241、242、243及244,或分别对应于图3及图5的节点341、342、343及344。
电路761、762、763及764以及逻辑AND门731、732、733及734在给裸片701、702、703及704指派ID期间传送控制信息CTL的操作类似于或相同于图2的电路261、262、263及264以及逻辑AND门231、232、233及234的操作或图3及图5的电路361、362、363及364以及逻辑AND门331、332、333及334的操作。
装置700可包含控制单元706以在给裸片701、702、703及704指派ID期间提供控制信息CTL及ID。然而,控制信息CTL及ID位ID1到IDN可由装置700的另一组件或由位于装置700外部的装置(例如,存储器控制器装置或处理器)提供。装置700可以类似于或相同于上文参照图1到图6所述的由设备100及装置200、300及500所使用的方式的方式将控制CTL及ID位ID1到IDN传送到裸片701、702、703及704。
如图7中所示,裸片701、702、703及704可省略耦合到触点781到788的导通孔(例如,类似于图3的导通孔371、373、376及377的导通孔)。因此,触点381到388可沿垂直于堆叠599的横截面的线755对准,如图7中所示。由于触点381到388可如图7中所示对准,因此可节省裸片701、702、703及704中的每一者中的空间。
装置700可包含未在图7中显示的例如存储器单元、二极管电路、控制电路及输入/输出电路等电路组件以帮助聚焦于本文所述的实施例。装置700可使用所属领域的技术人员已知的技术形成。
图8显示根据本发明的实施例的包含裸片801、802、803及804的堆叠与具有对称图案的连接的装置800的部分横截面。装置800可包含类似于图3的装置300的组件,除了装置800可包含相对于中心轴850可布置成对称图案的两个连接810及811以外。
装置800可在堆叠899的裸片801、802、803及804的ID指派期间以类似于或相同于装置300在图3的裸片301、302、303及304的ID指派期间使用连接310的方式的方式使用连接810。装置800的连接810可包含逻辑AND门831、832、833及834,节点841、842、843及844,导通孔871、872、873、874、875、876、877、878及897以及触点881、882、883、884、885、886、887及888。连接810还可包含耦合到对应触点及导通孔的导电接头891、892、893及894,如图8中所示。
装置800还可包含电路861、862、863及864以提供启用信息EN1、EN2、EN3及EN4从而允许逻辑AND门831、832、833及834将由控制单元806提供的控制信息CTL分别顺序地传送到节点841、842、843及844处的裸片801、802、803及804。装置800可在裸片801、802、803及804的ID指派期间使用连接820来传送ID,例如ID位ID1到IDN。装置800可以类似于或相同于装置300在图3的裸片301、302、303及304的ID指派期间使用连接320的方式的方式使用连接820。
电路861、862、863及864以及逻辑AND门831、832、833及834在裸片801、802、803及804的ID指派期间传送控制信息CTL的操作类似于或相同于图2的电路261、262、263及264以及逻辑AND门231、232、233及234的操作或类似于或相同于图3的电路361、362、363及364以及逻辑AND门331、332、333及334的操作。
如图8中所示,连接811可包含类似于连接810的那些组件的组件。举例来说,连接811可包含以类似于逻辑AND门831、832、833及834耦合到其它组件以形成连接810的至少一部分的方式耦合到其它组件以形成连接811的至少一部分的逻辑AND门835、836、837及838。尽管装置800可包含连接811,但其可不使用此连接。举例来说,装置800可在裸片801、802、803及804的ID指派期间仅使用连接810且不使用连接811。
图9显示图8的裸片801及裸片802在其布置成图8的堆叠899之前的部分横截面。当图9的裸片801及裸片802布置成图8的堆叠899时,可使这些裸片中的一者(例如,裸片802)绕中心轴950沿旋转方向951或旋转方向952旋转180度,以使得裸片801的逻辑AND门831及裸片802的逻辑AND门832可彼此耦合从而形成如图8中所示的堆叠899的连接810的一部分。在图9中,替代使裸片802沿旋转方向951或952旋转,裸片802可翻转且然后旋转,或旋转且然后翻转。举例来说,可使裸片802沿翻转方向953或翻转方向954从一端到另一端翻转180度,且然后可使裸片802绕轴955沿旋转方向956或旋转方向957旋转180度,以使得逻辑AND门831及832可彼此耦合从而形成如图8中所示的堆叠899的连接810的一部分。在另一实例中,可使裸片802绕轴955沿旋转方向956或旋转方向957旋转180度,且然后沿翻转方向953或翻转方向954从一端到另一端翻转180度,以使得逻辑AND门831及832可彼此耦合从而形成如图8中所示的堆叠899的连接810的一部分。其它裸片(例如裸片804)可在其布置成图8的堆叠899时以类似于裸片802的方式的方式旋转、翻转且然后旋转,或旋转且然后翻转。
如图9中所示,裸片810及802可包含具有对称图案的组件。举例来说,裸片801可包含布置成类似于裸片802的逻辑AND门836及832以及电路862的图案的图案的逻辑AND门831及835以及电路861。所述对称图案可简化裸片的制造。
图10是显示根据本发明的实施例的将ID指派给堆叠中的裸片的方法1000的流程图。方法1000可用于类似于或相同于上文参照图1到图9所述的设备100及装置200、300、500、700及800的设备及装置中。因此,方法1000中所使用的设备及装置的组件可包含上文参照图1到图9所述的设备100及装置200、300、500、700及800的组件。
方法1000的活动1010可包含将控制信息传送到布置成堆叠的裸片。所述裸片可包含至少第一裸片及第二裸片。活动1010可在活动1010将所述控制信息传送到所述第二裸片之前将所述控制信息传送到所述第一裸片。活动1020可包含当所述控制信息被传送到所述第一裸片时将第一识别指派给所述第一裸片。活动1030可包含响应于控制信息被传送到所述第二裸片将第二识别指派给所述第二裸片。方法1000可包含类似于或相同于如上文参照图1到图9所述的传送控制信息及ID的活动的其它活动。
图11是显示根据本发明的实施例的将裸片布置成堆叠的方法1100的流程图。方法1100可用于类似于或相同于上文参照图1到图9所述的设备100及装置200、300、500、700及800的设备及装置中。因此,方法1100中所使用的设备及装置的组件可包含上文参照图1到图9所述的设备100及装置200、300、500、700及800的组件。
方法1100的活动1110可包含定位第一裸片。定位所述第一裸片可包含将所述第一裸片附接到裸片固持器。活动1120可包含将第二裸片与所述第一裸片一起布置成堆叠。所述第一裸片及所述第二裸片中的每一者可包含连接的一部分,所述连接的一部分可用于在给所述第一裸片指派第一识别及给所述第二裸片指派第二识别期间将控制信息传送到所述第一裸片及所述第二裸片。方法1100可包含类似于或相同于如上文参照图1到图9所述的将裸片布置成堆叠(例如,使裸片翻转及/或旋转)中的活动的其它活动。
图12显示根据本发明的实施例的系统1200。系统1200可包含处理器1210、存储器装置1225、图像传感器装置1220、存储器控制器1230、图形控制器1240、输入及输出(I/O)控制器1250、显示器1252、键盘1254、指向装置1256、外围装置1258及系统收发器1259。系统1200还可包含在系统1200的组件之中传送信息并将电力提供到这些组件中的至少一些组件的总线1260、其中可附接有系统的组件中的一些组件的电路板1202及将信息以无线方式传输到系统1200及从系统1200以无线方式接收信息的天线1270。系统收发器1259可操作以将信息从系统1200的组件中的一者或一者以上(例如,处理器1210及存储器装置1225中的至少一者)传送到天线1270。系统收发器1259还可操作以将在天线1270处接收的信息传送到处理器1210中的至少一者及存储器装置1225中的至少一者。在天线1270处接收的信息也可由位于系统1200外部的源极传送到系统1200。
处理器1210可包含通用处理器或专用集成电路(ASIC)。处理器1210可包含单核处理器或多核处理器。处理器1210可执行一个或一个以上编程命令以处理信息。所述信息可包含由系统1200的其它组件(例如,由图像传感器装置1220或存储器装置1225)提供的数字输出信息。
存储器装置1225可包含易失性存储器装置、非易失性存储器装置或两者的组合。举例来说,存储器装置1225可包含动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、快闪存储器装置、相位改变存储器装置或这些存储器装置的组合。存储器装置1225可包含本文中所述的各种实施例中的一个或一个以上装置,例如上文参照图1到图9所述的设备120,装置220、300、500、700及800。
图像传感器装置1220可包含具有CMOS像素阵列的互补金属氧化物半导体(CMOS)图像传感器或具有CCD像素阵列的电荷耦合式装置(CCD)图像传感器。
显示器1252可包含模拟显示器或数字显示器。显示器1252可从其它组件接收信息。举例来说,显示器1252可接收由图像传感器装置1220、存储器装置1225、图形控制器1240及处理器1210中的一者或一者以上处理的信息以显示例如文本或图像等信息。
设备(例如,设备120、装置220、300、500、700及800)及系统(例如,系统1200)的图解说明既定提供对各种实施例的结构的一般理解,且并非既定提供对可能利用本文中所述的结构的设备及系统的所有组件及特征的完全说明。
上述组件中的任一者可以若干方式来实施,包含经由软件模拟。因此,上述设备(例如,设备120,装置220、300、500、700及800)及系统(例如,系统1200)可在本文中全部表征为“若干模块”(或“模块”)。此类模块可包含如由设备(例如,设备120、装置220、300、500、700及800)及系统(例如,系统1200)的架构所期望且如适于各种实施例的特定实施方案的硬件电路、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合。举例来说,此类模块可包含于系统操作模拟封装中,例如软件电信号模拟封装、电力使用及分布模拟封装、电容电感模拟封装、电力/热量消散模拟封装、信号传输接收模拟封装及/或用于操作或模拟各种可能实施例的操作的软件及硬件的组合。
各种实施例的设备及系统可包含或包含于用于高速计算机、通信及信号处理电路、单处理器或多处理器模块、单嵌入式处理器或多嵌入式处理器、多核处理器、数据开关及包含多层、多芯片模块的应用专用模块中的电子电路。此种设备及系统可进一步包含为各种电子系统内的子组件,例如电视、蜂窝式电话、个人计算机(例如,膝上型计算机、桌上型计算机、手持式计算机、平板式计算机等等)、工作台、收音机、视频播放器、音频播放器(例如,MP3(运动图片专家组,音频层3)播放器)、车辆、医学装置(例如,心脏监视器、血压监视器等等)、机顶盒及其它组件。
本文所阐述的一个或一个以上实施例包含具有布置成堆叠的裸片的设备及方法。所述裸片包含至少第一裸片及第二裸片。所述堆叠可包含耦合到所述裸片的连接。所述连接可经配置以在给所述第一裸片指派第一识别期间将控制信息传送到所述第一裸片,且在给第二裸片指派第二识别期间将所述控制信息从所述第一裸片传送到所述第二裸片。上文参照图1到图12描述了包含额外设备及方法的其它实施例。
以上说明及图式图解说明本发明的一些实施例以使得所属领域的技术人员能够实践本发明的实施例。其它实施例可并入有结构、逻辑、电、过程及其它改变。在图式中,在所有数个视图中,以相似特征或相似数字描述大致类似特征。实例仅代表可能变化。一些实施例的部分及特征可包含于其它实施例的部分及特征中或替代其它实施例的部分及特征。所属领域的技术人员在阅读并理解以上说明时将显而易见许多其它实施例。因此,本发明的各种实施例由所附权利要求书连同此权利要求书所赋予的等效物的完全范围一起确定。
本文提供摘要以遵循需要将允许读者快速探知所述技术揭示内容的本质及要旨的摘要的37C.F.R.§1.72(b)。提交本摘要基于以下理解:其不将用于解释或限定权利要求书。

Claims (40)

1.一种设备,其包括:
裸片,其布置成堆叠,所述裸片包含至少第一裸片及第二裸片;及
连接,其耦合到所述裸片且经配置以在给所述第一裸片指派第一识别期间将控制信息传送到所述第一裸片,且在给所述第二裸片指派第二识别期间将所述控制信息从所述第一裸片传送到所述第二裸片。
2.根据权利要求1所述的设备,其中所述堆叠包含耦合到所述第一裸片及所述第二裸片且位于所述第一裸片及所述第二裸片外部的导电接头,且所述导电接头为所述连接的一部分且经配置以将所述控制信息从所述第一裸片载运到所述第二裸片。
3.根据权利要求1所述的设备,其中所述控制信息仅包含单个位。
4.根据权利要求1所述的设备,其中所述第一裸片经配置以当所述控制信息被传送到所述第一裸片时将所述第一识别存储于所述第一裸片中,且其中所述第二裸片经配置以当所述控制信息被传送到所述第二裸片时将所述第二识别存储于所述第二裸片中。
5.根据权利要求4所述的设备,其中所述第一裸片经配置以在所述第一识别被存储于所述第一裸片中之后将所述控制信息传送到所述第二裸片。
6.根据权利要求1所述的设备,其中所述裸片包含第三裸片,且其中所述连接经配置以在给所述第三裸片指派第三识别期间将所述控制信息从所述第二裸片传送到所述第三裸片。
7.根据权利要求1所述的设备,其进一步包括耦合到所述裸片且延伸穿过至少所述第一裸片的额外连接,所述额外连接经配置以将所述第一识别传送到所述第一裸片且将所述第二识别传送到所述第二裸片。
8.一种设备,其包括:
裸片,其布置成堆叠,所述裸片中的每一者包含经配置以形成连接的一部分的逻辑组件,所述连接延伸穿过所述裸片中的至少一者以将控制信息顺序地传送到所述裸片;及
模块,其经配置以当在所述连接上传送所述控制信息时将识别指派给所述裸片。
9.根据权利要求8所述的设备,其中所述堆叠包含经配置以将所述识别传送到所述裸片的至少一个额外连接。
10.根据权利要求8所述的设备,其中所述裸片包含第一裸片、第二裸片及第三裸片,所述第二裸片在所述第一裸片与所述第三裸片之间,且其中所述第一裸片、所述第二裸片及所述第三裸片中的每一者的所述逻辑组件包含相对于所述堆叠的边缘的大致相同的定向。
11.根据权利要求8所述的设备,其中所述裸片包含第一裸片、第二裸片及第三裸片,所述第二裸片在所述第一裸片与所述第三裸片之间,且其中所述第二裸片的所述逻辑组件相对于所述堆叠的边缘的定向不同于所述第三裸片的所述逻辑组件相对于所述堆叠的边缘的定向。
12.根据权利要求11所述的设备,其中所述裸片包含第四裸片,所述第三裸片在所述第二裸片与所述第四裸片之间,其中所述第四裸片的所述逻辑组件相对于所述堆叠的所述边缘的定向大致相同于所述第二裸片的所述逻辑组件的所述定向。
13.一种设备,其包括:
第一裸片,其包含第一逻辑组件,所述第一逻辑组件具有经配置以接收控制信息的第一输入节点、经配置以接收第一启用信息的第二输入节点及第一输出节点;
第二裸片,其包含第二逻辑组件,所述第二逻辑组件具有耦合到所述第一输出节点的第三输入节点、经配置以接收第二启用信息的第四输入节点及第二输出节点;及
第三裸片,其包含第三逻辑组件,所述第三逻辑组件具有耦合到所述第二输出节点的第五输入节点、经配置以接收第三启用信息的第六输入节点及第三输出节点,其中所述第一裸片、所述第二裸片及所述第三裸片布置成堆叠。
14.根据权利要求13所述的设备,其中所述第一逻辑组件经配置以在所述第一输出节点处提供具有基于所述控制信息的值与所述第一启用信息的值的逻辑AND的值的信息。
15.根据权利要求13所述的设备,其中所述第一裸片包含电路,所述电路经配置以当所述控制信息具有第一值时将第一识别存储于所述第一裸片中且将所述第一启用信息的值从第二值改变为所述第一值以将所述第一输出节点处的信息的值从所述第二值改变为所述第一值。
16.根据权利要求15所述的设备,其中所述第二裸片包含电路,所述电路经配置以当所述第一输出节点处的所述信息具有所述第一值时将第二识别存储于所述第二裸片中且将所述第二启用信息的值从所述第二值改变为所述第一值以将所述第二输出节点处的信息的所述值从所述第二值改变为所述第一值。
17.根据权利要求16所述的设备,其中所述第三裸片包含电路,所述电路经配置以当所述第二输出节点处的所述信息具有所述第一值时将第三识别存储于所述第三裸片中。
18.一种设备,其包括:
第一裸片,其包含第一触点、第二触点及逻辑AND门,所述逻辑AND门具有耦合到所述第一触点的输入节点及耦合到所述第二触点的第一输出节点;及
第二裸片,其与所述第一裸片一起布置成堆叠,所述第二裸片包含第一触点、第二触点及逻辑AND门,所述逻辑AND门具有耦合到所述第一触点的输入节点及耦合到所述第二触点的第二输出节点;及
导电接头,其在所述第一裸片外部且在所述第二裸片外部,所述导电接头耦合到所述第一裸片的所述第二触点及所述第二裸片的所述第一触点。
19.根据权利要求18所述的设备,其中所述第一裸片包含穿过所述第一裸片的导通孔,且其中所述第一裸片的所述第一触点的至少一部分包含接触所述导通孔的导电材料。
20.根据权利要求19所述的设备,其中所述第二裸片包含穿过所述第二裸片的导通孔,且其中所述第二裸片的所述第一触点的至少一部分包含接触所述第二裸片的所述导通孔的导电材料。
21.根据权利要求20所述的设备,其中所述第二裸片包含穿过所述第二裸片的额外导通孔,且其中所述第二裸片的所述第二触点的至少一部分包含接触所述额外导通孔的导电材料。
22.根据权利要求18所述的设备,其中所述堆叠包含在所述堆叠的中心轴的一侧上的第一侧及在所述中心轴的另一侧上的第二侧,所述第一裸片包含在所述堆叠的所述第一侧上的第一部分及在所述堆叠的所述第二侧上的第二部分,且其中所述第一裸片的所述第一触点位于所述第一裸片的所述第一部分上,且所述第一裸片的所述第二触点位于所述第一裸片的所述第二部分上。
23.根据权利要求22所述的设备,其中所述第二裸片包含在所述堆叠的所述第一侧上的第一部分及在所述堆叠的所述第二侧上的第二部分,且其中所述第二裸片的所述第一触点位于所述第二裸片的所述第二部分上,且所述第二裸片的所述第二触点位于所述第二裸片的所述第一部分上。
24.根据权利要求18所述的设备,其中所述第一裸片的所述第一触点的中心与所述堆叠的边缘之间的距离大致等于所述第二裸片的所述第二触点的中心与所述堆叠的所述边缘之间的距离。
25.根据权利要求18所述的设备,其中所述第一裸片的所述第一触点、所述第一裸片的所述第二触点、所述第二裸片的所述第一触点及所述第二裸片的所述第二触点沿垂直于所述堆叠的线大致对准。
26.根据权利要求18所述的设备,其进一步包括:
第三裸片,其与所述第一裸片及所述第二裸片一起布置成所述堆叠,所述第三裸片包含第一触点、第二触点及逻辑AND门,所述逻辑AND门具有耦合到所述第一触点的输入节点及耦合到所述第二触点的输出节点;及
额外导电接头,其在所述第二裸片外部且在所述第三裸片外部,所述额外导电接头耦合到所述第二裸片的所述第二触点及所述第三裸片的所述第一触点。
27.一种方法,其包括:
将控制信息传送到布置成堆叠的裸片,其中将所述控制信息传送到所述裸片中的第一裸片,之后才将所述控制信息从所述第一裸片传送到所述裸片中的第二裸片;
当所述控制信息被传送到所述第一裸片时将第一识别指派给所述第一裸片;及
当所述控制信息被传送到所述第二裸片时将第二识别指派给所述第二裸片。
28.根据权利要求27所述的方法,其中在耦合到所述第一裸片及所述第二裸片的连接上传送所述控制信息。
29.根据权利要求27所述的方法,其中所述控制信息仅包含单个位。
30.根据权利要求27所述的方法,其中传送所述控制信息包含将所述控制信息的值与所述第一裸片处的启用信息的值进行逻辑组合以产生结果,且基于所述结果将所述控制信息从所述第一裸片传送到所述第二裸片。
31.根据权利要求27所述的方法,其中指派所述第一及第二识别包含将所述第一识别存储于所述第一裸片中且将所述第二识别存储于所述第二裸片中。
32.根据权利要求27所述的方法,其中指派所述第一识别包含在耦合到所述第一裸片及所述第二裸片的至少一个额外连接上传送所述第一识别。
33.根据权利要求32所述的方法,其中指派所述第二识别包含在所述至少一个额外连接上传送所述第二识别。
34.根据权利要求27所述的方法,其进一步包括:
将所述控制信息从所述第二裸片传送到第三裸片;及
当所述控制信息被传送到所述第三裸片时将第三识别指派给所述第三裸片。
35.根据权利要求34所述的方法,其中将所述控制信息从所述第二裸片传送到所述第三裸片包含将所述控制信息的值与所述第二裸片处的启用信息的值进行逻辑组合以产生结果,且基于所述结果将所述控制信息从所述第二裸片传送到所述第三裸片。
36.一种方法,其包括:
定位第一裸片;及
将第二裸片与所述第一裸片一起布置成堆叠,所述第一裸片及所述第二裸片中的每一者包含用于在给所述第一裸片指派第一识别及给所述第二裸片指派第二识别期间将控制信息传送到所述堆叠的连接的一部分。
37.根据权利要求36所述的方法,其中布置所述第二裸片包含在将所述第二裸片布置成所述堆叠之前使所述第二裸片绕轴旋转。
38.根据权利要求37所述的方法,其进一步包括:
在不在将第三裸片布置成所述堆叠之前使所述第三裸片旋转的情况下将所述第三裸片与所述第一裸片及所述第二裸片一起布置成所述堆叠。
39.根据权利要求36所述的方法,其中布置所述第二裸片包含在将所述第二裸片布置成所述堆叠之前使所述第二裸片从一端到另一端翻转。
40.根据权利要求39所述的方法,其进一步包括:
在不在将第三裸片布置成所述堆叠之前使所述第三裸片翻转的情况下将所述第三裸片与所述第一裸片及所述第二裸片一起布置成所述堆叠。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112514059A (zh) * 2018-06-12 2021-03-16 伊文萨思粘合技术公司 堆叠微电子部件的层间连接
CN112514059B (zh) * 2018-06-12 2024-05-24 隔热半导体粘合技术公司 堆叠微电子部件的层间连接

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101420817B1 (ko) * 2008-01-15 2014-07-21 삼성전자주식회사 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법
US8130527B2 (en) 2008-09-11 2012-03-06 Micron Technology, Inc. Stacked device identification assignment
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
JP6087742B2 (ja) * 2013-06-14 2017-03-01 キヤノン株式会社 半導体装置、および、チップ識別子の設定方法
US9530730B2 (en) * 2013-11-08 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Configurable routing for packaging applications
EP3406632A1 (en) 2017-05-23 2018-11-28 S.I.S.S.A. Scuola Internazionale Superiore di Studi Avanzati Ligands binding to prion protein for use in the treatment of synucleinopathies
US11569105B2 (en) * 2020-06-15 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-flip semiconductor die sorter tool

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605968B2 (ja) * 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
GB9615445D0 (en) * 1996-07-23 1996-09-04 3Com Ireland Cascade connection of communicating devices
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
GB2368748B (en) * 2000-11-01 2003-02-19 3Com Corp Cascade control architecture and operation for packet-based communication systems
US6720643B1 (en) * 2001-02-22 2004-04-13 Rambus, Inc. Stacked semiconductor module
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US6858890B2 (en) 2002-06-04 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
US6830941B1 (en) * 2002-12-17 2004-12-14 Advanced Micro Devices, Inc. Method and apparatus for identifying individual die during failure analysis
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7111149B2 (en) * 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP4794218B2 (ja) * 2004-06-25 2011-10-19 パナソニック株式会社 スレーブ装置、マスタ装置及び積層装置
CN100433326C (zh) 2004-06-25 2008-11-12 松下电器产业株式会社 从属装置、主装置以及层叠装置
KR100688907B1 (ko) 2004-11-02 2007-03-02 한국화학연구원 울금 추출물 또는 커큐미노이드계 화합물을 유효성분으로 하는 벼 도열병 방제용 조성물
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7827345B2 (en) * 2005-08-04 2010-11-02 Joel Henry Hinrichs Serially interfaced random access memory
US7327592B2 (en) 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
US7514116B2 (en) * 2005-12-30 2009-04-07 Intel Corporation Horizontal Carbon Nanotubes by Vertical Growth and Rolling
US7904639B2 (en) 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
EP2487794A3 (en) * 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US7477535B2 (en) 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
US8881246B2 (en) * 2006-12-29 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for providing secured integrated engineering analysis
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
US7760533B2 (en) * 2007-10-02 2010-07-20 Micron Technology, Inc. Systems, methods and devices for arbitrating die stack position in a multi-bit stack device
US7532785B1 (en) * 2007-10-23 2009-05-12 Hewlett-Packard Development Company, L.P. Photonic interconnects for computer system devices
US7855445B2 (en) * 2008-04-29 2010-12-21 Silicon Laboratories, Inc. Circuit device including rotated stacked die
US8130527B2 (en) * 2008-09-11 2012-03-06 Micron Technology, Inc. Stacked device identification assignment

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112514059A (zh) * 2018-06-12 2021-03-16 伊文萨思粘合技术公司 堆叠微电子部件的层间连接
CN112514059B (zh) * 2018-06-12 2024-05-24 隔热半导体粘合技术公司 堆叠微电子部件的层间连接

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