JP5758296B2 - 積層素子における信号送出 - Google Patents

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Description

関連出願
この特許出願は、参照により本明細書に組み込まれる２００８年９月１１日出願の米国特許出願番号１２／２０９，０５２の利益を享受する優先権主張出願である。
コンピュータ及び他の電子製品、例えばテレビ、デジタルカメラ及び携帯電話では、多くの場合、電気的機能を実行するための１以上の素子（デバイス）が使用される。例えば、コンピュータ又は携帯電話では、論理機能を実行するためのプロセッサのような論理素子（論理デバイス）や、情報を保存するためのメモリ素子（メモリデバイス）が使用される。
これらの素子（デバイス）はこれらの間で送出される電気信号の形態で互いにやりとりをする。これらの製品の中には素子（デバイス）の数が多くなると、これらの素子間での信号の送出に問題を生じるものがある。
本明細書に記載した１以上の実施形態は、ベースと、第１のダイと、該第１のダイ及び前記ベースと共に積層をなすように配列された第２のダイと、前記積層内において前記第１及び第２のダイの少なくとも一方の外部に設置されかつ前記ベースと前記第１及び第２のダイの少なくとも一方との間で信号を伝達するように構成された構造体とを有する装置、システム及び方法を含む。
本発明のさまざまな実施形態に従う集積回路（ＩＣ）パッケージを含む装置のブロック図である。 本発明のさまざまな実施形態に従うＩＣパッケージの数個の構成要素の分解図を示す。 本発明のさまざまな実施形態に従う、複数の素子とインターポーザとを有するＩＣパッケージの部分断面図を示す。 本発明のさまざまな実施形態に従う、複数の素子とインターポーザとを有しまた前記素子の１つが複数のダイの積層を含むＩＣパッケージの部分断面図を示す。 本発明の様々な実施形態に従う、インターポーザが存しない、複数の素子を有するＩＣパッケージの部分断面図を示す。 本発明のさまざまな実施形態に従う、インターポーザが存しない、複数の素子を有しかつ前記素子の１つが複数のダイの積層を含むＩＣパッケージの部分断面図を示す。 本発明のさまざま実施形態に従う、複数の素子と該これらの素子のうちの１つの素子の頂面に信号を伝達するための構造体とを有するＩＣパッケージの部分断面図を示す。 本発明のさまざまな実施形態に従う、複数の素子を有し、これらの素子のうちの１つが複数のダイの積層を含むＩＣパッケージの部分断面図を示す。 本発明のさまざまな実施形態に従う、複数の素子と多層のインターポーザとを有するＩＣパッケージの部分断面図を示す。 本発明のさまざまな実施形態に従うＩＣパッケージ内で信号を伝達する方法を示すフローチャートである。 本発明のさまざまな実施形態に従う複数のダイを含む複数の構成要素を積層内に配列する方法を示すフローチャートである。 本発明のさまざまな実施形態に従うＩＣパッケージを含むシステムを示す。
図１は、本発明のさまざまな実施形態に従う集積回路（ＩＣ）のパッケージ１０１を含む装置１００のブロック図である。装置１００は、メモリ素子、プロセッサ、コンピュータ、テレビ、デジタルカメラ、携帯電話、又は他の電子機器若しくは電子システムを含み、あるいは、これらに含まれる。
装置１００は素子（デバイス）１１０、１２０及び１２３を含み、１以上の素子例えば素子１１０及び１２０は、ＩＣパッケージ１０１のような、同一のＩＣパッケージ内に含まれる。各素子１１０、１２０、１２３は、保存機能（例えばメモリ素子（メモリデバイス）の機能）及び論理機能（例えばプロセッサの機能）のような１以上の機能を実行するための電気回路を含む。ＩＣパッケージ１０１は保存及び論理の両機能と素子１１０とを含み、例えば素子１１０がメモリ素子を含みまた素子１２０が論理素子（例えば汎用プロセッサ、特定用途向け集積回路（ＡＳＩＣ）又はマイクロコントローラ）を含む。
また、装置１００は、バッテリ又は交流電流‐直流電流（ＡＣ‐ＤＣ）電源のような電源から電力（例えば、電力信号Ｖｃｃ及びＶｓｓ）を受け取るための電源装置１１４を含む。電源装置１１４は、複数の配線１１５を通して、ＩＣパッケージ１０１と素子１２３とに電力を供給する。
ＩＣパッケージ１０１は、複数の配線１１６を通して、素子１２３と情報交換をする。したがって、ＩＣパッケージ１０１へ伝達される情報及び該ＩＣパッケージから伝達される情報は、配線１１５上の電力信号と配線１１６上のデータ、アドレス、クロック及び制御のような他の信号とを含む。
ＩＣパッケージ１０１は、図２ないし図１０を参照して後述するＩＣパッケージを含む。
図２は、本発明のさまざまな実施形態に従うＩＣパッケージ２００の数個の構成要素の分解図を示す。ＩＣパッケージ２００は、個別の複数のダイ２１１、２１２、２１３及び２１４を有する素子（デバイス）２１０と、素子（デバイス）２２０と、ベース２９０とを含む。また、ＩＣパッケージ２００は、インターポーザ２３０と複数の構造体部分２４１、２４２、２４３、２４４、２４５及び２４６とを含む構造体を有する。素子２１０及び２２０のようなＩＣパッケージ２００のいくつかの構成要素は、図１のＩＣパッケージ１０１の素子１１０及び１２０のブロック図と同様の又は同一の概略的なブロック図に表わすことができる。
ベース２９０と、素子２１０及び２２０と、インターポーザ２３０と、構造体部分２４１ないし２４６とを含む、ＩＣパッケージ２００の前記構成要素は、これらが互いに結合された後、ｚ次元に積層状態に配列される。ＩＣパッケージ２００の前記構成要素を互いに結合するために半田付け又は他の接続技術が用いられる。
素子２１０のダイ２１１、２１２、２１３及び２１４のそれぞれは、電気回路の構成要素が設置される半導体ベースの材料（例えばシリコン）を含む。ダイ２１１、２１２、２１３及び２１４は、シリコンウエハで形成される。また、素子２２０は、この素子２２０の電気回路構成要素が設置される１以上のダイを含む。素子の前記ダイ（又は複数のダイ）の材料は、素子２１０のダイの材料と同様である。
インターポーザ２３０と構造体部分２４１ないし２４６とは、ダイ２１１、２１２、２１３及び２１４の材料と同一の又は異なる材料を含む。ベース２９０は、ｘ次元及びｙ次元内にグリッドパターンに配列された複数の導電性要素（例えば半田球）２９９と、ＩＣパッケージ２００へまたＩＣパッケージ２００から情報を伝達するためのベース２９０を通り抜ける複数の導電性パスとを含む。ベース２９０は、無機（例えばセラミック）の基板又は有機の基板を含む。有機の基板の一例には、多層ビスマレイミドトリアジン（ＢＴ）の基板がある。図２は、一例としてボールの形状を有する導電性要素２９９を示す。しかし、導電性要素２９９はピンの形状、矩形状等の他の形状を含む。
ＩＣパッケージ２００は、ベース２９０の導電性要素２９９へ又は該導電性要素から伝達される信号を使って他の素子とやり取りをする。図２に示すように、前記信号は、電力信号Ｖｃｃ及びＶｓｓと、データ信号Ｄ１、Ｄ２、Ｄ３、Ｄ４及びＤ５と、アドレス信号Ａ１、Ａ２及びＡ３と、クロック信号ＣＫ１及びＣＫ２と、制御信号ＣＴＬ１及びＣＴＬ２とを含む。Ｖｃｃ信号は、正の電圧値を有する信号を含む。Ｖｓｓ信号は、ゼロの電圧値又は接地電位値を有する信号を含む。図２では、いくつかの前記信号（例えばＤ１ないしＤ５、及び、ＣＴＬ１及びＣＴＬ２）が、これらの信号がＩＣパッケージ２００から又はＩＣパッケージ２００へ伝達されることを示すように、２方向矢印で関連付けられている。
ＩＣパッケージ２００は、ベース２９０と両素子２１０及び２２０の一方又は双方との間で前記信号の少なくとも１つのサブセットを伝達するために、インターポーザ２３０と構造体部分２４１ないし２４６とを用いる。前記信号のサブセットは、前記信号のうちのただ１つの信号又は信号の集まりを含む。前記信号の少なくとも１つのサブセットは、本明細書に記載されているように、前記信号の１つのみ、又は前記信号のいくつか、あるいは前記信号の全てを意味する。図２において、前記信号のサブセットは、１以上の電力信号、１以上のデータ信号、１以上のアドレス信号、１以上のクロック信号、１以上の制御信号、又はこれらの信号の組み合わせを含む。また、前記信号のサブセットは、１以上の電力信号のみ、１以上のデータ信号のみ、１以上のアドレス信号のみ、１以上のクロック信号のみ、又は１以上の制御信号のみを含む。例えば、ＩＣパッケージ２００は、１以上の電力信号（例えば、Ｖｃｃ及びＶｓｓのみ）をベース２９０から素子２２０に伝達するため、インターポーザ２３０と構造体部分２４１ないし２４６とを用いる。他の実施形態では、ＩＣパッケージ２００は、前記信号の少なくとも１つのサブセットをベース２９０から素子２１０へ、素子２１０から素子２２０へと伝達する。他の実施形態では、ＩＣパッケージ２００は、前記信号の少なくとも１つのサブセット（例えば複数のデータ信号）をベース２９０から素子２１０へ、素子２１０からインターポーザ２３０へ、次いで前記インターポーザから素子２２０へと伝達する。
図３は、本発明のさまざまな実施形態に従う、素子（デバイス）３１０及び３２０とインターポーザ３３０とを有するＩＣパッケージ３００の部分断面図を示す。また、ＩＣパッケージ３００は、情報をＩＣパッケージ３００へまた該ＩＣパッケージから伝達するための導電要素３９９を有するベース３９０を含む。ＩＣパッケージ３００は、ベース３９０及び又は両素子３１０、３２０の間で信号を伝達するためにインターポーザ３３０と構造体部分３４１、３４２及び３４３とを含む構造体を用いる。図３に示すように、ベース３９０と、素子３１０及び３２０と、インターポーザ３３０とは、ｚ次元に積層をなすように配列され、また、複数の導電性の結合部３０１（例えば、半田、銅又は他の材料）により互いに結合されている。ＩＣパッケージ３００は、エポキシベースの成形コンパウンドのような絶縁材料で満たされる、囲い３０２と内部３０３とを含む。素子３１０及び３２０、インターポーザ３３０並びに構造体部分３４１、３４２及び３４３のようなＩＣパッケージ３００の構成要素は、囲い３０２の中に封入される。
ベース３９０は、図２のベース２９０と同様の又は同一の機能及び材料を含む。図３に示すように、ベース３９０は導電性の接点３９３及び３９４と、ベース３９０を経て伸び、導電性の接点３９３及び３９４と結合するビア（貫通孔と呼ばれることがある）３９５とを含む。また、ベース３９０はこれを通り抜ける複数の導電性パス３９６を含む。導電性パス３９６は、導電性の接点３９３及び３９４間に電気的な接続を与えるためにビア３９５の内部に配置された導電性の材料３９７を含む。図３は、簡単にするために、ベース３９０内に４つの導電性パス３９６を示す。しかし、導電性パス３９６と同様の又は同一の多数の導電性パスを含むものとすることができる。ベース３９０は、電力信号のフィルタリングのような機能を実行するために抵抗器、インダクタ、コンデンサのような受動要素を含み、これらの要素は、ここに記載された実施形態に焦点を合わせることの助けとなるように、図３から除かれている。
素子３１０は、図１の素子１１０又は図２の素子２１０と同様の又は同一の機能及び材料を含む。図３に示すように、ｘ次元に互いに並んでまたｘ次元に垂直であるｚ次元に同一の積層レベルに設置されたダイ３１１及び３１２のような多数のダイを含む。ダイ３１１及び３１２のそれぞれは、前記ダイの互いに相対する表面に配置された導電性の接点３１３及び３１４と、前記ダイを経て伸び導電性の接点３１３及び３１４に結合されたビア３１５とを含む。また、ダイ３１１及び３１２のそれぞれは、前記ダイを通り抜ける複数の導電性パス３１６を含む。導電性パス３１６は、ビア３１５の内部に導電性材料３１７を含む。さらに、ダイ３１１及び３１２のそれぞれは、ベース３９０と素子３２０との間で信号を伝達するための追加の複数の導電性パス（図３には示されていない）を含む。これらの追加の導電性パスは、前記ダイを経て伸びるビアを通り抜けていない。素子３１０はメモリ素子を含み、ここにおいてダイ３１１及び３１２のそれぞれがメモリセル及び関連の電気回路のような他の要素を含み、これらは、ここに記載された実施形態に焦点を合わせる助けとなるように、図３から除かれている。
図３に示すように、構造体部分３４１は素子３１０の側方３５１に設置され、構造体部分３４２は素子３１０の側方３５２に配置され、また構造体部分３４３は素子３１０のダイ３１１及び３１２間に配置されている。構造体部分３４１、３４２及び３４３のそれぞれは、該構造体部分の相対する表面に設置された導電性の接点３４３及び３４４と、前記構造体部分を経て伸び導電性の接点３４３及び３４４に結合された複数のビア３４５とを含む。また、構造体部分３４１、３４２及び３４３のそれぞれは、前記構造体部分を通り抜ける複数の導電性パス３４６を含む。導電性パス３４６はビア３４５の内部の導電性材料３４７を含む。図３に示すように、素子３１０と構造体部分３４１、３４２及び３４３とは、ｚ次元において等しい高さ３５５を有する。図３は、簡単にするため、構造体部分３４１、３４２及び３４３のそれぞれについて２つの導電性パス３４６を示す。しかし、構造体部分３４１、３４２及び３４３のそれぞれは、導電性パス３４６と同様の又は同一の多数の導電性パスを含むものとすることができる。
素子３２０は、図１の素子１２０又は図２の素子２２０と同様の又は同一の機能及び材料を含む。図３では、素子３２０は、ブロック図として示されている電気回路３２８に対する電気的接続を与えるため、複数の導電性の接点３２３と、該導電性の接点に結合された複数の導電性パス３２６とを含む。電気回路３２８は、図１の素子１２０と同様の又は同一の複数の機能、例えば複数の論理機能を実行するように設定された複数の要素を含む。
図３のインターポーザ３３０は、相対する表面３３１及び３３２と、表面３３１に配置された複数の導電性の接点３３３と、表面３３２に配置された複数の導電性の接点３３４と、表面３３１から表面３３２に伸び導電性の接点３３３及び３３４に結合された複数のビア３３５とを含む。また、インターポーザ３３０は、これを通り抜ける複数の導電性パス３３６を含む。導電性パス３３６は、ビア３３５の内部に導電性の材料３３７を含む。また、インターポーザ３３０は、ベース３９０と素子３２０との間で又は素子３１０と素子３２０との間で複数の信号を伝達するための追加の導電性パス（図３には示されていない）を含む。インターポーザ３２０の前記追加の導電性パスは、インターポーザ３３０の表面３３１から表面３３２へ伸びるビアを通り抜けていない。インターポーザ３２０は、ｚ次元に互いに電気的に分離されている多数の層を含む。前記多数の層のそれぞれは、異なる種類の信号を伝達するための導電性材料を含む。例えば、インターポーザ３３０は３つの層を含み、第１の層は正の電圧値を有する電力信号（例えばＶｃｃ）を伝達し、第２の層は接地電位値を有する電力信号（例えばＶｓｓ）を伝達し、また第３の層はデータ信号又は他の種類の信号を伝達する。
インターポーザ３３０は、縁３５６及び３５７間で測った長さ３３９を有する。長さ３３９は、ダイ３１１の長さ３５３より長く、ダイ３１２の長さ３５４より長く、また長さ３５３及び３５４の和より長い。図３に示すように、素子３１０より長い長さを有するインターポーザ３３０は、これを、素子３１０及び構造体部分３４３を介してだけでなく構造体部分３４１及び３４２を介しても、ベース３９０に結合することができる。インターポーザ３３０と構造体部分３４１、３４２及び３４３とを含む、ＩＣパッケージ３００の信号送出構造体は、ＩＣパッケージ３００における信号送出を改善する。例えば、ベース３９０で受け取られた電力信号は、ベース３９０から素子３２０へ、より均一に分配される。ＩＣパッケージ３００は、インターポーザ３３０と構造体部分３４１、３４２及び３４３とを含む構造体を省略し、かつ、前記電力信号のいくつか又は全部をベース３９０から素子３１０に、次いで素子３１０から素子３２０に伝達することができる。しかし、場合によっては、インターポーザ３３０を省略することはベース３９０から素子３２０への信号分配（例えば電力信号の分配）の不均一を軽減する。
図３は、素子３１０及び３２０と、インターポーザ３３０と、構造体部分３４１、３４２及び３４３とが互いに物理的に分離されている一例を示す。しかし、構造体部分３４１及び３４３の一方又は双方がダイ３１１のような同一のダイに組み込まれ、あるいは構造体部分３４２及び３４３の一方又は双方がダイ３１２のような同一のダイに組み込まれるようにしてもよい。また、図３は、素子３１０がｘ次元に互いに物理的に分離されたダイ３１１及び３１２を含む一例を示す。しかし、素子３２０はｘ次元に単一のダイのみを含むものとすることができる。単一のダイを用いて、１以上の構造体部分３４１、３４２及び３４３が単一のダイに組み込まれあるいはＩＣパッケージ３００から省略されるようにすることができる。例えば、単一のダイを用いて、構造体部分３４１が前記単一のダイに組み込まれあるいはＩＣパッケージ３００から省略され、また、構造体部分３４１及び３４２が前記単一のダイから分離された状態におかれあるいは前記単一のダイに組み込まれる。要するに、インターポーザ３３０並びに構造体部分３４１、３４２及び３４３の少なくとも１つは、素子３１０、素子３２０又は双方のダイ若しく複数のダイの外部に、しかしＩＣパッケージ３００の囲い３０２の内部に設置されるように、素子３１０のダイ又は複数のダイから物理的に分離されるようにすることができる。
図３は、ｚ次元に１の積層レベルに設置されたダイ３１１及び３１２のような複数のダイを有する素子３１０を備えるＩＣパッケージ３００の一例を示す。しかし、素子３２０はｚ次元に複数のダイの積層を含むものとすることができる。
図４は、本発明のさまざまな実施形態に従う、素子（デバイス）４１０及び４２０とインターポーザ４３０とを有し、また素子４１０が複数のダイの積層を含むＩＣパッケージ４００の部分断面図を示す。ＩＣパッケージ４００は、図４の素子４１０と構造体部分４０１、４０２及び４０３のそれぞれの積層とを除いて、ＩＣパッケージ３００の複数の構成要素と同様の複数の構成要素を含む。したがって、簡単にするため、図３及び図４間で同様のものは同一の参照符号を有し、また図４の説明から省略されている。図４に示すように、素子４１０は、ベース４９０と第２の素子４２０との間に、ｚ次元に垂直である、ｘ次元に互いに並んで配列された複数のダイの積層４６１と複数のダイの積層４６２とを含む。素子４１０は、情報をダイの積層４６１及びダイの積層４６２へまたこれらの積層から伝達するためにダイの積層４６１とダイの積層４６２とを通り抜ける複数の導電性パス４１６を含む。構造体部分４０１、４０２及び４０３の各積層は、図４に示すように積層状態に配列された多数の構造体と、ベース４９０及びインターポーザ４３０間での電気的なやり取りを与えるために前記積層を通り抜ける複数の導電性パス４４６とを含む。図４に示すように、素子４１０と構造体部分４０１、４０２及び４０３の積層とは同一の高さ４３５を有する。
図５は、本発明の様々な実施形態に従う、インターポーザが存しない、素子（デバイス）５１０及び５２０を有するＩＣパッケージ５００の部分断面図を示す。ＩＣパッケージ５００は、図３のＩＣパッケージ３００の構成要素と同様の構成要素を含むが、図３のインターポーザ４３０のようなインターポーザを有しない。簡単にするため、図３及び図５間で同様のものは同一の参照符号を有し、また図５の説明から省略されている。ＩＣパッケージ５００はインターポーザを有しないため、素子５１０と構造体部分５４１、５４２及び５４３とは、ベース５９０と素子５２０とに直接に接続されている。素子５２０は長さ５２９を有し、ダイ５１１はダイ５１１の長さ５５３を有し、また、ダイ５１２は長さ５５４を有する。図５に示すように、長さ５２９は長さ５５３より長く、長さ５５４より長く、また長さ５５３及び５５４の和より長く、その結果、構造体部分５４１及び５４２はベース５９０と素子５２０とに直接に結合されている（素子５１０の周りで結合されている）。ＩＣパッケージ５００は、ベース５９０の複数の導電性要素５９９で受け取った信号の少なくとも１つのサブセットを素子５２０に伝達するために構造体部分５４１、５４２及び５４３を用いる。
図６は、本発明のさまざまな実施形態に従う、素子（デバイス）６１０及び６２０を有し、インターポーザはなく、また素子６１０が複数のダイの積層を含むＩＣパッケージ６００の部分断面図を示す。ＩＣパッケージ６００は、図６の素子６１０と構造体部分６０１、６０２及び６０３とを除いて、ＩＣパッケージ５００の構成要素と同様の構成要素を含む。したがって、簡単にするため、図５及び図６間で同様のものは同一の参照符号を有し、また図６の説明から省略されている。図６に示すように、素子６１０は、ｘ次元に互いに並んで配置された複数のダイの積層６６１と複数のダイの積層６６２とを含む。素子６１０は、情報をダイの積層６６１及びダイの積層６６２へまたこれらの積層から伝達するためにダイの積層６６１とダイの積層６６２とを通り抜ける複数の導電性パス６１６を含む。構造体部分６０１、６０２及び６０３の各積層は、図６に示すように積層状態に配列された多数の構造体と、ベース６９０及び素子６２０間での電気的なやり取りを与えるために前記積層を通り抜ける複数の導電性パス６４６とを含む。図６に示すように、素子６１０と構造体部分６０１、６０２及び６０３とは同一の高さ６３５を有する。
図７は、本発明のさまざまな実施形態に従う、素子（デバイス）７１０及び７２０と、素子７２０の頂面から素子７２０に信号を伝達するための構造体とを有するＩＣパッケージ７００の部分断面図を示す。ＩＣパッケージ７００は、ベース７９０の複数の導電性要素７９９で受け取られた信号の少なくとも１つのサブセットを素子７２０に伝達するための構造体を形成する構造体部分７４０、７４１、７４２及び７４３を含む。ベース７９０は、図２ないし図６のベース２９０、３９０、４９０、５９０及び６９０の構成要素と同様の又は同一の複数の構成要素を含む。いくつかの変形例では、構造体部分７４３がＩＣパッケージ７００から省略されている。素子７１０は導電性の接点７１３及び７１４、複数のビア７１５、複数の導電性パス７１６並びに導電性材料７１７を含み、これらはそれぞれ、図３の素子３１０の導電性の接点７１３及び３１４、複数のビア３１５、複数の導電性パス３１６並びに導電性材料３１７と同様又は同一であり、あるいは図５の素子５１０の導電性の接点５１３及び５１４、複数のビア５１５、複数の導電性パス５１６並びに導電性材料５１７と同様又は同一である。
図７では、素子７２０は、図２、図３、図４、図５及び図６の素子２２０、３２０、４２０、５２０及び６２０と同様の又は同一の機能を含む。しかし、図７に示すように、素子７２０は、構造体部分７４０から信号を受け取るために表面７２２に（素子７２０の頂面に）設置された複数の導電性の接点７２４を含む。また、素子７２０は、表面７２２に相対する表面７２１（例えば素子７２０の底の側の表面）に配置された複数の導電性の接点７２３と、表面７２１から表面７２２に伸び、導電性の接点７２３及び７２４に結合された複数のビア７２５とを含む。さらに、素子７２０はこれを通り抜ける複数の導電性パス７２６を含む。導電性パス７２６は、ビア７２５の内部に導電性材料７２７を含む。
構造体部分７４１、７４２及び７４３は、複数の導電性の接点７４３及び７４４、複数のビア７４５、複数の導電性パス７４６並びに導電性材料７４７と同様又は同一である、複数の導電性の接点７４３及び７４４、複数のビア７４５、複数の導電性パス７４６並びに導電性材料７４７のような複数の構成要素を含む。構造体部分７４１及び７４２は、ベース７９０から構造体部分７４０の導電性の接点７４３に前記信号の少なくとも一部を伝達する。構造体部分７４０は、導電性の接点７４３から導電性の接点７４８に、次いで導電性の接点７４８から素子７２０に信号を伝達することを可能にするために複数の導電性の接点７４３及び７４８間で結合された複数の導電線の１以上の層を含む、分配網７４７を含む。
構造体部分７４０は長さ７４９を有し、また、素子７２０は長さ７２９を有する。図７に示すように、長さ７４９は長さ７２９より長いため、構造体部分７４１及び７４２はベース７９０と構造体部分７４０とに直接に結合される（素子７１０及び７２０の周りで結合される）。ダイ７１１は長さ７５３を有し、また、ダイ７１２は長さ７５４を有する。図７に示すように、素子７２０の長さ７２９は長さ７５３より長く、長さ７５４より長く、また長さ７５３及び７５４の和より長いため、構造体部分７４３はベース７９０と素子７２０との間で直接に結合される（素子７１０の周りで結合される）。
図８は、本発明のさまざまな実施形態に従う、素子（デバイス）８１０及び８２０を有しまた素子８１０が複数のダイの積層を含むＩＣパッケージ８００の部分断面図を示す。ＩＣパッケージ８００は、図８の素子８１０と構造体部分８０１、８０２及び８０３の複数の積層とを除いて、ＩＣパッケージ７００の構成要素と同様の構成要素を含む。したがって、簡単にするため、図７及び図８間で同様のものは同一の参照符号を有し、また図８の説明から省略されている。図８に示すように、素子８１０は、ｘ次元に互いに並んで配置された複数のダイの積層８６１と複数のダイの積層８６２とを含む。素子８１０は、情報をダイの積層８６１及びダイの積層８６２へまたこれらの積層から伝達するためにダイの積層８６１とダイの積層８６２とを通り抜ける複数の導電性パス８１６を含む。また、構造体部分８０１、８０２及び８０３の各積層は、ベース８９０及び素子８２０間での電気的なやり取りを与えるために前記積層を通り抜ける複数の導電性パス８４６を含む。いくつかの変形例では、積層８０３がＩＣパッケージ８００から省略されている。
図９は、本発明のさまざまな実施形態に従う、素子（デバイス）９１０及び９２０と、多層９７１及び９７２を有するインターポーザ９３０とを備えるＩＣパッケージ９００の部分断面図を示す。ＩＣパッケージ９００は、図３のＩＣパッケージ３００の構成要素と同様であるいくつかの構成要素を含む。したがって、簡単にするため、図３及び図９間で同様のものは図９の説明から省略されている。例えば、図９の導電性パス９２６及び９３６は、それぞれ、図３の導電性パス３２６及び３３６と同様である。
図９では、ＩＣパッケージ９００は、ベース９９０と素子９１０及び９２０の一方又は双方との間で信号を伝達するため、インターポーザ９３０と構造体部分９４１及び９４２とを含む構造体を用いる。図９に示すように、構造体部分９４１は素子９１０の一方の側に設置され、また、構造体部分９４２は素子９１０の他の一方の側に設置される。ＩＣパッケージ９００は、ベース９９０からインターポーザ９３０に電力信号を伝達するため、構造体部分９４１及び９４２の複数の導電性パス９４６を用いる。ベース９９０は、素子９１０及び９２０に電力信号を伝達するための複数の導電性パス９９６と、素子９１０及び９２０に又はこれらの素子からデータ信号や他の情報のような信号を伝達するための複数の導電性パス９９８とを含む。
素子９２０は、図１の素子１２０、図２の素子２２０及び図３の素子３００と同様の又は同一の機能と材料とを含む。例えば、素子９２０は、機能、例えば図１の素子１２０と同様の又は同一の論理機能を実行するように設定された構成要素を含む、電気回路９２８を含む。
素子９１０は、図１の素子１１０又は図２の素子２１０と同様の又は同一の機能と材料とを含む。図９の素子９１０は、電力信号を受け取るためにベース９９０の複数の導電性パス９９６に結合された複数の導電性のパス９１６と、データ信号、アドレス信号及び／又は制御信号のような他の信号を伝達するためにベース９９０の複数の導電性パス９９８に結合された複数の導電性のパス９１８とを含む。導電性パス９１６及び９１８のそれぞれは、ビア９１５の内部の導電性材料９１７を含む。
素子９１０は、データ信号のような信号を伝達するためにベース９９０の導電性パス９９８の１つに結合された導電性パス９１２を含む。導電性パス９１２は、ビア９１３及び９１４と、電気回路９６１の少なくとも一部とを含む。図９に示すように、ビア９１３及び９１４のそれぞれは素子９１０のダイ９１１を部分的にのみ経て伸びる。電気回路９６１は、導電性パス９１２に伝達される前記信号を処理又は制御する。
また、素子９１０は、データ信号のような信号を伝達するためにベース９９０の導電性パス９９８の１つに結合された導電性のパス９５３を含む。また、導電性パス９５３はビア９５４及び９５５と、導電性のセグメント９５６と、電気回路９６２の少なくとも一部とを含む。図９に示すように、ビア９５４及び９５５のそれぞれは、素子９１０のダイ９１１を部分的にのみ経て伸びる。導電性のセグメント９５６は、ｘ次元に沿って横方向へ、ビア９５４及び９５５に対して垂直に伸びる。電気回路９６２は、導電性パス９５３を移動する信号を処理又は制御する。
図９は、一例としてベース９９０と素子９２０との間に配置された１つのダイ９１１のみを有する素子９１０を備えるＩＣパッケージ９００を示す。しかし、素子９１０は、図３の素子３１０の多数のダイと同様にｘ次元に配列された多数のダイを含むものとすることができる。また、素子９１０は、図４の素子４１０の多数のダイと同様にｚ次元に配置された多数のダイを含むものとすることができる。図９は、一例としてＩＣ９００の構成要素内に一定数の導電性パスを示す。ＩＣ９００内の導電性のパスの数は変更することができる。
図９のインターポーザ９３０は、異なる信号を伝達するための異なる導電性パス９３６、９９８及び３９９を含む。例えば、導電性パス９３６は正電圧値（例えばＶｃｃ）を有する電力信号を素子９２０に伝達し、また、導電性パス９３９は接地電位値（例えばＶｓｓ）を有する電力信号を素子９２０に伝達する。導電性パス９３８は素子９１０及び９２０間でデータ信号又は他の種類の信号を伝達する。図９において、導電性パス９３８は導電性部分９８８及び９８９から物理的にまた電気的に分離されている。ビア９８６と導電性パス９３６の導電性部分９８７とは互いに接続されている。ビア９８９と導電性パス９３９の導電性部分９８８とは互いに接続されているが、これらは、ビア９８６と導電性パス９３６の導電性部分９８７とから物理的にまた電気的に分離されている。
図９に示すように、インターポーザ９３０のいくつかの導電性パス９３６及び９３９は、インターポーザ９３０の表面９５１から表面９５２に伸びる複数のビアを通り抜けない。例えば、いくつかの導電性パス９３６はビア９８６内においてインターポーザ９３０を部分的に通り抜け、導電部分９８７に結合されている。ビア９８６は、インターポーザ９３０の層９７１内をｘ次元に横方向へ伸びる、表面９５１から導電性部分９８７へとインターポーザ９３０を部分的にのみ経て伸びている。他の一例では、いくつかの導電性パス９３９がビア９８９内においてインターポーザ９３０を部分的に通り抜け、導電性部分９８８に結合されている。ビア９８９は、インターポーザ９３０の層９７２内をｘ次元に横方向へ伸びる、表面９５２から導電性部分９８８へとインターポーザ９３０を部分的にのみ経て伸びる。
図１ないし図９を参照して前述した装置では、異なるビアが、異なる種類の信号を伝達するために、異なる寸法、例えばｘ次元において得られた異なる断面を有する。例えば、電力信号を伝達するビアは、データ信号を伝達するビアより大きい寸法を有する。
図１０は、本発明のさまざまな実施形態に従う、ＩＣパッケージ内で信号を伝達する方法１０００を示すフローチャートである。方法１０００は、装置１００並びに図１ないし図９を参照して前述したＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００及び９００と同様の又は同一の装置及びＩＣパッケージにおいて用いられる。したがって、方法１０００で用いられる装置及び素子（デバイス）の構成要素は、装置１００と図１ないし図９を参照して前述したＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００及び９００との構成要素を含む。
方法１０００の作業１０１０は、ＩＣパッケージのベースで信号を受け取ることを含む。前記ＩＣパッケージは第１の素子と、該第１の素子及びベースと積層の状態に配列された第２の素子とを含む。前記第１の素子はこれを経る少なくとも１つの導電性パスを含む。作業１０２０は、前記積層内の構造体の複数の導電性パスを用いて前記ベースから前記第２の素子に信号の少なくとも１つのサブセットを伝達することを含む。前記構造体の少なくとも一部が前記第１の素子及び前記第２の素子の外部に配置されている。前記構造体の導電性パスの少なくとも一部が前記構造体の複数のビアを通り抜けている。前記信号のサブセットは、電力信号、データ信号、アドレス信号、クロック信号又は制御信号、あるいはこれらの信号の組み合わせを含む。これに代えて、前記信号のサブセットは電力信号のみ、例えばＶｃｃ及びＶｓｓのみとすることができる。方法１０００は、図１ないし図９を参照して前述した信号を伝達する複数の作業と同様の又は同一の他の作業を含むものとすることできる。
図１１は、本発明のさまざまな実施形態に従う積層内の複数のダイを含む複数の構成要素を配列する方法１１００を示すフローチャートである。方法１１００は、装置１００並びに図１ないし図９を参照して前述したＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００及び９００と同様又は同一である装置及びＩＣパッケージの構成要素を配列するために使用される。したがって、方法１１００で使用される前記装置及び素子（デバイス）の構成要素は、装置１１０並びに図１ないし図９を参照して前述したＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００及び９００の構成要素を含む。
方法１１００の作業１１１０は、第１の素子を第２の素子と積層をなすように配列することを含む。第１の素子は該第１の素子を通り抜ける少なくとも１つの導電性パスを含む。作業１１２０は、ベースと第１のダイ及び第２のダイの少なくとも一方との間で信号の少なくとも１つのサブセットを伝達するために積層に構造体を配列することを含む。構造体は、信号を伝達するための複数の導電性パスを含み、該導電性パスの少なくとも一部が構造体の複数のビアを通り抜けている。方法１１００は、装置１１０並びに図１ないし図９を参照して前述したＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００及び９００の構成要素の配列と同様の又は同一の方法で他の複数の構成要素を配列する。
図１２は、本発明のさまざまな実施形態に従うシステム１２００を示す。システム１２００は、メモリ素子（メモリデバイス）１２１０及びプロセッサ１２２０を有するＩＣパッケージ１２０１、メモリ素子（メモリデバイス）１２２４、画像センサ素子１２２６、メモリ・コントローラ１２３０、グラフィクス・コントローラ１２４０、入出力（Ｉ／Ｏ）コントローラ１２５０、ディスプレイ１２５２、キーボード１２５４、ポインティング・デバイス１２５６、周辺機器１２５８、送受信機１２５９、又は電源装置１２６０、又はこれらの組み合わせを含む。また、システム１２００は、システム１２００の複数の構成要素間で情報を伝達し、またこれらの構成要素の少なくともいくつかに電力を供給するためのバス１２６１を含む。さらに、システム１２００は、システムの構成要素のいくつかが取り付けられている回路基板１２０２と、情報をシステム１２００に又はシステム１２００から無線で送受信するためのアンテナ１２７０とを含む。送受信機１２５９は、アンテナ１２７０とシステム１２００の１以上の構成要素（例えば、ＩＣパッケージ１２０１及びメモリ素子１２２４の少なくとも一方）との間で情報を伝達するように動作する。
画像センサ素子１２２０は、相補型ＭＯＳ（ＣＭＯＳ）ピクセル配列を有するＣＭＯＳ画像センサ又は電荷結合素子（ＣＣＤ）ピクセル配列を有するＣＣＤ画像センサを含む。
ディスプレイ１２５２はアナログ・ディスプレイ又はデジタル・ディスプレイを含む。ディスプレイ１２５２は他の構成要素から情報を受け取る。例えば、ディスプレイ１２５２は、文字列又は画像のような情報を表示するために１以上のＩＣパッケージ１２０１、メモリ素子１２２４、画像センサ素子１２２６及びグラフィックス・コントローラ１２４０により処理された情報を受け取る。
プロセッサ１２２０は汎用プロセッサ又はＡＳＩＣを含む。プロセッサ１２２０はシングルコア・プロセッサ又はマルチコア・プロセッサを含む。プロセッサ２２０は、情報を処理するために１以上のプログラミング・コマンドを実行する。情報は、システム１２００の他の構成要素、メモリ素子１２１０又は画像センサ素子１２２６により供給される情報を含む。
プロセッサ１２２０は、ここに記載した１以上のさまざまな素子、例えば図１ないし図９を参照して前述した素子１２０、２２０、３２０、４２０、５２０、６２０、７２０、８２０又は９２０の一実施形態を含む。
メモリ素子１２１０及び１２２４のそれぞれは、揮発性メモリ素子、不揮発性メモリ素子又は双方の組み合わせを含む。例えば、メモリ素子１２２０及び１２２４のそれぞれは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子、スタティックＲＡＭ（ＳＲＡＭ）素子、フラッシュメモリ素子、相変化メモリ素子、又はこれらのメモリ素子の組み合わせを含む。
メモリ素子１２１０は、ここに記載した１以上のさまざまな素子、例えば図１ないし図９を参照して前述した素子１１０、２１０、３１０、４１０、５１０、６１０、７１０、８１０又は９１０の一実施形態を含む。図１２は、互いに物理的に分離されたメモリ素子１２２０及び１２２４を示す。しかし、メモリ素子１２２０及び１２２４は、ＩＣパッケージ１２０１に含まれる、単一のメモリ素子とすることができる。
装置（例えば、装置１００及びＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００又は９００）及びシステム（例えばシステム１２００）の説明は、種々の実施形態の構造体の一般的理解の提供を意図したものであり、ここに記載した構造体を使用する装置及びシステムの全ての構成要素及び機能の完全な記述の提供を意図したものではない。
前記した構成要素のいずれも、ソフトウエアを介したシミュレーションを含む、数多くの方法で実施することができる。したがって、前述した装置（例えば、装置１００及びＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００又は９００）及びシステム（例えばシステム１２００）は全て「複数のモジュール」（又は「モジュール」）としてここに特徴づけられる。このような複数のモジュールは、装置（例えば、装置１００及びＩＣパッケージ１０１、２００、３００、４００、５００、６００、７００、８００又は９００）及びシステム（例えばシステム１２００）の設計者に望まれるように、また、さまざまな実施形態の特定の実施に適するように、ハードウエアの電気回路、単一及び／又は多数のプロセッサ回路、メモリ回路、ソフトウエアプログラムモジュール及びオブジェクト及び／またはファームウエア、及び、これらの組み合わせを含む。例えば、このようなモジュールは、ソフトウエア電気信号シミュレーション・パッケージ、電力使用分配シミュレーション・パッケージ、キャパシタンス‐インダクタンス・シミュレーション・パッケージ、放電／放熱シミュレーション・パッケージ、信号送受信シミュレーション・パッケージ、及び／又は、さまざまな潜在的実施形態の実施を行い若しくはシミュレーションを行うのに使用されるソフトウエア及びハードウエアの組み合わせのようなシステム運用シミュレーション・パッケージに含まれる。
さまざまな実施形態の装置及びシステムは、高速コンピュータに使用されている電子回路、通信信号処理回路、シングルプロセッサ・モジュール、マルチプロセッサ・モジュール、シングル組み込みプロセッサ、マルチ組み込みプロセッサ、マルチコア・プロセッサ、データスイッチ、及び多層マルチチップ・モジュールを含む特定用途向けモジュールを含み、あるいはこれらに含まれる。さらに、このような装置及びシステムは、テレビ、携帯電話、パーソナル・コンピュータ（例えば、ラップトップ・コンピュータ、デスクトップ・コンピュータ、ハンドヘルド・コンピュータ、タブレット・コンピュータ）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ， Ａｕｄｉｏ Ｌａｙｅｒ ３）プレーヤ）、車両、医療機器（例えば、ハートモニター、血圧計等）、セットトップボックス等のようなさまざまな電子システム内のサブコンポーネントとして含まれる。
追加の装置及び方法を含む他の実施形態は、図１ないし図１１を参照して前述した。
前述の説明及び図面は本発明のいくつかの実施形態を説明し、当業者が本発明のこれらの実施形態を実施することができるようにしている。他の実施形態では、構造体的変更、論理的変更、電気的変更、工程的変更及び他の変更を組み入れている。図面においては、類似の機能又は類似の符号がいくつかの図を通して実質的に同様の機能を説明している。実施例は、単に、典型的な予想される変形である。ある実施形態の一部及び機能は、他の実施形態の一部及び機能に含まれ、あるいは代替される。その他の多数の実施形態は、当業者には、前述した説明を読みまた理解することにより明らかとなろう。
要約は、読み手が技術的開示の本質及び要点を迅速に確認することができる概要を求める米国特許法施行規則§１．７２に準拠している。要約は、特許請求の範囲を解釈し又は限定するように使用してはならないという理解のもとに提出されている。

Claims (40)

  1. 装置であって、
    複数の信号を受け取るように構成されたベースと、
    第１のダイであって、該第１のダイは、該第１のダイを少なくとも部分的に通る導電性パスを含み、該第１のダイは前記装置のデバイス内に含まれており、該デバイスは、ダイの第１の積層と、ダイの第２の積層とを含み、該ダイの第１および第２の積層は互いに並んで配列されており、前記第１のダイは、前記ダイの第１および第２の積層のうちの一方に含まれている、第１のダイと、
    前記第１のダイ及び前記ベースと共に積層をなすように配列された第２のダイと、
    前記積層内であって且つ前記第１及び第２のダイのうちの少なくとも一方の外部に設置され、且つ、前記ベースと前記第１及び第２のダイのうちの少なくとも一方との間で前記信号の少なくとも１つのサブセットを伝達するように構成された構造体と、
    を含む装置。
  2. 前記第１のダイは前記ベースと前記第２のダイとの間に設置され、前記構造体は第１の構造体部分と第２の構造体部分とを含み、前記第１の構造体部分は前記ベースと前記第２のダイとの間であって且つ前記第１のダイの第１の側に設置され、また、前記第２の構造体部分は前記ベースと前記第２のダイとの間であって且つ前記第１のダイの第２の側に設置されている、請求項１に記載の装置。
  3. 前記構造体は、前記第１のダイと前記第２のダイとの間に設置されたインターポーザを含み、前記インターポーザは前記第１のダイと前記第２のダイとに結合された導電性パスを含む、請求項１に記載の装置。
  4. 前記構造体は、前記第２のダイに結合された導電性パスを有する一部分を含み、前記第１のダイ及び前記第２のダイは前記ベースと前記一部分との間に設置されている、請求項１に記載の装置。
  5. 前記ベースは、有機材料を有する基板と、該有機材料を通る導電性パスとを含む、請求項１に記載の装置。
  6. 前記ベースは、信号のフィルタリングを行うための回路要素を含む、請求項１に記載の装置。
  7. 信号を受け取るように構成されたベースと、
    第１のデバイスであって、該第１のデバイスは、該第１のデバイスを少なくとも部分的に通る第１の導電性パスを含み、該第１のデバイスは、ダイの第１の積層と、ダイの第２の積層とを含み、該ダイの第１および第２の積層は互いに並んで配列されている、第１のデバイスと、
    第２のデバイスと、
    前記ベース、前記第１のデバイス、及び前記第２のデバイスと共に積層をなすように設置されたインターポーザと、
    を含み、
    前記インターポーザは、前記第１及び第２のデバイス間に設置され、かつ、前記信号の少なくとも１つのサブセットを前記第１及び第２のデバイスのうちの一方に伝達するように構成され、
    前記インターポーザは、第１の表面と、該第１の表面に相対する第２の表面と、前記第１の表面に設置されかつ前記第１のデバイスに結合された第１の導電性接点と、前記第２の表面に設置されかつ前記第２のデバイスに結合された第２の導電性接点と、前記第１の導電性接点を前記第２の導電性接点に結合する第２の導電性パスとを含む、装置。
  8. 第１の構造体部分と第２の構造体部分とをさらに含み、前記第１の構造体部分は、前記第１のデバイスの第１の側に設置され、かつ、前記ベースと前記インターポーザとに結合された導電性パスを含み、前記第２の構造体部分は、前記第１のデバイスの第２の側に設置され、かつ、前記ベースと前記インターポーザとに結合された導電性パスを含む、請求項７に記載の装置。
  9. 前記ダイの第１の積層と前記ダイの第２の積層との間に設置された第３の構造体部分をさらに含み、前記第３の構造体部分は、前記ベースと前記インターポーザとに結合された導電性パスを含む、請求項８に記載の装置。
  10. 前記第１、第２及び第３の構造体部分のうちの少なくとも１つは、前記ダイの第１及び第２の積層のうちの少なくとも一方におけるダイに組み込まれている、請求項９に記載の装置。
  11. 前記インターポーザは該インターポーザの両端間の長さを有し、前記インターポーザの前記長さは前記第１のデバイスの長さより長い、請求項７に記載の装置。
  12. 前記インターポーザは、前記第１の表面から前記第２の表面に伸びるビアを含み、前記第２の導電性パスのうちの１つの少なくとも一部が前記ビアを通って伸びる、請求項７に記載の装置。
  13. 前記インターポーザは多数の層を含み、該多数の層のそれぞれは、前記信号の異なるサブセットを伝達するために第２の導電性パスのうちの少なくとも１つに結合された少なくとも１つの導電性部分を含む、請求項７に記載の装置。
  14. 前記インターポーザは、正の値を有する第１の電力信号を伝達するために前記第２の導電性パスのうちの第１の選択された導電性パスに結合された第１の導電性部分と、接地電位を有する第２の電力信号を伝達するために前記第２の導電性パスのうちの第２の選択された導電性パスに結合された第２の導電性部分とを含み、前記第１及び第２の導電性部分のうちの少なくとも一方は前記第１及び第２の選択された導電性パスに垂直な次元に伸びる、請求項７に記載の装置。
  15. 前記第１の選択された導電性パスは、前記インターポーザを部分的にのみ通って伸びるビアを通り抜ける、請求項１４に記載の装置。
  16. 前記第２の選択された導電性パスは、前記インターポーザを部分的にのみ通って伸びる追加のビアを通り抜ける、請求項１５に記載の装置。
  17. 前記第１のデバイスは、データ信号を伝達するために前記第１の導電性パスのうちの選択された導電性パスに結合された導電性のセグメントを含み、該導電性のセグメントは前記選択された導電性パスに垂直な次元に伸びる、請求項１６に記載の装置。
  18. 信号を受け取るように構成されたベースと、
    第１のデバイスであって、該第１のデバイスは、該第１のデバイスを少なくとも部分的に通る第１の導電性パスを含み、該第１のデバイスは、ダイの第１の積層と、ダイの第２の積層とを含み、該ダイの第１および第２の積層は互いに並んで配列されている、第１のデバイスと、
    前記ベース及び前記第１のデバイスと共に積層をなすように配列された第２のデバイスであって、前記第１のデバイスが前記ベースと前記第２のデバイスとの間に設置され、前記第１のデバイスが前記第２のデバイスより短い長さを有する、第２のデバイスと、
    前記第２のデバイスに前記信号の少なくとも１つのサブセットを伝達するように構成された構造体であって、該構造体が、前記第１のデバイスの第１の側に設置された第１の構造体部分と、前記第１のデバイスの第２の側に設置された第２の構造体部分とを含み、前記第１及び第２の構造体部分のそれぞれが、第１の表面と、該第１の表面に相対する第２の表面と、前記第１の表面に設置されかつ前記ベースに結合された第１の導電性接点と、前記第２の表面に設置されかつ前記第２のデバイスに結合された第２の導電性接点と、前記第１の導電性接点を前記第２の導電性接点に結合する第２の導電性パスとを備える、構造体と、
    を含む装置。
  19. 前記第１の構造体部分は、該第１の構造体部分の第１の表面から第２の表面に伸びる第１のビアと、該第１のビアを通って伸びる前記第２の導電性パスのうちの１つの少なくとも一部とを含み、また、前記第２の構造体部分は、該第２の構造体部分の第１の表面から第２の表面に伸びる第２のビアと、該第２のビアを通って伸びる前記第２の導電性パスのうちの１つの少なくとも一部とを含む、請求項１８に記載の装置。
  20. 前記構造体の高さは前記第１のデバイスの高さに等しい、請求項１８に記載の装置。
  21. 前記構造体は、前記ダイの第１の積層と前記ダイの第２の積層との間に設置された第３の構造体部分をさらに含み、該第３の構造体部分は前記ベースと前記第２のデバイスとに結合された導電性パスを含む、請求項１８に記載の装置。
  22. 信号を受け取るように構成されたベースと、
    第１のデバイスであって、該第１のデバイスは、該第１のデバイスを少なくとも部分的に通る導電性パスを含み、該第１のデバイスは、ダイの第１の積層と、ダイの第２の積層とを含み、該ダイの第１および第２の積層は互いに並んで配列されている、第１のデバイスと、
    第１の表面、該第１の表面に相対する第２の表面、前記第１の表面に設置されかつ前記第１のデバイスに結合された第１の導電性接点、及び前記第２の表面に設置された第２の導電性接点を含む第２のデバイスと、
    前記第２のデバイスに前記信号の少なくとも１つのサブセットを伝達するように構成された導電性パスを含む構造体であって、該構造体が、前記ベース、前記第１のデバイス及び前記第２のデバイスと共に積層をなすように配列された第１の構造体部分を含み、前記第１及び第２のデバイスは前記ベースと前記第１の構造体部分との間にある、構造体と、
    を含む装置。
  23. 前記構造体は、第２の構造体部分と第３の構造体部分とをさらに含み、前記第２の構造体部分は、前記第１のデバイスの第１の側に設置され、かつ、前記ベースと前記第１の構造体部分とに結合された導電性パスを含み、前記第３の構造体部分は、前記第１のデバイスの第２の側に設置され、かつ、前記ベースと前記第１の構造体部分とに結合された導電性パスを含む、請求項２２に記載の装置。
  24. 前記第２及び第３の構造体部分のそれぞれは、第１の表面と、該第１の表面に相対する第２の表面と、前記第１の表面に設置されかつ前記ベースに結合された第３の導電性接点と、前記第２の表面に設置されかつ前記第１の構造体部分に結合された第４の導電性接点と、前記第１の導電性接点を前記第２の導電性接点に結合する第２の導電性パスとを含む、請求項２３に記載の装置。
  25. 前記ダイの第１の積層と前記ダイの第２の積層との間に設置された第４の構造体部分をさらに含み、該第４の構造体部分は、前記ベースと前記第２のデバイスとに結合された導電性パスを含む、請求項２２に記載の装置。
  26. 前記第１の構造体部分は前記第２のデバイスの長さより大きい長さを有する、請求項２２に記載の装置。
  27. プロセッサと、
    前記プロセッサと共に集積回路パッケージ内に封入されたメモリデバイスであって、該メモリデバイスはダイを含み、該ダイは、該ダイを少なくとも部分的に通る導電性パスを有し、該メモリデバイスは、ダイの第１の積層と、ダイの第２の積層とを含み、該ダイの第１および第２の積層は互いに並んで配列されている、メモリデバイスと、
    前記メモリデバイス及び前記プロセッサと共に積層をなすように配列され、かつ、信号を受け取るように構成されたベースと、
    前記積層内であって且つ前記プロセッサ及び前記メモリデバイスのうちの少なくとも一方の外部に配置され、かつ、前記ベースと前記プロセッサ及び前記メモリデバイスのうちの少なくとも一方との間で前記信号の少なくとも１つのサブセットを伝達するように構成された構造体と、
    を含むシステム。
  28. 前記メモリデバイスはダイの積層を含む、請求項２７に記載のシステム。
  29. 前記集積回路パッケージはアンテナに接続されている、請求項２７に記載のシステム。
  30. 集積回路パッケージのベースで信号を受けることであって、前記集積回路パッケージが第１のデバイスと第２のデバイスとを含み、前記第２のデバイスが前記第１のデバイス及び前記ベースと共に積層をなすように配列され、前記第１のデバイスは、前記第１のデバイスを少なくとも部分的に通る少なくとも１つの導電性パスを含み、前記第１のデバイスは、ダイの第１の積層と、ダイの第２の積層とを含み、該ダイの第１および第２の積層は互いに並んで配列されている、ことと、
    前記積層の内部にあってかつ前記第１のデバイス及び前記第２のデバイスのうちの少なくとも一方の外部にある構造体の導電性パスを用いて、前記ベースから前記第２のデバイスに前記信号の少なくとも１つのサブセットを伝達することであって、前記構造体の前記導電性パスの少なくとも一部が前記構造体のビアを通り抜ける、ことと、
    を含む方法。
  31. 前記信号の少なくとも１つを伝達することは、前記ベースから前記第２のデバイスに前記信号のうちの少なくとも１つのデータ信号を伝達することと、前記ベースから前記第２のデバイスに前記信号のうちの少なくとも１つの電力信号を伝達することと、を含む、請求項３０に記載の方法。
  32. 前記信号の少なくとも１つのサブセットを伝達することは、前記ベースから前記第２のデバイスに電力信号のみを伝達することを含む、請求項３０に記載の方法。
  33. 前記ベースから前記第１のデバイスに前記信号の追加のサブセットを伝達することと、
    前記第１のデバイスから前記第２のデバイスに前記信号の前記追加のサブセットを伝達することと、
    をさらに含む、請求項３０に記載の方法。
  34. 前記信号の前記追加のサブセットは電力信号を除外する、請求項３３に記載の方法。
  35. 前記第１のデバイスから前記第２のデバイスに前記信号の前記追加のサブセットを伝達することは、前記第１のデバイスから前記構造体の一部に前記信号の前記追加のサブセットを伝達することと、前記構造体の前記一部から前記第２のデバイスに前記信号の前記追加のサブセットを伝達することと、を含む、請求項３３に記載の方法。
  36. 前記第１のデバイスから前記第２のデバイスに前記信号の前記追加のサブセットを伝達することは、前記信号の前記追加のサブセットを、前記第１のデバイスのダイの少なくとも１つの積層の少なくとも１つのビアを通して伝達することを含む、請求項３３に記載の方法。
  37. 第１のデバイスを第２のデバイスと共に積層をなすように配列することであって、前記第１のデバイスは、前記第１のデバイスを少なくとも部分的に通る少なくとも１つの導電性パスを含み、前記第１のデバイスは、ダイの第１の積層と、ダイの第２の積層とを含み、該ダイの第１および第２の積層は互いに並んで配列されている、ことと、
    ベースと前記第１及び第２のデバイスのうちの少なくとも一方との間で信号の少なくとも１つのサブセットを伝達するよう、前記第１および第２のデバイスと共に前記積層をなすように構造体を配置することであって、前記構造体は前記信号を伝達するための導電性パスを含み、該導電性パスの少なくとも一部が前記構造体のビアを通り抜けている、ことと、
    を含む方法。
  38. 前記構造体を配置することは、前記第１及び第２のデバイス間に前記構造体の一部を配列することを含む、請求項３７に記載の方法。
  39. 前記構造体を配置することは、前記第１のデバイスの第１の側に前記構造体の第１の部分を配置することと、前記第１のデバイスの第２の側に前記構造体の第２の部分を配置することと、を含む、請求項３７に記載の方法。
  40. 前記構造体を配置することは、前記構造体の一部と前記ベースとの間に前記第１及び第２のデバイスを配置することを含む、請求項３７に記載の方法。
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