JPH02287847A

JPH02287847A - 電子機器

Info

Publication number: JPH02287847A
Application number: JP11138789A
Authority: JP
Inventors: Mutsuo Shitamae; 睦夫下前
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1989-04-28
Filing date: 1989-04-28
Publication date: 1990-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、各種プリンタ、複写機等の各種電子機器に
関し、特に常駐メモリのメモリ領域を拡張するために複
数の増設ＲＡＭを着脱可能な電子機器に関する。

〔従来の技術〕

例えばプリンタのような電子機器においては、内蔵のプ
リント基板あるいは機器の外側に複数の増設ＲＡＭを着
脱可能に取付けられるようしこ複数のコネクタ（ソケッ
ト）を備えたものがあり、常駐メモリのメモリ領域を拡
張する際にはそのコネクタにＲＡＭ素子（ＩＣ）、ＲＡ
Ｍモジュール（メモリ素子のみを配置したメモリボー１
〜）、ＲＡＭボード（メモリ素子の他に一部ロシック用
ＩＣを配置したメモリボー、ド）等の増設ＲＡＭを装着
し、アクセス時には常駐メモリの他に増設ＲＡＭのメモ
リ領域をも使用して大量のテークを記憶可能にしている
。

ところで、このような電子機器においては、複数の増設
ＲＡＭに対するメモリ管理を容易にするために、一般に
各コネクタ（増設ＲＡＭ用）に対するアドレスレンジの
割当てが固定され、それによって例えば常駐メモリから
第１のコネクタに装着された増設ＲＡＭへ、第１のコネ
クタに装着された増設ＲＡＭから第２のコネクタに装着
された増設ＲＡＭへと順次者メモリをアクセスし、その
各メモリのメモリ領域を連続的に使用可能にしている。

〔発明が解決しようとする課題〕

しかしながら、従来のこのような電子機器においては、
増設ＲＡＭを各コネクタに対する装着順序を無視して装
着し、例えば途中のコネクタ（例えば第２のコネクタ）
で増設ＲＡＭの抜けがあった場合、そのコネクタに割り
当てられたアドレスレンジに基づいて仮想の増設ＲＡＭ
　（実際には存在しない）をアクセスしようとするため
にエラーを起こすという問題がある。

さらに、その抜は以降の増設ＲＡＭ　（例えば第３コネ
クタ以降の各コネクタに装着された増設ＲＡＭ）に対し
てはアクセス不能に陥り、その各メモリ領域が無効とな
って未実装の扱いになるという不都合も生じる。

この発明は上記の点に鑑みてなされたものであり、簡単
な構成で、増設ＲＡＭの装着順序が規定されず、どこに
装着してもそのメモリ領域を常駐メモリから連続的に使
用できるようにすることを目的とする。

〔課題を解決するための手段〕この発明は上記の目的を達成するため、常駐メモリのメ
モリ領域を拡張するために複数の増設ＲＡＭを着脱可能
な電子機器において、上記増設ＲＡＭの装着状況をチェ
ックするＲＡＭ装着状況チェック手段と、該手段のチェ
ック結果から装着が確認された増設ＲＡＭに対して上記
常駐メモリから連続したアドレスレンジを割当てるアド
レスレンジ割当手段とを設けたものである。

〔作　用〕

このように構成された電子機器によれば、ＲＡＭ装着状
況チェック手段によって増設ＲＡＭの装着状況がチェッ
クされ、それによってアドレスレンジ割当手段が装着が
確認された増設ＲＡＭに対して上記常駐メモリから連続
したアドレスレンジを割当てるので、増設ＲＡＭの装着
位置が誤っていても常駐メモリからのメモリ領域を連続
的に使用できる。

〔実　施　例〕

以下、この発明の実施例を添付図面に基づいて一具体的に説明する。

第１図は、この発明の第１実施例を示す制御回路図であ
る。

この制御回路は、電子機器である例えばレーザプリンタ
内のコントローラボードに設けられ、マイクロコンピュ
ータ（以下ｒｃＰＵＪ　と略称する）１と、メモリコン
トローラ２と、マルチプレクサ（ＭＵＸ）３と、複数の
コネクタ４〜７に装着された増設ＲＡＭとしてのＲＡＭ
ボード８〜１１から構成され、それらの各部は第１図に
示すように複数のアドレス信号線（ＡＯ〜Ａ２２．ＲＡ
ＭＡＤＲＯ〜９を送る）、制御信号線、及びデータバス
ＤＢを通じて接続されている。

ＣＰＵ１は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、Ｉ
ｌｏ等からなり、その内部ＲＯＭあるいは外部の常駐Ｒ
ＯＭ等の制御プロクラムに従ってＩｌｏから所定タイミ
ングでアドレス信号及び制御信号を出力し、それによっ
て図示しない常駐ＲＯＭ、常駐ＲＡＭと、メモリコント
ローラ２及びＭＵＸ３を介してＲＡＭボード８〜１１を
制御し、各ＲＯＭあるいはＲＡＭをアクセスしてデータ
の読出しまたは書込みを行なう。

メモリコントローラ２は複数の論理回路（デコーダ）か
ら構成され、ＣＰＵ１からのアドレス信号Ａ２０〜Ａ２
２と、制御信号であるＣＰＵ１からのリフレッシュ要求
信号／ＲＥＦ、読出要求信号／ＲＤ、書込要求信号／Ｗ
Ｒと後述する各コネクタ４〜７からの装着判別信号Ａ−
Ｄとを随時入力し、それらの入力信号に応じてリード・
ライト入力信号／ＭＷＲ，ロー・アドレス・ストローブ
信号／ＲＡＳＯ〜５．カラム・アドレス・ストローブ信
号／ＣＡＳ、及びロー／カラム・アドレス切替信号ＡＳ
ＥＬを逐次出力する。

なお、各信号の前に付した「／」は負論理（ローアクテ
ィブ）を示し、第１図中ではオーバラインを付しである
が、明細書中では「／」を付して示すものとする。

マルチプレクサ３は、ＣＰＵ１からのアドレス信号ＡＯ
−Ａ’１９を、メモリコントローラ２からのロー／カラ
ム・アドレス切替信号ＡＳＥＬにより、」１位と下位に
１０ビツトずつに分割するものであり、ＡＳＥＬがハイ
レベル゛Ｈ′のときにはアドレス信号ＡＯ−Ａ９をラム
アドレス信号ＲＡＭＡＤＲＯ〜９として出力し、ＡＳＥ
Ｌがローレベル゛Ｌ°のときにはアドレス信号Ａ１０〜
Ａ］９をＲＡＭＡＤＲＯ〜９として出力する。

ＲＡＭボード８〜１１はいずれもＲＡ　Ｍ素子である複
数のダイナミックＲＡＭから構成され、ＲＡＭボード８
及び９はそれぞれ１メガバイｌｉＭｂｙｔｅ）　、ＲＡ
Ｍボード１０及び１１はそれぞれ２メガビツトのメモリ
容量を持っている。ただし、ＲＡＭボード１０及び１１
は制御を容易にするために内部で１メガバイ１へ単位に
分割されている。

このＲＡＭボード８〜１１は、第２図に示すように各基
板１２上に複数のダイナミックＲＡＭチップ１３を実装
し、また短絡パターン１４（ジャンパ線でもよい）を含
む多数本のプリントパターンが形成され、その短絡パタ
ーン１４の一端及び他端が挿入部（オス型コネクタ）１
５に列設された複数のピン端子のうちのピン端子１６及
び１７にそれぞれ接続されている。

次に、この実施例の作用を第６図のタイミングチャート
をも参照しながら具体的に説明する。

第１図の制御回路に電源が供給されると、コネクタ４〜
７からその各コネクタへのＲＡＭボードの装着状況（装
着されているか否か）に対応する装着判別信号Ａ−Ｄが
出力されて、メモリコントローラ２に入力される。

例えば、第１図のようにコネクタ４〜７の全てにＲＡＭ
ボードが装着されている時には、第２図に示すようにＲ
ＡＭボード８〜１１側のピン端子１６（オス型）及び１
７とコネクタ４〜７側のピン端子１７（メス型）及び１
８がそれぞれ嵌合してピン端子１８と１９間が短絡状態
になり、電源電圧Ｖｃｃからそれぞれ抵抗Ｒ及び各ＲＡ
Ｍボード８〜１１の各短絡パターン１４を通じてグラン
ド（ＧＮＤ）に電流が流れるので、メモリコントローラ
２に入力する装着判別信号Ａ−Ｄはいずれもローレベル
゛Ｌ°になる。

一方、例えばコネクタ５のみにＲＡＭボー１−が装着さ
れていない時には、そのコネクタ５のピン端子１８と１
９間は解放状態になっているので、装着判別信号Ｂは電
源電圧Ｖｃｃすなわちハイレベル゛Ｈ”になっている。

この実施例では、ＲＡＭポー１く装着用に４個のコネク
タ８〜１１が設けられているので、その各コネクタにお
けるＲＡＭボードの有無によってコネクタ８〜１１から
構成される装着判別信号Ａ〜Ｄの各レベルの組み合わせ
は第４図に示すように１６通りになる。

なおここで、各コネクタ４〜７に装着されるＲＡＭボー
ド８〜１１のＲＡＭをＩＭｂｙｔｅごとに６個に区分し
て、／ＲＡＳＯ〜５によって選択的にアクティブにする
ようにしている。

ＣＰＵ１が読出しモードになり、そのＣＰ　Ｕ　１がア
ドレス信号Ａ２０−Ａ２２を出力すると共に読出要求信
号／ＲＤをローレベル゛Ｌ゛にする（この時書込要求信
号／ＷＲはハイレベル゛Ｈ′であり、この信号と／ＲＤ
とが同時にローレベル゛Ｌ′になることはない）と、メ
モリコントローラ２は第３図（イ）に示すようなタイミ
ングでロー・アドレス・ストローブ信号／ＲＡＳ○〜５
のいずれかをローレベル゛Ｌ”にする。

このとき、各装着判別信号Ａ−Ｄのうちローレベル゛Ｌ
゛になっている信号に対応するコネクタ（ＲＡＭボード
）に対して常駐メモリ（ＲＯＭ。

ＲＡＭ）から連続したアドレスレンジが割当てられるよ
うに、メモリコントローラ２がローレベル°Ｌ゛を設定
可能なロー・アドレス・ストローブ信号（／ＲＡＳ；第
４図にＡｃｔｊｖｅ　ＲＡ　Ｓ　　Ｎｏ。

を示す）を選択し、その後その選択したロー・アドレス
・ストローブ信号のうち、入力するアドレス信号Ａ２０
−Ａ２２　（各レベルの組合せによって異なる）に対応
する信号のみをローレベル゛Ｌ”にする。

なお、第４図に示すアドレスレンジ（ＡｄｄｒｅｓｓＲ
ａｎｇｅ）とは、アドレス信号Ａ２０〜Ａ２２の各レベ
ル状態においてＣＰＵ１がアドレス信号ＡＯ〜Ａ１．９
によって指定できるメモリの番地範囲をさす。

また、アドレス信号Ａ２０〜Ａ２２がいずれもＬ°の時
には、ＣＰＵ　１がアドレス信号ＡＯ〜Ａ１９によって
指定するアドレスレンジ（メモリの番地範囲）はアドレ
ス０ＯＯＯＯＯＩ（（ヘキサコード）〜０ｆｆｆｆｆ　
Ｈであり、またアドレス信号Ａ２０〜Ａ２２がそれぞれ
Ｈ”　　　”Ｌ”　　　”Ｔ、”の時には、アドレスレ
ンジはアドレス１００ＯＯＯＩ（〜１ｆｆｆｆｆＨであ
り、いずれの場合も常駐ＲＯＭあるいは常駐ＲＡＭをア
クセス可能にする。

第１図の動作に戻り、ロー・アドレス・ストローブ信号
／ＲＡＳＯ〜５のいずれかのダウンエツジ（第３図参照
）で、ＲＡＭボード（ダイナミックＲＡ’Ｍ）の図示し
ない行番号アドレスバッファに、マルチプレクサ３から
のラムアドレス信号ＲＡＭＡＤＲＯ〜９（アドレス信号
ＡＯ〜９）がローアドレスとしてラッチされる。

このとき、リード・ライト入力信号／ＭＷＲはハイレベ
ル°Ｈ°のままである。

その後、第３図（イ）に示すように上記ダウンエツジか
ら所定時間遅れて（メモリコントローラ２内の遅延回路
による）ロー／カラム・アドレス切替信号ＡＳＥＬをロ
ーレベル゛Ｌ°にし、さらに所定時間遅れてカラム・ア
ドレス・ストローブ信号／ＣＡＳもローレベル°Ｌ°に
する。

そして、その／ＣＡＳのダウンエツジで、ＲＡＭボード
の図示しない列番号アドレスバッファに、マルチプレク
サ３からのラムアドレス信号ＲＡＭＡＤＲＯ〜９（アド
レス信号Ａ１．０〜１９）がカラムアドレスとしてラッ
チされる。

ラッチされたローアドレス及びカラムアドレスは、それ
ぞれＲＡＭボードの図示しない行番号デコーダ及び列番
号デコーダでデコードされて、アドレス信号ＡＯ〜１９
の指定する特定番地のメモリ領域だけが選択され、その
メモリ内容（データ）がデータバス上に読出される。

したがって、例えば装着判別信号Ｂのみがハイレベル０
Ｈ”の時（コネクタ５のみにＲＡＭボードが存在しない
時）には、メモリコントローラ２は常駐メモリから連続
したアドレスレンジが割当てられるようにローレベル゛
Ｌ°を設定可能なロー・アドレス・ストローブ信号とし
て／ＲＡＳ１を除＜：／ＲＡＳＯ及び／ＲＡＳ２〜／Ｒ
ＡＳ５を選択するので（第４図参照）、その後ＣＰＵ１
が出力するアドレス信号Ａ２０−Ａ２２の各レベルの組
合せを第４図に示すように順次具ならせることによって
（このときリード・ライト入力信号／ＭＷＲはハイレベ
ル゛Ｈ°である）、常駐メモリから存在するＲＡＭボー
ド８，１０．１１の各メモリ領域に対する連続的なアク
セスが可能となり、アクセス先のメモリ領域上のデータ
がデータバス」二に読出される。

次に、ＣＰＵ１が書込みモードになり、そのＣＰＵ１が
アドレス信号Ａ２０〜Ａ２２を出力すると共に書込要求
信号／ＷＲをローレベル゛Ｌ′にすると、そのダウンエ
ツジで第３図（ロ）に示すようにリード・ライト入力信
号／ＭＷＲをローレベル゛Ｌ°にし、さらに所定時間経
過してロー・アドレス・ストローブ信号／ＲＡＳＯ〜５
のいずれかをローレベル°Ｌ″にする。

このとき、読出しモード時と同様に、各装着判別信号Ａ
−Ｄのうちローレベル゛Ｌ′になっている信号に対応す
るコネクタ（ＲＡＭボード）に対して常駐メモリ（ＲＯ
Ｍ、ＲＡＭ）から連続したアドレスレンジが割当てられ
るように、メモリコントローラ２がローレベル゛Ｌ”を
設定可能なロー・アドレス・ストローブ信号を第４図の
条件に従って選択し、その後その選択したロー・アドレ
ス・ストローブ信号のうち、入力するアドレス信号Ａ２
０〜Ａ２２（各レベルの組合せによって異なる）に゛対
応する信号のみをローレベル゛Ｌ“にする。

その後、やはり読出しモード時と同様な動作を行ない、
ＲＡＭボードの図示しない行番号アドレスバッファには
マルチプレクサ３からのラムアドレス信号ＲＡＭＡＤＲ
Ｏ〜９であるアドレス信号ＡＯ〜９がローアドレスとし
てラッチされ、列番号アドレスバッファにはマルチプレ
クサ３からのラムアドレス信号ＲＡＭＡＤＲＯ〜９であ
るアドレス信号ＡＩＯ〜１９がカラムアドレスとしてラ
ッチされる。

ラッチされたローアドレス及びカラムアドレスは、それ
ぞれＲＡＭボードの図示しない行番号デコーグ及び列番
号デコーダでデコードされて、アドレス信号ＡＯ〜１９
の指定する特定番地のメモリ領域だけが選択され、デー
タバス上のデータがそのメモリ領域に書き込まれる。

したがって、例えば前述の読出しモートの場合と同様に
、装着判別信号Ｂのみがハイレベル゛Ｈ°の時には、メ
モリコントローラ２は常駐メモリから連続したアドレス
レンジが割当てられるようにローレベル゛Ｌ“を設定可
能なロー・アドレス・ストローブ信号として／ＲΔＳ１
を除く／ＲＡＳＯ及び／ＲＡＳ２〜／ＲＡＳ５を選択す
るので（第４図参照）、その後ｃｐｕ１が出力するアド
レス信号Ａ２０〜Ａ２２の各レベルの組合せを第４図に
示すように順次異ならせることによって（このときリー
ド・ライト入力信号／ＭＷＲはローレベル゛Ｌ′である
）、常駐メモリから存在するＲＡＭボード８，１０．１
１の各メモリ領域に対する連続的なアクセスが可能とな
り、データバス上のデータはアクセス先のメモリ領域に
書き込まれる。

なお、この実施例においては、ＣＰＵ１からのリフレッ
シュ要求信号がローレベル°Ｌ°の時、リフレッシュア
ドレスをアドレス信号ＡＯ−Ａ］９によって提供し、ロ
ー・アドレス・ストローブ信号／ＲＡＳ○〜５を全てロ
ーレベル゛Ｌ゛にしてリフレッシュを行なうＲＡＳ・オ
ンリ・リフレッシュを行なうようにしている。

この場合、カラム・アドレス・ストローブ信号／ＣＡＳ
及びリード・ライト入力信号／ＭＷＲはハイレベル゛Ｈ
′である。

また、メモリコントローラ２にリフレッシュ周期計数タ
イマ等を内蔵し、ロー・アドレス・ストローブ信号／Ｒ
ＡＳＯ〜５及びカラム・アドレス・ストロ−ブイ小量／
ＣＡＳの制御により、各ＲＡＭボート上に搭載されたダ
イナミックＲＡＭチップ内のリフレッシュカウンタを利
用したＣＡＳ・ビフォア・ＲＡＳ・リフレッシュを行な
うこともできる。

この場合、各ＲＡＭボート」二のダイナミックＲＡＭに
対するアクセスとリフレッシュの調停をメモリコントロ
ーラ２が行なう必要がある。

第５図は、この発明の第２実施例を示す制御回路図であ
り、第１図と対応する部分には同一の符号を付しである
。

ＣＰＵ２０は、第１図に示したＣ　Ｐ　ｔＪ　ｌの前述
の処理に加えて、第６図に示す１／○ポーｌ−設定処理
を行なう。

すなわち、このルーチンは電源オンあるいはシステムリ
セットと同時にスタートシ、まず■１０ポートの設定を
行なう。

具体的には、第５図に示すコネクタ４〜７の全てのコネ
クタに増設ＲＡＭであるＲ　Ａ　Ｍボー１へ８〜１１が
装着されているものとみなし、それに応じて装着判別信
号Ａ−Ｄがいずれもローレベル゛Ｌ′になるように工／
○ポー１−の設定を行なう。

なお、ハードによりデフオル１〜状態にされてもよい。

次いで、コネクタ４〜７に対してＲＡＭボードのメモリ
領域をチェック（メモリチェック）する。

すなわち、コネクタ４から７までの全てのコネクタに対
して、ＣＰＵ２０がチェック（書込み）データとして例
えばｒ５５ＡＡ」　（ヘキサコート）の書込みとその読
出しを順次行なうと共に、その読出したデータを書込ん
だチェックデータと比較し、両者が一致すれば現在チェ
ック中のコネクタにはＲＡ、　Ｍボードが装着されてい
るものと判定し、両者が一致しなければ、すなわち読出
したデータがｒ５５ＡＡＪでなく　ｒｏｏｏ○」あるい
はｒＦＦＦＦＪならば現在チェック中のコネクタにはＲ
ＡＭボードが装着されていないものと判定する。

そして、その各判定結果（各コネクタに対応する）に基
づいて、全てＬ゛になっている装着判別信号Ａ−Ｄのう
ち、ＲＡＭボードが装着されていないと判定したコネク
タに対する装着判別信号をハイレベル°Ｈ°にするよう
に■／○ポートを再設定して、処理を終了する。

それによって、メモリコントローラ２は、各装着判別信
号Ａ−ＤのうちＬ“になっている信号に対応するコネク
タ（ＲＡＭボート）に存在するＲＡＭボードに対して、
連続したアドレスレンジが割当てられるように、Ｌ°を
設定可能なロー・アドレス・ストローブ信号を第４図の
条件に従って選択し、その後その選択したロー・アドレ
ス・ストローブ信号のうち、入力するアドレス信号Ａ２
０〜Ａ２２に対応する信号のみをＬ′にする。

なお、第５図の各部による書込みモード時及び読出しモ
ード時の動作については、第１図の各部による前述の動
作と同じなので説明を省略する。

したがって、この実施例によっても第１実施例と同様な
効果が得られる。なお、この実施例によれば、各ＲＡＭ
ボード８〜１１に第２図に示した短絡パターン１４を設
ける必要はない。

ところで、第１図及び第５図の各制御回路は、いずれも
ダイナミックＲＡＭ　（ＲＡＭボード）を使用した場合
の例であるが、この発明は第７図及び第８図に示すよう
なスタティックＲＡＭを使用した場合の制御回路にも勿
論適用できる。

そこで、スタティックＲＡＭを使用した場合について簡
単に説明する。

第７図は、この発明の第３実施例を示す制御回路図であ
る。

この制御回路は、マイクロコンピュータ（以下ｒｃＰＵ
Ｊ　と略称する）３０と、メモリコントローラ３１と、
複数のコネクタ３２〜３５に装着される増設ＲＡＭとし
てのＲＡＭボード３６〜３９から構成され、それらの各
部は第７図に示すようにアドレスバス（ＡＯ−Ａ１９の
信号線）、制御バス、データバスＤＢを通じて接続され
ている。

ｃｐｕ３０は、マイクロプロセッサ、ＲＯＭ。

ＲＡＭ、Ｉｌｏ等からなり、その内部ＲＯＭあるいは外
部の常駐ＲＯＭ等の制御プログラムに従ってＩｌｏから
所定タイミングでアドレス信号及び制御信号を出力し、
それによってメモリコントローラ３１とＲＡＭボード３
６〜３日と図示しない常駐ＲＯＭ、常駐ＲＡＭ等を制御
し、上記各ＲＯＭあるいはＲＡＭをアクセスしてデータ
の読出しまたは書込みを行なう。

メモリコントローラ３１は複数の論理回路（デコーダ）
から構成され、ｃｐｕ３０からのアドレ＝１９− ス信号Ａ１７〜Ａ１９（第１図のＡ２０〜Ａ２２に対応
する）と、制御信号であるｃｐｕ３０からの読出要求信
号／ＲＤ、書込要求信号／ＷＲと各コネクタ３２〜３５
からの装着判別信号Ａ−Ｄとを随時入力し、それらの入
力信号に応じてリード・ライト入力信号／ＭＷＲ，チッ
プ・セレクト信号／Ｃ８Ｏ〜５を逐次出力する。

ＲＡＭボード３６〜３日はいずれもＲＡＭ素子である複
数のスタティックＲＡＭから構成され、ＲＡＭボード３
６及び３７はそれぞれ１２８キロバイト（Ｋｂｙｔｅ）
　、ＲＡ　Ｍボード３８及び３９はそれぞれ２５６キロ
バイトのメモリ容量を持っている。ただし、ＲＡＭボー
ド３８及び３９は制御を容易にするために内部で１２８
キロバイト単位に分割されている。

このＲＡＭボード３６〜３９の各基板上には。

第１図に示したＲＡＭボード８〜１１と同様に第２図に
示した短絡パターン１４に相当する短絡パターンが形成
されており、ＲＡＭボードが装着されるとそのコネクタ
からの装着判別信号（Ａ−Ｄ）がＨ°からＬ°に変わる
のは第１実施例と同様である。

なお、この制御回路は各ＲＡＭボード３６〜３９をスタ
ティックＲＡＭによって構成したことにより、第１図の
制御回路よりも簡単な構成になっている。

すなわち、データの書込みあるいは読出しを行なう際の
アドレス信号ＡＯ−Ａ１６（第１図のＡＯ〜Ａ１９に対
応する）を分割して出力するためのマルチプレクサ（第
１図参照）が不要であり、また各ＲＡＭボード３６〜３
９に対するリフレッシュメントも不要である。

したがって、この制御回路全体の動作も簡単になるが、
この発明に係わる動作としては第１図のメモリコントロ
ーラ２に相当するメモリコントローラ３１が、各装着判
別信号Ａ−ＤのうちＬ゛になっている信号に対応するコ
ネクタに装着されているＲＡＭボードに対して連続した
アドレスレンジが割当てられるように、ローレベル゛Ｌ
゛を設定可能なチップ・セレクト信号／Ｃ８Ｏ〜５（第
１、第２実施例のロー・アドレス・ストローブ信号／Ｒ
Ａ　Ｓ　Ｏ〜５に相当する）を第４図の条件（Ａｃｔｉ
ｖｅ　ＲＡ　Ｓ　　Ｎｏ、　　をＡｃｔｉｖｅ　ＣＳ　
　Ｎｏ、とする）に従って選択し、その後その選択した
チップ・セレクト信号のうち、入力するアドレス化εＡ
１７〜Ａ１９に応じた信号のみをＬ′にする。

読出しモード時及び書込みモード時の動作については、
第１実施例を簡略化した程度の動作なので説明を省略す
る。

第８図は、この発明の第４実施例を示す制御回路図であ
り、第７図と対応する部分には同一の符号を付しである
。

ｃｐＵ４０は、第７図に示したｃｐｕ３０の前述の処理
に加えて、第６図に示した前述と同様なＩ１０ポート設
定処理を行なう（ここでは説明を省略する）。

なお、この実施例においても書込みモード時及び読出し
モー１（時の動作については、第１実施例を簡略化した
程度の動作なので説明を省略する。

以上、第３実施例（第７図）及び第４実施例（第８図）
によっても、第１実施例あるいは第２実施例と同様な効
果が得られる。

なお、スタティックＲＡＭよりはダイナミックＲＡＭの
方がメモリ容量光たりのコストが安価で、しかもダイナ
ミックＲＡＭはユニットセルの構成が簡単で柴積密度を
上げるのが容易なため、多くのメモリ容量を必要とする
場合はダイナミックＲＡＭを増設できる第１実施例ある
いは第２実施例を使用するのが好ましい。

また、あまり多くのメモリ容量を必要としない場合は、
周辺回路が複雑にならないスタティックＲＡＭを増設で
きる第３実施例あるいは第４実施例を使用する方がよい
。

〔発明の効果〕

以上説明したように、この発明によれば、簡単な構成で
、増設ＲＡＭが複数のコネクタのうちのどこに装着され
ていてもそのメモリ領域を常に常駐メモリから連続的に
アドレスして使用できる。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示す制御回路図、第２
図は同じくそのＲＡＭボー１くとコネクタの接続部の説
明図、第３図は第１図の制御回路におけるデータの読出し及び
書込み時の各人・出力信号の相互関係を示すタイミング
チャート、第４図は同じくその動作説明に供する説明図、第５図は
この発明の第２実施例を示す制御回路図、第６図はこの
実施例のＣＰＵ２０による■／○ポート設定処理を示す
フロー図、第７図はこの発明の第３実施例を示す制御回路図、第８
図はこの発明の第４実施例を示す制御回路図である。１．２０，３０．４０・マイクロコンピュータ２．３１
・・メモリコントローラ６・・・マルチプレクサ（ＭＵＸ）４〜７，３２〜３５・・コネクタ８〜１１・・・ＲＡＭボート（ダイナミックＲＡＭ）３
６〜３９・・ＲＡＭボー１り（スタティックＲＡ　Ｍ　
）１４・・・短絡パターン第２ＧＮＤ（イ）（ロ）ＷＲＤａｔａ　ＢｕｓＤＡＴＡＯＵＴ　　− Ｌ−一一一読ＩＬｉＬ。モド一一一一一■−−−甲４かモド一一一一一■

Claims

【特許請求の範囲】

１　常駐メモリのメモリ領域を拡張するために複数の増
設ＲＡＭを着脱可能な電子機器において、前記増設ＲＡ
Ｍの装着状況をチェックするＲＡＭ装着状況チェック手
段と、該手段のチェック結果から装着が確認された増設
ＲＡＭに対して前記常駐メモリから連続したアドレスレ
ンジを割当てるアドレスレンジ割当手段とを設けたこと
を特徴とする電子機器。