JP2010538358A - メモリデバイスのインターフェースメソッド、装置、及び、システム - Google Patents

メモリデバイスのインターフェースメソッド、装置、及び、システム Download PDF

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Abstract

装置及びシステムは、基板と、基板上に配置されたインターフェースチップと、インターフェースチップ上に配置された複数のメモリアレイを有する第１のメモリダイであって、複数のスルーウェハインターコネクト（ＴＷＩ）に接続された第１のメモリダイと、第１のメモリダイ上に配置された複数のメモリアレイを有する第２のメモリダイであって、複数のビアを含む第２のメモリダイと、を含み、複数のビアは、複数のＴＷＩが第２のメモリダイを貫通するように構成される。第２のメモリダイは、第２の複数のＴＷＩと接続されてもよい。このような方法で、インターフェースチップは、第１の複数のＴＷＩと第２の複数のＴＷＩを使用して、第１のメモリダイと第２のメモリダイを連通するために使用されてもよい。他の装置、システム、及び方法が開示される。

Description

＜関連する出願＞
この特許出願は、参照によりここに援用される２００７年８月２９日に出願された米国出願番号１１／８４７，１１３からの優先権の利益を主張する。
多くの電子デバイス、例えば、パーソナルコンピュータ、ワークステーション、コンピュータサーバ、メインフレーム、並びに、プリンタ、スキャナ、及びハードディスクドライブを含む他のコンピュータ関連機器などは、大きなデータ記憶容量を備えるメモリデバイスを使用しており、同時に、電力消費を低下させる努力がなされている。上述のデバイスでの使用に適したメモリデバイスの一種として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が挙げられる。
より大容量のＤＲＡＭへの需要は増加し続けているが、その反面、チップサイズの制限が、ＤＲＡＭデバイスの容量を抑制している。ＤＲＡＭデバイスのメモリ容量を増加させるために、半導体基板上のメモリセルのパッケージ密度が増加するように、個々のメモリセルのコンポーネントによって占められる表面領域は、着実に縮小されている。デバイス表面領域の縮小は、製造上における生産高の低下や、ＤＲＡＭデバイス内の多数のバンクを他のデバイスと接続するために使用される相互接続技術の複雑化を招きうる。
本発明のさまざまな実施形態は、以下の図面を参照して、以下で詳細に記載する。
図１は、本発明のさまざまな実施形態に係るメモリシステムのブロック図を説明する。 図２Ａは、本発明のある実施形態に係るメモリシステムの斜視図を説明する。 図２Ｂは、本発明のある実施形態に係る、図２Ａに示されるメモリシステムの断面図を説明する。 図３は、本発明のある実施形態に従ったシステムの概略図を説明する。 図４は、本発明のある実施形態に係る、図３に示されるシステムの断面図を説明する。 図５は、本発明のある実施形態に係る、図３に示されるシステムの動作方法のフローチャートを説明する。
表面領域の縮小及びその結果生じるメモリのパッケージ密度の増加は、メモリセルコンポーネントの水平方向のフィーチャサイズの縮小によって実現されうる。これは、有意に三次元のメモリコンポーネントを形成すること、つまり、通常の基板表面への広がりに加えて、基板の内部へまたは上方へ垂直に伸びるメモリセルコンポーネントを形成することによって、さまざまな実施形態で実現されうる。
図１は、本発明のさまざまな実施形態に係るメモリシステム１００のブロック図を説明する。メモリシステム１００は、１２８ビットのデータバス５０を使用して、メモリデバイス１１０、メモリデバイス１２０、メモリデバイス１３０、及び、メモリデバイス１４０に接続されたインターフェースチップ１５０を含んでいる。メモリデバイス１１０は、メモリアレイ１１０−１、メモリアレイ１１０−２、及び、メモリアレイ１１０−３を含み、各々が行と列に配列されたメモリセルを有している。同様に、メモリデバイス１２０、メモリデバイス１３０、及び、メモリデバイス１４０は、それぞれ、メモリアレイ１２０−１とメモリアレイ１２０−２とメモリアレイ１２０−３、メモリアレイ１３０−１とメモリアレイ１３０−２とメモリアレイ１３０−３、メモリアレイ１４０−１とメモリアレイ１４０−２とメモリアレイ１４０−３を含んでいる。インターフェースチップ１５０は、メモリデバイス１１０〜１４０内の選択されたメモリアドレスに対して、アドレス及びメモリコマンドを提供する。ある実施形態では、メモリデバイス１１０〜１４０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含んでいる。ある実施形態では、メモリデバイス１１０〜１４０は、それぞれ、列デコーダ１１２、列デコーダ１２２、列デコーダ１３２、列デコーダ１４２に接続される。さらに、メモリデバイス１１０〜１４０は、それぞれ、行デコーダ１１４、行デコーダ１２４、行デコーダ１３４、行デコーダ１４４に接続される。列デコーダ１１２、列デコーダ１２２、列デコーダ１３２、列デコーダ１４２、及び、行デコーダ１１４、行デコーダ１２４、行デコーダ１３４、行デコーダ１４４は、データバス５０を使用して提供されるアドレスコマンドに応答し、メモリデバイス１１０〜１４０のメモリアレイ内のメモリセルにアクセスする。インターフェースチップ１５０は、１２８ビット以外の幅のデータバスでもよいが、１２８ビットのデータバス５０に提供される信号に基づいて、メモリデバイス１１０〜１４０を制御する。ある実施形態では、インターフェースチップ１５０は、ＤＲＡＭシークエンシングを実行するように構成される。
ある実施形態では、メモリデバイス１１０〜１４０は、フラッシュメモリデバイスを含んでもよい。ある実施形態では、メモリデバイス１１０〜１４０のメモリアレイ内のメモリセルは、ＮＡＮＤフラッシュメモリ配列に配列されたフラッシュメモリセルを含んでもよい。ある実施形態では、メモリデバイス１１０〜１４０のメモリアレイ内のメモリセルは、ＮＯＲフラッシュメモリ配列に配列されたフラッシュメモリセルを含んでもよい。メモリデバイス１００が、ここで記載されるさまざまな実施形態に対してよりはっきりと焦点を合わせるために、図１から省略された他の部品を含んでもよいことを、当業者は容易に認識するだろう。
メモリデバイス１１０〜１４０に提供されるメモリコマンドは、１２８ビットのデータバス５０からのデータをメモリデバイス１１０〜１４０内のメモリセルに書き込むためのプログラミング動作、メモリデバイス１１０〜１４０内のメモリセルからデータを読み取るための読取動作、及び、メモリデバイス１１０〜１４０内のメモリセルのすべてまたは一部からデータを消去する消去動作を含む。
図２Ａは、本発明のある実施形態に従ったメモリシステム２００の斜視図を説明する。メモリシステム２００は、図１のメモリシステム１００と同様または同一であってもよいが、半田ボール２４４のマトリックスを有する基板２４２と、インターフェースチップ１５０と、第１のメモリアレイ２０２と、第２のメモリアレイ２０４と、第３のメモリアレイ２０６と、第４のメモリアレイ２０８と、を含んでいる。ある実施形態では、第１のメモリアレイ２０２は、第２のメモリアレイ２０４上に配置され、第２のメモリアレイ２０４は、インターフェースチップ１５０上に配置される。ある実施形態では、第３のメモリアレイ２０６は、第４のメモリアレイ２０８上に配置され、第４のメモリアレイ２０８は、インターフェースチップ１５０上に配置される。第１のメモリアレイ２０２は、スルーウェハインターコネクト（ＴＷＩ）２２１に接続され、順次、インターフェースチップ１５０に接続される。ある実施形態では、ＴＷＩ２２１は、第２のメモリアレイ２０４内のビア群２２２を貫通して、インターフェースチップ１５０と接続する。ある実施形態では、ＴＷＩ２２１は、インターフェースチップ１５０内のビア群２２３を貫通して、基板２４２内のデバイスに接続する。ある実施形態では、第２のメモリアレイ２０４は、接続ピン２２６を使用してインターフェースチップ１５０に接続される。ある実施形態では、接続ピン２３０は、メモリアレイ２０８をインターフェースチップ１５０に連通し、ＴＷＩ２２５は、メモリアレイ２０６をインターフェース１５０に連通する。ある実施形態では、接続ピン２３２は、インターフェースチップ１５０と基板２４２内に埋め込まれた他のデバイスの間の通信を可能にする。ある実施形態では、基板２４２は、インターフェースチップ１５０に連通された回路を有する回路基板を含んでもよい。
図２Ｂは、本発明のある実施形態に従った図２Ａに示されるメモリシステム２００の断面図を説明する。メモリシステム２００は、半田ボール２４４のマトリックスを有する基板２４２と、インターフェースチップ１５０と、第１のメモリアレイ２０２と、第２のメモリアレイ２０４と、第３のメモリアレイ２０６と、第４のメモリアレイ２０８と、を含んでいる。ある実施形態では、メモリシステム２００は、第２のメモリアレイ２０４内にビア２１０、ビア２１１、ビア２１２、及び、ビア２１３を含んでいて、ＴＷＩ２１８、ＴＷＩ２１９、ＴＷＩ２２０、及び、ＴＷＩ２２１が、第２のメモリアレイ２０４を貫通し、第１のメモリアレイ２０２とインターフェースチップ１５０の間に接続を提供することを可能にしている。ある実施形態では、ＴＷＩ２１８、ＴＷＩ２１９、ＴＷＩ２２０、及び、ＴＷＩ２２１は、第２のメモリダイを含む平面に対して垂直な方向（すなわち、図２Ａに示されるｚ方向）に伸びている。ある実施形態では、ＴＷＩ２１８、ＴＷＩ２１９、ＴＷＩ２２０、及び、ＴＷＩ２２１は、第２のメモリダイを貫通して、第１のメモリダイをインターフェースチップ１５０に接続する。ある実施形態では、メモリシステム２００は、第４のメモリアレイ２０８内にビア２１４、ビア２１５、ビア２１６、及び、ビア２１７を含んでいて、ＴＷＩ２２２、ＴＷＩ２２３、ＴＷＩ２２４、及び、ＴＷＩ２２５が、第４のメモリアレイ２０８を貫通し、第３のメモリアレイ２０６とインターフェースチップ１５０の間に接続を提供することを可能にしている。ある実施形態では、接続ピン２２６、接続ピン２２７、接続ピン２２８、及び、接続ピン２２９は、第２のメモリアレイ２０４とインターフェースチップ１５０の間の通信を提供する。ある実施形態では、接続ピン２３０、接続ピン２３１、接続ピン２３２、及び接続ピン２３３は、第４のメモリアレイ２０８とインターフェースチップ１５０の間の通信を提供する。ある実施形態では、接続ピン２３２は、インターフェースチップと基板２４２内に埋め込まれた他のデバイスとの間の通信を可能にする。ある実施形態では、基板２４２は、インターフェースチップ１５０に連通される回路を有する回路基板を含んでもよい。ある実施形態では、基板２４２は、集積回路パッケージを含んでいる。図３は、本発明のある実施形態に係るシステム３００の概略図を説明する。システム３００は、プロセッシングユニット３６０と、インターフェースチップ１５０と、メモリダイ３１０及びメモリダイ３２０と、を含んでいる。インターフェースチップ１５０は、マルチプレクサ／デマルチプレクサ回路３５０と、ＤＲＡＭコントローラ３３０と、フラッシュコントローラ３４０と、を含んでいる。ある実施形態では、メモリダイ３１０は、ＤＲＡＭアレイ３１０−１、ＤＲＡＭアレイ３１０−２、ＤＲＡＭアレイ３１０−３、及び、ＤＲＡＭアレイ３１０−４を含んでいる。ある実施形態では、メモリダイ３２０は、フラッシュアレイ３２０−１、フラッシュアレイ３２０−２、フラッシュアレイ３２０−３、及び、フラッシュアレイ３２０−４を含んでいる。ある実施形態では、ＤＲＡＭコントローラ３３０は、ＴＷＩ３３５を使用して、ＤＲＡＭアレイ３１０−１、ＤＲＡＭアレイ３１０−２、ＤＲＡＭアレイ３１０−３、及び、ＤＲＡＭアレイ３１０−４の各々に接続される。ある実施形態では、フラッシュコントローラ３４０は、ＴＷＩ３４５を使用して、フラッシュアレイ３２０−１、フラッシュアレイ３２０−２、フラッシュアレイ３２０−３、及び、フラッシュアレイ３２０−４の各々に接続される。スルーウェハインターコネクト３３５及びスルーウェハインターコネクト３４５は、メモリダイ３１０及びメモリダイ３２０内でｚ方向（垂直）に伸びるビアを貫通する。
ある実施形態では、インターフェースチップ１５０は、リフレッシュスキームが動作するように構成され、メモリダイ３２０内で使用されるＤＲＡＭの種類に基づいて、エラー率を制御する。ある実施形態では、インターフェースチップ１５０は、リフレッシュスキームが動作するように構成され、メモリダイ３１０及びメモリダイ３２０の信号特性に基づいて、エラー率を制御する。ある実施形態では、インターフェースチップ１５０は、メモリダイ３２０内に含まれる複数のメモリアレイで不良セル回復スキームが動作するように構成される。ある実施形態では、インターフェースチップ１５０は、その上に配置されたメモリダイの種類に基づいて動作するようにプログラムされて、且つ、構成されている。ある実施形態では、インターフェースチップ１５０は、複数のメモリアレイ２０２、メモリアレイ２０４、メモリアレイ２０６、及びメモリアレイ２０８で、不良セル回復スキームが動作するように構成される。ある実施形態では、インターフェースチップ１５０は、メモリダイ３２０のテストまたは診断解析に使用されるテストパターン信号を発生させるように構成されたパターン発生器を含んでいる。
システム３００はまた、例えば、回路基板などの基板２４２（図２Ａを参照）を含み、その上に、システム３００のいくつかのコンポーネントが配置されてもよい。基板２４２は、電源（図示しない）に接続された端子２４４を含んで、メモリデバイス３１０及びメモリデバイス３２０を含むシステム３００のコンポーネントに電力または電圧を提供してもよい。電源は、交流電流‐直流電流（ACからDC）変換回路、バッテリー、及び、その他を備えていてもよい。メモリデバイス１１０〜１４０は、揮発性メモリデバイス、不揮発性メモリデバイス、または、両方の組み合わせを含んでもよい。例えば、メモリデバイス１１０は、ＤＲＡＭデバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、または、これらのメモリデバイスの組み合わせを含んでもよい。ある実施形態では、インターフェースチップ１５０は、有線通信または無線通信のための通信モジュールを含んでもよい。ある実施形態では、システム３００のコンポーネントの数が異なってもよい。
プロセッシングユニット３６０は、バス５０を介して他のコンポーネントとやり取りするデータを処理する。プロセッシングユニット３６０は、汎用プロセッサ、または、特定用途向け集積回路（ＡＳＩＣ）を含んでもよい。プロセッシングユニット３６０は、シングルコアプロセッシングユニット、または、マルチコアプロセッシングユニットを含んでもよい。
ある実施形態では、メモリデバイス３１０及びメモリデバイス３２０は、図１、図２Ａ、及び、図２Ｂを参照して上述されたメモリデバイスの一つ以上の実施形態を含んでもよい。
ある実施形態では、システム３００の動作方法は、プロセッサ３６０と、マルチプレクサ／デマルチプレクサ３５０、メモリコントローラ３３０、及び、メモリコントローラ３４０を含むインターフェースチップ１５０との間で、データを送受信する工程を含んでいる。その方法はまた、スルーウェハインターコネクト３３５、スルーウェハインターコネクト３４５を使用して、インターフェースチップ１５０から多数のメモリダイ３１０、メモリダイ３２０へ、上述のデータを送受信する工程を含んでいて、スルーウェハインターコネクト３３５、スルーウェハインターコネクト３４５は、メモリデバイス３１０、メモリデバイス３２０内でｚ方向に形成されたビアを貫通している。その方法はまた、メモリダイ３１０、メモリダイ３２０に上述のデータを記憶する工程を含み、メモリダイ３１０、メモリダイ３２０の各々は、それぞれ、多数のメモリアレイ３１０−１とメモリアレイ３１０−２とメモリアレイ３１０−３、多数のメモリアレイ３２０−１とメモリアレイ３２０−２とメモリアレイ３２０−３を含んでいる。ある実施形態では、その方法は、ＤＲＡＭアレイ３１０内にデータを記憶する工程を含んでいる。ある実施形態では、その方法は、ＮＡＮＤフラッシュアレイ３２０にデータを記憶する工程を含んでいる。ある実施形態では、その方法は、ＮＯＲフラッシュアレイ３２０にデータを記憶する工程を含んでいる。
システム３００は、コンピュータ（例えば、デスクトップ、ラップトップ、ハンドヘルドデバイス、サーバ、Ｗｅｂアプライアンス、ルータなど）、無線通信デバイス（例えば、セル式電話、コードレスフォン、ポケットベル、携帯情報端末（ＰＤＡ）など）、コンピュータ関連の周辺機器（例えば、プリンタ、スキャナ、モニタなど）、娯楽機器（例えば、テレビ、ラジオ、ステレオ、テーププレーヤ、コンパクトディスクプレーヤ、ＤＶＤプレーヤ、ビデオカセットレコーダ、ＤＶＤレコーダ、ビデオカメラ、デジタルカメラ、ＭＰ３（Motion Picture Experts Group, Audio Layer 3）プレーヤ、ビデオゲーム、時計など）などに含まれてもよい。
図４は、本発明のある実施形態に係る、図３に示されるシステムと同様のシステム４００の断面図を説明する。システム４００は、その内部に埋め込まれたインターフェースチップ１５０を有する基板（パッケージと呼ばれることもある）４０２と、半田ボール４０８のマトリックスを使用して基板４０２に取り付けられるプロセッサ４０６と、メモリアレイ４１０−１、メモリアレイ４１０−２、メモリアレイ４１０−３をインターフェースチップ１５０に接続するＴＷＩ４１２−１、ＴＷＩ４１２−２を備えたメモリアレイ４１０−１、メモリアレイ４１０−２、メモリアレイ４１０−３とを含むメモリデバイス４１０と、を含んでいる。ある実施形態では、インターフェースチップ１５０は、プロセッサ４０６上に配置され、メモリデバイス４１０は、インターフェースチップ１５０上に配置される。ある実施形態では、パッケージ４０２は、回路基板４０３を含んでもよく、インターフェースチップ１５０は、回路基板４０３上に配置され、メモリデバイス４１０は、インターフェースチップ１５０上に配置される。
ある実施形態では、基板４０２は、システム４００を他のデバイスを有する回路基板上に備え付け可能にする半田ボール４０４のマトリックスに取り付けられる。ある実施形態では、メモリデバイス４１０は、メモリデバイス４１０を基板４０２に連通するために使用される半田ボール４１４のマトリックスに取り付けられている。
ある実施形態では、インターフェースチップ１５０は、相互接続デバイス及びＩ／Ｏドライバの機能を果たす。ある実施形態では、インターフェースチップ１５０は、ＤＲＡＭダイス内に存在する従来の機能ブロック、例えば、Ｉ／Ｏパッド、遅延ロックループ（ＤＬＬ）回路、及び、読み書きポインタとストレージと制御論理とを提供する先入れ先出し（ＦＩＦＯ）回路など、を含んでいる。当業者にとって既知であるこれらの機能ブロックを、ＤＲＡＭダイスからインターフェースチップ１５０へ移すことで、ＤＲＡＭダイスの記憶領域を増加させることができる。
ある実施形態では、インターフェースチップ１５０は、例えば、図４に示されるＴＷＩなどの独立したインターコネクトで、３２の異なるメモリバンク（各々がいくつかのメモリアレイを有している。他のバンク数であってもよい。）に接続される。ある実施形態では、インターフェースチップ１５０は、エンドユーザの用途に基づいて異なる種類の相互接続を提供するように構成されたＴＷＩ群に接続される。ある実施形態では、ＴＷＩは、独立したＤＲＡＭダイスのグループとインターフェースチップ１５０の間に接続性を提供するように構成されてもよい。
ある実施形態では、インターフェースチップ１５０は、インターフェースチップ１５０とＤＲＡＭダイスの間でテストパターン信号を送信および受信して、各インターコネクトの最適なタイミングレベルを算出するように構成される。ある実施形態では、インターフェースチップ１５０は、外部システム相互接続を可能にする任意の数（例えば、８、１６、３２、６４、１２８など）のＩ／Ｏパッドを有してもよい。ある実施形態では、テストパターン信号は、インターフェースチップ１５０のＩ／Ｏ端子とＤＲＡＭダイスの間で送受信されて、学習アルゴリズムが、各入力／出力接続の最適なタイミングを算出するために実行される。
ある実施形態では、インターフェースチップ１５０は、システム４００内の電源管理を実行するように構成されて、インターフェースチップ１５０は、インターフェースチップ１５０とメモリデバイス４１０の間の通信でのエラービットの発生を防止するために十分な電圧で動作される。
ある実施形態では、インターフェースチップ１５０は、メモリデバイス４１０と基板４０２上に配置されたプロセッサ４０６の間でのデータ通信中にエラー検出及び／又はエラー訂正を実行するように構成される。ある実施形態では、インターフェースチップ１５０は、エラービットがその電圧では生じないように予め決定されたある電圧で動作することによって、システム４００の電源管理を実行するように構成される。
ある実施形態では、インターフェースチップ１５０は、診断及びビルトインセルフテスト（ＢＩＳＴ）モジュール１５２を含んでいる。ある実施形態では、ＢＩＳＴモジュールは、インターフェースチップ１５０とメモリデバイス４１０の間に接続されているメンテナンスバス１５４に接続される。ある実施形態では、ＢＩＳＴモジュールは、メンテナンスバス１５４を通じてメモリデバイス４１０へ、ユーザから受信したコマンド信号及びデータを送るように構成される。ある実施形態では、メンテナンスバス１５４はまた、診断テストの結果を受信するために使用される。ある実施形態では、診断及びＢＩＳＴモジュール１５２は、制御信号を発生させ、ユーザに供給されたコマンド及びデータ信号を転送して、ユーザのコマンドを実行する。例えば、診断及びＢＩＳＴモジュール１５２は、ユーザのコマンド及びデータに従って、パターン発生器のプログラムまたはハードウェアモジュールを起動させて、テストパターンを発生させ始めてもよく、また、ユーザに提供されたメモリコマンドを、メモリデバイス４１０の診断動作を実行するためにメモリデバイス４１０に適用されることになる制御信号に変換するためのシーケンサ１５６へ転送してもよい。
図５は、本発明のある実施形態に係る、図３に示されるシステムの動作方法５００のフローチャートを説明する。５０２において、方法５００は、プロセッサと、マルチプレクサ、デマルチプレクサ、及びメモリコントローラを含むインターフェースチップとの間で、データを送受信する工程を含んでいる。５０４において、方法５００は、メモリダイ内に形成された複数のビアを貫通する複数のスルーウェハインターコネクト（ＴＷＩ）を使用して、インターフェースチップから複数のメモリダイにデータを送受信する工程を含んでいる。５０６において、方法５００は、複数のメモリダイにデータを記憶する工程を含んでいて、複数のメモリダイの各々は、複数のメモリアレイを含んでいる。ある実施形態では、５０６において、その方法は、ＤＲＡＭアレイにデータを記憶する工程を含んでいる。ある実施形態では、５０６において、その方法は、ＮＡＮＤフラッシュアレイにデータを記憶する工程を含んでいる。ある実施形態では、５０６において、その方法は、ＮＯＲフラッシュアレイにデータを記憶する工程を含んでいる。
ここで開示される装置、システム、及び方法は、従来の設計に比べて高密度のメモリアレイを実現することに加えて、メモリアレイへのアクセス時における加速化及び向上したスループットを可能にする。ある実施形態では、その結果として、ＤＲＡＭダイのサイズもまた、縮小される。さらに、スルーウェハインターコネクトの使用は、より多数のインターコネクトがより短い距離を横断し、その結果として、インターコネクトによって確立された各接続の速度が向上することを可能にする。さらに、ここで開示された装置、システム、及び、方法は、改善されたパッケージ密度を有する設計で、削減された待ち時間でより大きなバンド幅を処理することができるメモリアレイに接続されたプロセッサを提供する。
この一部を形成する添付の図面は、限定ためではなく説明のために、本主題を実施し得る具体的な実施形態を示している。説明された実施形態は、当業者がここで開示された教示を実施できるように、十分に詳細に記載されている。他の実施形態が使用されたり派生したりしてもよく、その結果、構造的及び論理的置換及び変更が、この開示の範囲から逸脱しない範囲でなされてもよい。従って、この「発明を実施するための形態」は、限定する意図としてみなされるべきではなく、さまざまな実施形態の範囲は、添付された請求項、及び、権利が付与されるそのような請求項と均等な全範囲によってのみ、定義される。
本発明の主題の各実施形態は、この中において、単に便宜上“発明”という用語によって、個別的にも集合的にも参照されうるが、現に一つ以上が開示されている場合でも、この出願の範囲を自発的に任意の単一の発明または発明思想に制限する意図はない。従って、具体的な実施形態がここで図示されて説明されているが、同じ目的を達成するために計算された任意の構成は、示された具体的な実施形態を代替し得る。この開示は、さまざまな実施形態の任意の及びすべての翻案または変形を含むことを意図している。上述の実施形態及びここでは特に記載されていない他の実施形態の組み合わせは、上述の記載を精査することによって、当業者に明らかであろう。
本開示の「要約」は、読者がこの技術的開示の本質を迅速に確認することができる要約を要求する、米国特許法施行規則１．７２（ｂ）へ適合するために提供される。要約は、請求項の範囲または意味を解釈または制限するために使用されないという理解の下に提出される。上述の「発明を実施するための形態」において、さまざまなフィーチャがこの開示を簡素化する目的で単一の実施形態でまとめられている。この開示の方法は、各請求項に明示的に挙げられているよりも多くのフィーチャを要求するものであると解釈されるべきではない。むしろ、発明の主題は、単一の開示された実施形態のすべてのフィーチャよりも少ないものとして理解されてもよい。従って、以下の請求項は、これによって、自立した各請求項を独立した実施形態として、「発明を実施するための形態」に援用される。
＜結論＞
方法、装置、及び、システムは、所定の水平空間内でのメモリ容量を増加させるメモリデバイス接続方法を開示した。さまざまな実施形態は、基板と、基板上に配置されたインターフェースチップと、インターフェースチップ上に配置された複数のメモリアレイを有する第１のメモリダイを含み、第１のメモリダイは、複数のスルーウェハインターコネクト（ＴＷＩ）と接続されている。さまざまな実施形態は、第１のメモリダイ上に配置された複数のメモリアレイを有する第２のメモリダイであって、複数のビアを含む第２のメモリダイを含んでいて、その複数のビアは、複数のＴＷＩが第２のメモリダイを貫通するように構成されている。同様に、第２のメモリダイは、第２の複数のＴＷＩと接続されてもよく、インターフェースチップは、第１のメモリダイと第２のメモリダイを、第１の複数のＴＷＩと第２の複数のＴＷＩを使用して、連通するために使用されてもよい。
一つ以上の実施形態は、メモリデバイスの相互接続のための改善された仕組みを提供する。さらに、ここで開示されたさまざまな実施形態は、メモリデバイス内のいくつかのメモリアレイの密度を改善することができ、その結果、メモリデバイスのサイズを縮小することができる。

Claims (33)

  1. 基板と、
    前記基板上に配置されたインターフェースチップと、
    前記インターフェースチップ上に配置された、少なくとも一つのメモリアレイを有する第１のメモリダイであって、複数のスルーウェハインターコネクト（ＴＷＩ）と接続された前記第１のメモリダイと、
    前記第１のメモリダイ上に配置された、少なくとも一つのメモリアレイを有する第２のメモリダイであって、複数のビアを含む前記第２のメモリダイと、を含み、
    前記複数のビアは、前記複数のＴＷＩが前記第２のメモリダイを貫通することができるように構成されて、前記第２のメモリダイは第２の複数のＴＷＩと接続されていて、
    前記インターフェースチップは、前記第１のメモリダイ及び前記第２のメモリダイを、前記第１の複数のＴＷＩ及び前記第２の複数のＴＷＩを使用して、連通する
    ことを特徴とする装置。
  2. 請求項１に記載の装置において、
    前記インターフェースチップは、アドレス及びコマンドデータを提供して、前記第１のメモリダイ及び前記第２のメモリダイ内のメモリセルにアクセスするように構成される
    ことを特徴とする装置。
  3. 請求項１に記載の装置において、
    前記少なくとも一つのメモリアレイは、ＤＲＡＭアレイを含む
    ことを特徴とする装置。
  4. 請求項３に記載の装置において、
    前記インターフェースチップは、前記ＤＲＡＭアレイのシークエンシングを実行するように構成される
    ことを特徴とする装置。
  5. 請求項１に記載の装置において、
    前記インターフェースチップは、前記装置の電源管理を実行するように構成され、
    前記インターフェースチップは、エラービットの発生を防止するのに十分な電圧で動作される
    ことを特徴とする装置。
  6. 請求項１に記載の装置において、
    前記インターフェースチップは、入力／出力ドライバ回路を含む
    ことを特徴とする装置。
  7. 請求項３に記載の装置において、
    前記インターフェースチップは、リフレッシュスキームを動作させて、前記第１のメモリダイ及び前記第２のメモリダイ内で使用されるＤＲＡＭアレイの種類に基づいてエラー率を制御するように構成される
    ことを特徴とする装置。
  8. 請求項１に記載の装置において、
    前記インターフェースチップは、リフレッシュスキームを動作させて、前記第１のメモリダイ及び前記第２のメモリダイの信号特性に基づいてエラー率を制御するように構成される
    ことを特徴とする装置。
  9. 請求項１に記載の装置において、
    前記インターフェースチップは、その上に配置された前記第１のメモリダイ及び前記第２のメモリダイの種類に基づいて動作するように、プログラム可能であり、且つ、構成される
    ことを特徴とする装置。
  10. 請求項１に記載の装置において、
    前記インターフェースチップは、前記少なくとも一つのメモリアレイに対して、不良セル回復スキームを動作させるように、構成される
    ことを特徴とする装置。
  11. 請求項２に記載の装置において、
    前記インターフェースチップは、前記第１のメモリダイ及び前記第２のメモリダイと、前記基板上に配置されたプロセッサとの間でのデータ通信中に、エラーチェック及び訂正（ＥＣＣ）を実行するように、構成される
    ことを特徴とする装置。
  12. 請求項１に記載の装置において、
    前記インターフェースチップは、さらに、診断及びビルトインセルフテスト（ＢＩＳＴ）モジュールを含む
    ことを特徴とする装置。
  13. 請求項３に記載の装置において、
    前記インターフェースチップは、さらに、前記装置のテスト及び診断解析のために使用されるテストパターン信号を発生させるように構成されたパターン発生器を含む
    ことを特徴とする装置。
  14. 請求項１３に記載の装置において、
    前記テストパターン信号は、前記インターフェースチップのＩ／Ｏ端子と前記ＤＲＡＭアレイのＩ／Ｏ端子の間で送受信され、
    学習アルゴリズムは、各入力／出力接続のための最適なタイミングを算出するために実行される
    ことを特徴とする装置。
  15. 請求項１に記載の装置において、
    前記少なくとも一つのメモリアレイは、ＮＡＮＤフラッシュメモリアレイを含む
    ことを特徴とする装置。
  16. 請求項１に記載の装置において、
    前記少なくとも一つのメモリアレイは、ＮＯＲフラッシュメモリアレイを含む
    ことを特徴とする装置。
  17. 請求項１に記載の装置において、
    前記第１の複数のＴＷＩ及び前記第２の複数のＴＷＩは、前記第１メモリダイを前記インターフェースチップと接続するために、前記第２のメモリダイを通って、前記第２のメモリダイを含む平面に対して垂直方向に伸びる
    ことを特徴とする装置。
  18. 請求項１１に記載の装置において、
    前記インターフェースチップは、前記プロセッサ上に配置され、
    前記プロセッサは、前記基板上に配置されたマルチコアプロセッサを含む
    ことを特徴とする装置。
  19. 請求項１に記載の装置において、
    前記第１のＴＷＩ及び前記第２のＴＷＩは、データバスの少なくとも一部を形成し、
    前記データバスは、前記第１のメモリダイ及び前記第２のメモリダイ内の前記メモリアレイと、前記インターフェースチップと、を接続する
    ことを特徴とする装置。
  20. 請求項１に記載の装置において、
    前記第１のメモリダイ及び前記第２のメモリダイ内の前記複数のメモリアレイは、列デコーダと行デコーダを含む
    ことを特徴とする装置。
  21. 請求項１に記載の装置において、さらに、
    前記第２のメモリダイを前記インターフェースチップに接続するための接続ピンを含む
    ことを特徴とする装置。
  22. 複数のメモリアレイを有し、第１の複数のスルーウェハインターコネクト（ＴＷＩ）と接続される、第１のメモリダイと、
    前記第１のメモリダイがその上方に配置され、且つ、複数のメモリアレイを有する第２のメモリダイであって、前記第２のメモリダイは、第２の複数のＴＷＩに接続され、前記第１の複数のＴＷＩが前記第２のメモリダイを貫通することができるように構成された複数のビアを含む、という前記第２のメモリダイと、
    前記第１の複数のＴＷＩ及び前記第２の複数のＴＷＩを使用して前記第１のメモリダイ及び前記第２のメモリダイに接続されるインターフェースチップであって、前記第１のメモリダイ及び前記第２のメモリダイが前記インターフェースチップ上に配置される、という前記インターフェースチップと、
    前記インターフェースチップ、前記第１のメモリダイ、及び前記第２のメモリダイに連通されたプロセッシングユニットと、を含む
    ことを特徴とするシステム。
  23. 請求項２２に記載のシステムにおいて、
    前記複数のメモリアレイは、ＤＲＡＭアレイを含む
    ことを特徴とするシステム。
  24. 請求項２２に記載のシステムにおいて、
    前記複数のメモリアレイは、ＮＡＮＤフラッシュメモリアレイを含む
    ことを特徴とするシステム。
  25. 請求項２２に記載のシステムにおいて、
    前記複数のメモリアレイは、ＮＯＲフラッシュメモリアレイを含む
    ことを特徴とするシステム。
  26. 請求項２２に記載のシステムにおいて、
    前記インターフェースチップは、さらに、マルチプレクサ／デマルチプレクサ回路と、メモリコントローラとを含む
    ことを特徴とするシステム。
  27. 請求項２６に記載のシステムにおいて、
    前記メモリコントローラは、ＤＲＡＭメモリアレイを制御するように、構成される
    ことを特徴とするシステム。
  28. 請求項２６に記載のシステムにおいて、
    前記メモリコントローラは、フラッシュメモリアレイを制御するように、構成される
    ことを特徴とするシステム。
  29. 請求項２６に記載のシステムにおいて、さらに、
    前記プロセッサは、前記マルチプレクサ／デマルチプレクサ回路と接続される
    ことを特徴とするシステム。
  30. 請求項２２に記載のシステムにおいて、
    前記インターフェースチップは、さらに、有線通信及び無線通信の少なくとも一方を提供するための通信モジュールを含む
    ことを特徴とするシステム。
  31. 請求項２２に記載のシステムにおいて、
    前記インターフェースチップは、前記基板に埋め込まれる
    ことを特徴とするシステム。
  32. プロセッシングユニットと、マルチプレクサ回路及びデマルチプレクサ回路の少なくとも一つとメモリコントローラとを含むインターフェースチップとの間で、データを送信する工程及び受信する工程の少なくとも一つと、
    複数のスルーウェハインターコネクト（ＴＷＩ）を使用して、前記インターフェースチップから複数のメモリダイへ前記データを送信する工程及び受信する工程の少なくとも一つであって、前記複数のＴＷＩは前記メモリダイに形成される複数のビアを貫通する、という工程と、
    前記複数のメモリダイに前記データを記憶する工程であって、前記複数のメモリダイの各々は、少なくとも一つのメモリアレイを含む、という工程と、を含む
    ことを特徴とする方法。
  33. 請求項３２に記載の方法において、
    前記複数のメモリダイに前記データを記憶する工程は、ＤＲＡＭアレイに前記データを記憶する工程を含む
    ことを特徴とする方法。
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