KR20140100554A - 메모리 디바이스 인터페이스 방법, 장치 및 시스템 - Google Patents

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Abstract

장치 및 시스템들은 기판, 기판 위에 배치된 인터페이스 칩, 인터페이스 칩 위에 배치된 복수의 메모리 어레이들을 갖는 제1 메모리 다이를 포함할 수 있고, 제1 메모리 다이는 복수의 TWI(through wafer interconnects)에 연결되고, 제2 메모리 다이는 제1 메모리 다이 위에 배치되는 복수의 메모리 어레이들을 갖고, 제2 메모리 다이는 복수의 비아들을 포함하고, 여기에서 복수의 비아들은 복수의 TWI가 제2 메모리 다이를 통과하게 하도록 구성된다. 제2 메모리 다이는 제2 복수의 TWI에 연결될 수 있다. 이러한 방식으로, 인터페이스 칩은 제1 및 제2 복수의 TWI를 이용하여 제1 메모리 다이 및 제2 메모리 다이를 통신적으로 연결하도록 이용될 수 있다. 그외의 장치, 시스템들 및 방법들이 개시된다.

Description

메모리 디바이스 인터페이스 방법, 장치 및 시스템{MEMORY DEVICE INTERFACE METHODS, APPARATUS, AND SYSTEMS}
[관련 출원]
본 특허 출원은 본원에 참조로서 통합되는 2007년 8월 29일에 출원된 미국 특허 출원 제11/847,113호의 우선권의 이익을 주장한다.
PC들(personal computers), 워크스테이션들, 컴퓨터 서버들, 메인프레임들, 및 프린터들, 스캐너들 및 하드 디스크 드라이브들을 포함하는 그외의 컴퓨터 관련 장비와 같은, 많은 전자 디바이스들은 저전력 소모를 야기하도록 시도하면서, 큰 데이터 저장 용량을 제공하는 메모리 디바이스들을 사용한다. 전술한 디바이스들에서 이용하기에 적절한 하나의 유형의 메모리 디바이스는 DRAM(dynamic random access memory)이다.
더 큰 용량의 DRAM에 대한 요구는 계속 증가하고, 동시에 칩 크기 제한들은 DRAM 디바이스들의 용량을 제한한다. DRAM 디바이스들의 메모리 용량을 증가시키기 위해, 반도체 기판 상의 메모리 셀들의 패킹 밀도(packing density)가 증가될 수 있도록, 개별 메모리 셀들의 컴포넌트들에 의해 점유된 표면 면적이 꾸준히 감소되고 있다. 디바이스 표면 면적을 축소시키는 것은 감소된 제조 수율을 야기할 수 있을 뿐만 아니라 DRAM 디바이스들 내의 다수의 뱅크들(numerous banks)을 그외의 디바이스들과 연결하는 데에 이용되는 상호접속 기법의 복잡성을 증가시킨다.
본 발명의 다양한 실시예들은 이하의 도면들을 참고로 하여 이하에서 상세히 설명된다.
도 1은 본 발명의 다양한 실시예들에 따른, 메모리 시스템의 블록도를 나타내는 도면.
도 2A는 본 발명의 일부 실시예들에 따른, 메모리 시스템의 사시도를 나타내는 도면.
도 2B는 본 발명의 일부 실시예들에 따른, 도 2A에 도시된 메모리 시스템의 단면도를 나타내는 도면.
도 3은 본 발명의 일부 실시예들에 따른, 시스템의 개략적인 표현을 나타내는 도면.
도 4는 본 발명의 일부 실시예들에 따른, 도 3에 도시된 시스템의 단면도를 나타내는 도면.
도 5는 본 발명의 일부 실시예들에 따른, 도 3에 도시된 시스템의 동작 방법의 흐름도를 나타내는 도면.
표면 면적 감소 및 그 결과로서 일어나는 메모리들의 패킹 밀도의 증가는 메모리 셀 컴포넌트들의 수평 피쳐 크기(horizontal feature size)를 감소시킴으로써 달성될 수 있다. 이것은, 메모리 셀 컴포넌트들이, 일반적으로 기판의 표면을 가로질러 연장하는 것에 추가하여, 기판으로 그리고 기판 위로 수직으로 연장하도록, 명백히(significantly) 3차원인 메모리 셀 컴포넌트들을 형성함으로써 다양한 실시예들에서 달성될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 메모리 시스템(100)의 블록도를 나타낸다. 메모리 시스템(100)은 128-비트 데이터 버스들(50)을 이용하여 메모리 디바이스들(110, 120, 130 및 140)에 연결되는 인터페이스 칩(150)을 포함한다. 메모리 디바이스(110)는, 각각이 로우들 및 컬럼들에 배열된 메모리 셀들을 갖는, 메모리 어레이들(110-1, 110-2 및 110-3)을 포함한다. 마찬가지로, 메모리 디바이스들(120, 130 및 140)은, 각각, 메모리 어레이들(120-1, 120-2, 120-3; 130-1, 130-2, 130-3; 및 140-1, 140-2, 140-3)을 포함한다. 인터페이스 칩(150)은 메모리 디바이스들(110-140) 내의 선택된 메모리 어드레스들에 어드레스 및 메모리 명령들을 제공한다. 일부 실시예들에서, 메모리 디바이스들(110-140)은 DRAM(Dynamic Random Access Memory) 디바이스들을 포함한다. 일부 실시예들에서, 메모리 디바이스들(110-140)은, 각각, 컬럼 디코더들(112, 122, 132 및 142)에 연결된다. 추가적으로, 메모리 디바이스들(110-140)은, 각각, 로우 디코더들(114, 124, 134 및 144)에 연결된다. 컬럼 디코더들(112, 122, 132 및 142) 및 로우 디코더들(114, 124, 134 및 144)은 메모리 디바이스들(110-140)의 메모리 어레이들 내의 메모리 셀들을 액세스하기 위해 데이터 버스들(50)을 이용하여 제공되는 어드레스 명령들에 응답한다. 인터페이스 칩(150)은, 128 비트 이외의 폭들일 수 있는, 128-비트 데이터 버스들(50)에서 제공되는 신호들에 기초하여 메모리 디바이스들(110-140)을 제어한다. 일부 실시예들에서, 인터페이스 칩(150)은 DRAM 시퀀싱(sequencing)을 수행하도록 구성된다.
일부 실시예들에서, 메모리 디바이스들(110-140)은 플래시 메모리 디바이스를 포함할 수 있다. 일부 실시예들에서, 메모리 디바이스들(110-140)의 메모리 어레이들 내의 메모리 셀들은 NAND 플래시 메모리 배열로 배열되는 플래시 메모리 셀들을 포함할 수 있다. 일부 실시예들에서, 메모리 디바이스들(110-140)의 메모리 어레이들 내의 메모리 셀들은 NOR 플래시 메모리 배열로 배열되는 플래시 메모리 셀들을 포함할 수 있다. 본 기술 분야에 통상의 지식을 가진 자는 메모리 디바이스(100)가, 본원에서 설명되는 다양한 실시예들에 더욱 명확히 초점을 맞추도록 도 1로부터 생략된, 그외의 부품들을 포함할 수 있다는 것을 용이하게 인식할 것이다.
메모리 디바이스들(110-140)에 제공되는 메모리 명령들은, 128-비트 데이터 버스들(50)로부터의 데이터를 메모리 디바이스들(110-140) 내의 메모리 셀들에 기입하는 프로그래밍 동작, 메모리 디바이스들(110-140) 내의 메모리 셀들로부터 데이터를 판독하는 판독 동작, 및 메모리 디바이스들(110-140) 내의 메모리 셀들의 전체 또는 일부분으로부터 데이터를 소거하는 소거 동작을 포함한다.
도 2A는 본 발명의 일부 실시예들에 따른, 메모리 시스템(200)의 사시도를 나타낸다. 도 1의 메모리 시스템(100)과 유사할 수 있는 또는 그와 동일할 수 있는, 메모리 시스템(200)은 솔더 볼들의 매트릭스(matrix of solder balls)(244)를 갖는 기판(242), 인터페이스 칩(150), 제1 메모리 어레이(202), 제2 메모리 어레이(204), 제3 메모리 어레이(206) 및 제4 메모리 어레이(208)를 포함한다. 일부 실시예들에서, 제1 메모리 어레이(202)는 제2 메모리 어레이(204) 위에 배치되고 제2 메모리 어레이(204)는 인터페이스 칩(150) 위에 배치된다. 일부 실시예들에서, 제3 메모리 어레이(206)는 제4 메모리 어레이(208) 위에 배치되고 제4 메모리 어레이(208)는 인터페이스 칩(150) 위에 배치된다. 제1 메모리 어레이(202)는 TWI(Through Wafer Interconnects)(221)에 연결되고, TWI(221)는 그 다음에 인터페이스 칩(150)에 연결된다. 일부 실시예들에서, TWI(221)는 인터페이스 칩(150)에 접속하기 위해 제2 메모리 어레이(204) 내의 비아들의 세트(set of vias)(222)를 통과한다. 일부 실시예들에서, TWI(221)는 기판(242) 내의 디바이스들에 접속하기 위해 인터페이스 칩(150) 내의 비아들의 세트(223)를 통과한다. 일부 실시예들에서, 제2 메모리 어레이(204)는 접속 핀들(226)을 이용하여 인터페이스 칩(150)에 연결된다. 일부 실시예들에서, 접속 핀(230)은 메모리 어레이(208)를 인터페이스 칩(150)과 통신적으로(communicatively) 연결하고, TWI(225)는 메모리 어레이(206)를 인터페이스 칩(150)과 통신적으로 연결한다. 일부 실시예들에서, 접속 핀들(232)은 인터페이스 칩(150)과 기판(242) 내에 임베드된(embedded) 그외의 디바이스들 사이의 통신을 허용한다. 일부 실시예들에서, 기판(242)은 인터페이스 칩(150)에 통신적으로 연결된 회로들을 갖는 회로 보드(circuit board)를 포함할 수 있다.
도 2B는 본 발명의 일부 실시예들에 따른, 도 2A에 도시된 메모리 시스템(200)의 단면도를 나타낸다. 메모리 시스템(200)은 솔더 볼들의 매트릭스(244)를 갖는 기판(242), 인터페이스 칩(150), 제1 메모리 어레이(202), 제2 메모리 어레이(204), 제3 메모리 어레이(206), 및 제4 메모리 어레이(208)를 포함한다. 일부 실시예들에서, 메모리 시스템(200)은, TWI(218, 219, 220 및 221)가 제2 메모리 어레이(204)를 통과하게 하고 제1 메모리 어레이(202)와 인터페이스 칩(150) 사이의 접속을 제공하게 하는 제2 메모리 어레이(204) 내의 비아들(210, 211, 212 및 213)을 포함한다. 일부 실시예들에서, TWI(218, 219, 220 및 221)는 제2 메모리 다이를 포함하는 평면에 대해 수직 방향(즉, 도 2A에 도시된 바와 같은 z-방향)으로 연장한다. 일부 실시예들에서, TWI(218, 219, 220 및 221)는, 제1 메모리 다이를 인터페이스 칩(150)에 연결하기 위해, 제2 메모리 다이를 통과한다. 일부 실시예들에서, 메모리 시스템(200)은, TWI(222, 223, 224 및 225)가 제4 메모리 어레이(208)를 통과하게 하고 제3 메모리 어레이(206)와 인터페이스 칩(150) 사이의 접속을 제공하게 하는 제4 메모리 어레이(208) 내의 비아들(214, 215, 216 및 217)을 포함한다. 일부 실시예들에서, 접속 핀들(226, 227, 228 및 229)은 제2 메모리 어레이(204)와 인터페이스 칩(150) 사이의 통신을 제공한다. 일부 실시예들에서, 접속 핀들(230, 231, 232 및 233)은 제4 메모리 어레이(208)과 인터페이스 칩(150) 사이의 통신을 제공한다. 일부 실시예들에서, 접속 핀들(232)은 인터페이스 칩과 기판(242) 내에 임베드된 그외의 디바이스들 사이의 통신을 허용한다. 일부 실시예들에서, 기판(242)은 인터페이스 칩(150)에 통신적으로 연결된 회로들을 갖는 회로 보드를 포함할 수 있다. 일부 실시예들에서, 기판(242)은 집적 회로 패키지를 포함한다. 도 3은 본 발명의 일 실시예에 따른 시스템(300)의 개략도를 나타낸다. 시스템(300)은 처리 유닛(360), 인터페이스 칩(150) 및 메모리 다이들(310 및 320)을 포함한다. 인터페이스 칩(150)은 다중화기/역다중화기 회로(350), DRAM 제어기(330), 및 플래시 제어기(340)를 포함한다. 일부 실시예들에서, 메모리 다이(310)는 DRAM 어레이들(310-1, 310-2, 310-3 및 310-4)을 포함한다. 일부 실시예들에서, 메모리 다이(320)는 플래시 어레이들(320-1, 320-2, 320-3 및 320-4)을 포함한다. 일부 실시예들에서, DRAM 제어기(330)는 TWI(335)를 이용하여 DRAM 어레이들(310-1, 310-2, 310-3 및 310-4)의 각각에 연결된다. 일부 실시예들에서, 플래시 제어기(340)는 TWI(345)를 이용하여 플래시 어레이들(320-1, 320-2, 320-3 및 320-4)의 각각에 연결된다. TWI(335 및 345)는 메모리 다이들(310 및 320) 내에서 z-방향(수직)으로 연장하는 비아들을 통과한다.
일부 실시예들에서, 인터페이스 칩(150)은 메모리 다이(320)에서 이용되는 DRAM의 유형에 기초하여 에러율을 제어하는 리프레시 스킴을 동작하도록 구성된다. 일부 실시예들에서, 인터페이스 칩(150)은 메모리 다이(310 및 320)의 신호 특성들에 기초하여 에러율을 제어하는 리프레시 스킴을 동작하도록 구성된다. 일부 실시예들에서, 인터페이스 칩(150)은 메모리 다이(320) 내에 포함된 복수의 메모리 어레이들에 대해 불량 셀 복구 스킴을 동작하도록 구성된다. 일부 실시예들에서, 인터페이스 칩(150)은 프로그램가능하고 그것의 상면 위에 배치된 메모리 다이의 유형에 기초하여 동작하도록 구성된다. 일부 실시예들에서, 인터페이스 칩(150)은 복수의 메모리 어레이들(202, 204, 206 및 208)에 대한 불량 셀 복구 스킴을 동작하도록 구성된다. 일부 실시예들에서, 인터페이스 칩(150)은 메모리 다이(320)의 테스팅 및 진단 분석에 이용되는 테스트 패턴 신호들을 생성하도록 구성된 패턴 생성기를 포함한다.
시스템(300)은 또한, 시스템(300)의 일부 컴포넌트들이 그 위에 배치될 수 있는, 회로 보드와 같은, 기판(242)(도 2A 참조)을 포함할 수 있다. 기판(242)은 메모리 디바이스들(310 및 320)을 포함하는 시스템(300)의 컴포넌트들에 전력 또는 전압을 제공하는 (도시되지 않은) 전원에 연결되는 단자들(244)을 포함할 수 있다. 전원은 교류-직류(AC-DC) 변환 회로, 배터리, 등을 제공할 수 있다. 메모리 디바이스들(110-140)은 휘발성 메모리 디바이스, 비휘발성 메모리 디바이스, 또는 양쪽 모두의 조합을 포함할 수 있다. 예를 들면, 메모리 디바이스(110)는 DRAM 디바이스, SRAM(static random access memory) 디바이스, 플래시 메모리 디바이스, 또는 이들 메모리 디바이스들의 조합을 포함할 수 있다. 일부 실시예들에서, 인터페이스 칩(150)은 유선 또는 무선 통신을 위한 통신 모듈을 포함할 수 있다. 일부 실시예들에서, 시스템(300)의 컴포넌트들의 수는 변할 수 있다.
처리 유닛(360)은 버스(50)를 통해 그외의 컴포넌트들에 그리고 그외의 컴포넌트들로부터 전송되는 데이터를 처리한다. 처리 유닛(360)은 범용 프로세서 또는 ASIC(application specific integrated circuit)을 포함할 수 있다. 처리 유닛(360)은 싱글-코어 처리 유닛 또는 멀티-코어 처리 유닛을 포함할 수 있다.
일부 실시예들에서, 메모리 디바이스들(310 및 320)은 도 1, 도 2A 및 도 2B를 참고하여 전술한 하나 이상의 실시예의 메모리 디바이스들을 포함할 수 있다.
일부 실시예들에서, 시스템(300)의 동작 방법은 프로세서(360)와, 다중화기/역다중화기(350) 및 메모리 제어기들(330, 340)을 포함하는 인터페이스 칩(150) 사이에서 데이터를 송신하고 수신하는 단계를 포함한다. 본 방법은 또한 TWI(335, 345)를 이용하여 상기 데이터를 인터페이스 칩(150)으로부터 다수의 메모리 다이들(310, 320)로 송신하고 수신하는 단계를 포함하며, 상기 TWI(335, 345)는 메모리 다이들(310, 320) 내에서 z-방향으로 형성된 비아들을 통과한다. 본 방법은 또한 메모리 다이들(310, 320)에 상기 데이터를 저장하는 단계를 포함하며, 각각의 메모리 다이들(310, 320)은, 각각, 다수의 메모리 어레이들(310-1, 310-2, 310-3 및 320-1, 320-2, 320-3)을 포함한다. 일부 실시예들에서, 본 방법은 DRAM 어레이(310)에 데이터를 저장하는 단계를 포함한다. 일부 실시예들에서, 본 방법은 NAND 플래시 어레이(320)에 데이터를 저장하는 단계를 포함한다. 일부 실시예들에서, 본 방법은 NOR 플래시 어레이(320)에 데이터를 저장하는 단계를 포함한다.
시스템(300)은 컴퓨터들(예를 들면, 데스크톱들, 랩톱들, 휴대용 디바이스들, 서버들, 웹 기구(Web appliance)들, 라우터들 등), 무선 통신 디바이스들(예를 들면, 휴대 전화들, 무선 전화들, 페이저들, PDA(personal digital assistant)들 등), 컴퓨터-관련 주변기기들(예를 들면, 프린터들, 스캐너들, 모니터들, 등), 엔터테인먼트 디바이스들(예를 들면, 텔레비전들, 라디오들, 스테레오들, 테이프 플레이어들, 콤팩트 디스크(compact disc) 플레이어들, DVD 플레이어들, 비디오 카세트 레코더들, DVD 레코더들, 캠코더들, 디지털 카메라들, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들, 비디오 게임들, 시계들 등) 등에 포함될 수 있다.
도 4는 본 발명의 일부 실시예들에 따른, 도 3에 도시된 것과 유사한 시스템(400)의 단면도를 나타낸다. 시스템(400)은 기판(402) 내에 임베드된 인터페이스 칩(150)을 갖는 (패키지로서도 칭해질 수 있는) 기판(402), 솔더 볼들의 매트릭스(408)를 이용하여 기판(402)에 부착된 프로세서(406), 및 메모리 어레이들(410-1, 410-2, 410-3)을 인터페이스 칩(150)과 연결하는 TWI(412-1, 412-2)와 함께 메모리 어레이들(410-1, 410-2, 410-3)을 포함하는 메모리 디바이스(410)를 포함한다. 일부 실시예들에서, 인터페이스 칩(150)은 프로세서(406) 위에 배치되고, 메모리 디바이스(410)는 인터페이스 칩(150) 위에 배치된다. 일부 실시예들에서, 패키지(402)는 회로 보드(403)를 포함할 수 있고, 인터페이스 칩(150)은 회로 보드(403) 위에 배치되고, 메모리 디바이스(410)는 인터페이스 칩(150) 위에 배치된다.
일부 실시예들에서, 기판(402)은 시스템(400)이 그외의 디바이스들을 갖는 회로 보드 위에 마운팅되게 해주는 솔더 볼들의 매트릭스(404)에 부착된다. 일부 실시예들에서, 메모리 디바이스(410)는 메모리 디바이스(410)를 기판(402)에 통신적으로 연결하는데에 이용되는 솔더 볼들의 매트릭스(414)에 부착된다.
일부 실시예들에서, 인터페이스 칩(150)은 상호접속 디바이스 및 I/O 드라이버로서 기능한다. 일부 실시예들에서, 인터페이스 칩(150)은, I/O 패드들, DLL(delayed-locked loop) 회로, 및 판독 및 기입 포인터들, 저장 장치(storage) 및 제어 로직을 제공하는 FIFO(First In, First Out) 회로와 같은, DRAM 다이들 내에 제공되는 전통적인 기능 블록들을 포함한다. 본 기술 분야에 통상의 지식을 가진 자들에 공지되어 있는, 이들 기능 블록들을 DRAM 다이들로부터 인터페이스 칩(150)으로 옮기는 것은 DRAM 다이들의 저장 영역의 증가를 허용할 수 있다.
일부 실시예들에서, 인터페이스 칩(150)은 도 4에 도시된 TWI와 같은 독립적인 상호접속들을 이용하여 (각각이 몇몇의 메모리 어레이들을 가지며; 그외의 개수의 뱅크들이 가능한) 32개의 상이한 메모리 뱅크들에 연결된다. 일부 실시예들에서, 인터페이스 칩(150)은 최종 사용자 애플리케이션에 기초하여 상이한 유형들의 상호접속을 제공하도록 구성되는 TWI의 세트에 연결된다. 일부 실시예들에서, TWI는 DRAM 다이들의 독립적인 그룹들과 인터페이스 칩(150) 사이의 접속성을 제공하도록 구성될 수 있다.
일부 실시예들에서, 인터페이스 칩(150)은 각 상호접속에 대한 최적 타이밍 레벨을 산출하기 위해 인터페이스 칩(150)과 DRAM 다이들 사이에서 테스트 패턴 신호들을 송신하고 수신하도록 구성된다. 일부 실시예들에서, 인터페이스 칩(150)은 외부 시스템 상호접속을 제공하는 임의의 수(예를 들면, 8, 16, 32, 64, 128 등)의 I/O 패드들을 가질 수 있다. 일부 실시예들에서, 테스트 패턴 신호들은 인터페이스 칩(150)의 I/O 단자들과 DRAM 다이들 사이에서 송신되고 수신되며, 트레이닝 알고리즘(training algorithm)이 각 입력/출력 접속에 대한 최적 타이밍을 산출하도록 실행된다.
일부 실시예들에서, 인터페이스 칩(150)은 시스템(400) 내에서 전력 관리를 수행하도록 구성되며, 인터페이스 칩(150)은 인터페이스 칩(150)과 메모리 디바이스(410) 사이의 통신에서 에러 비트들의 생성을 방지하는데 충분한 전압에서 동작된다.
일부 실시예들에서, 인터페이스 칩(150)은 기판(402) 위에 배치된 메모리 디바이스(410)와 프로세서(406) 사이의 데이터 통신 동안 에러 검출 및/또는 정정을 수행하도록 구성된다. 일부 실시예들에서, 인터페이스 칩(150)은 어떠한 에러 비트들도 그 전압에서 생성되지 않도록 미리 결정되는 어떤 전압에서 동작함으로써 시스템(400)의 전력 관리를 수행하도록 구성된다.
일부 실시예들에서, 인터페이스 칩(150)은 진단 및 BIST(Built in Self-Test) 모듈(152)을 포함한다. 일부 실시예들에서, BIST 모듈은 인터페이스 칩(150)과 메모리 디바이스(410) 사이에 연결되는 유지 버스(maintenance bus)(154)에 연결된다. 일부 실시예들에서, BIST 모듈은 사용자로부터 수신되는 명령 신호들 및 데이터를 유지 버스(154)를 통해 메모리 디바이스(410)에 송신하도록 구성된다. 일부 실시예들에서, 유지 버스(154)는 또한 진단 테스팅의 결과들을 수신하는데에 이용된다. 일부 실시예들에서, 진단 및 BIST 모듈(152)은 사용자의 명령들을 수행하기 위해 제어 신호들을 생성하고 사용자 제공 명령 및 데이터 신호들을 전달한다. 예를 들면, 진단 및 BIST 모듈(152)은 패턴 생성기 프로그램 또는 하드웨어 모듈이 사용자의 명령들 및 데이터에 따라 테스트 패턴을 생성하는 것을 시작하게 하고, 또한 메모리 디바이스(410)의 진단 동작들을 수행하기 위해 메모리 디바이스(410)에 공급될 제어 신호들로의 변환을 위해 시퀀서(sequencer)(156)에 사용자 제공 메모리 명령들을 전달할 수 있다.
도 5는 본 발명의 일부 실시예들에 따른, 도 3에 도시된 시스템의 동작 방법(500)의 흐름도를 나타낸다. 502에서, 방법(500)은 프로세서와, 다중화기, 역다중화기 및 메모리 제어기를 포함하는 인터페이스 칩 사이에서 데이터를 송신하고 수신하는 단계를 포함한다. 504에서, 방법(500)은 메모리 다이들에 형성된 복수의 비아들을 통과하는 복수의 TWI(Through Wafer Interconnects)를 이용하여 인터페이스 칩으로부터 복수의 메모리 다이들로 데이터를 송신하고 수신하는 단계를 포함한다. 506에서, 방법(500)은 복수의 메모리 다이들에 데이터를 저장하는 단계를 포함하며, 여기에서 각각의 복수의 메모리 다이들은 복수의 메모리 어레이들을 포함한다. 일부 실시예들에서는, 506에서, 본 방법은 DRAM 어레이에 데이터를 저장하는 단계를 포함한다. 일부 실시예들에서는, 506에서, 본 방법은 NAND 플래시 어레이에 데이터를 저장하는 단계를 포함한다. 일부 실시예들에서는, 506에서, 본 방법은 NOR 플래시 어레이에 데이터를 저장하는 단계를 포함한다.
본원에서 개시된 장치, 시스템들 및 방법들은 종래의 디자인들에 비해 더 높은 밀도의 메모리 어레이들을 달성하는 것 외에도, 메모리 어레이들을 액세스하는 동안 증가된 속도 및 처리량을 제공할 수 있다. 일부 실시예들에서, 그 결과로서, DRAM 다이 크기도 감소된다. 추가적으로, TWI의 이용은 더 짧은 거리들을 횡단하고 결과적으로 상호접속들에 의해 확립된 각 연결의 속도를 개선하는 더 많은 수의 상호접속들을 허용한다. 더욱이, 본원에 개시된 장치, 시스템들 및 방법들은 개선된 패킹(packing) 밀도를 갖는 디자인들에서 감소된 지연 시간을 갖는 더 많은 대역폭을 다룰 수 있는 메모리 어레이들에 연결되는 프로세서들을 제공한다.
본원의 일부분을 형성하는 첨부된 도면들은 특허 대상이 실시될 수 있는 특정 실시예들을 예시로서 나타내며 이에 제한하는 것은 아니다. 예시된 실시예들은 본 기술 분야에 숙련된 자들이 본원에 개시된 교시들을 실시할 수 있도록 충분히 상세히 설명되었다. 본 개시물의 범주로부터 벗어나지 않고 구조적 및 논리적 교체들 및 변경들이 행해질 수 있도록 그외의 실시예들이 이용될 수 있고 그로부터 유도될 수 있다. 따라서, 이러한 상세한 설명은 제한하는 의미로 취해져서는 안 되며, 다양한 실시예들의 범주는 첨부되는 청구항들 및 그러한 청구항들이 권리를 부여하는 등가물의 전 범위에 의해서만 정의된다.
본 발명의 특허 대상의 그러한 실시예들은, 단지 편의를 위해서 그리고 두 개 이상의 것들이 사실상 개시될 때, 임의의 단일 발명 또는 발명의 개념에 본 출원의 범주를 자발적으로 제한하는 것으로 의도하지 않고, 개별적으로 또는 총체적으로, 용어 "발명"으로서 본원에서 칭해질 수 있다. 따라서, 특정 실시예들이 본원에서 예시되고 설명되었지만, 동일한 목적을 달성하기 위해 적합하게 된 임의의 배열이 도시된 특정 실시예들을 대신할 수 있다. 본 개시물은 다양한 실시예들의 임의의 그리고 모든 적응들 또는 변경들을 포함하도록 의도된다. 상기의 실시예들 및 본원에서 구체적으로 설명되지 않은 그외의 실시예들의 조합들은 상기의 설명을 검토할 때 본 발명에 통상의 지식을 가진 자들에게 명백할 것이다.
본 개시물의 초록은 독자가 본 기술적인 개시물의 본질을 빠르게 확인하게 해줄 초록을 요구하는 37 C.F.R. §1.72(b)에 따라 제공된다. 그것은 그것이 청구항들의 범주 또는 의미를 해석하거나 또는 제한하는 것으로 이용되지 않을 것이라는 이해와 함께 제출된다. 전술한 상세한 설명에서, 다양한 특징들은 본 개시물을 간소화할 목적으로 단일 실시예에서 함께 그룹화된다. 본 개시물의 방법은 각 청구항에 특히 열거된 것들보다 더 많은 특징을 요구하는 것으로 해석되어서는 안 된다. 오히려, 발명의 특허 대상은 단일한 개시된 실시예의 모든 특징들보다 더 적게 발견될 수 있다. 따라서 이하의 청구항들은 이에 의해 상세한 설명에 통합되고, 각 청구항은 별개의 실시예로서 그 자체를 바탕으로 한다.
결론
방법들, 장치, 및 시스템들은 주어진 수평 공간 내에서 메모리 용량을 증가시키는 메모리 디바이스 접속 스킴들을 개시한다. 다양한 실시예들은 기판, 기판 위에 배치된 인터페이스 칩, 및 인터페이스 칩 위에 배치된 복수의 메모리 어레이들을 갖는 제1 메모리 다이를 포함하고, 제1 메모리 다이는 복수의 TWI에 연결된다. 다양한 실시예들은 제1 메모리 다이 위에 배치된 복수의 메모리 어레이들을 갖는 제2 메모리 다이를 포함하고, 제2 메모리 다이는 복수의 비아들을 포함하고, 여기에서 복수의 비아들은 복수의 TWI가 제2 메모리 다이를 통과하게 하도록 구성된다. 다음으로, 제2 메모리 다이는 제2 복수의 TWI에 연결될 수 있고, 인터페이스 칩은 제1 및 제2 복수의 TWI를 이용하여 제1 메모리 다이 및 제2 메모리 다이를 통신적으로 연결하는데에 이용될 수 있다.
하나 이상의 실시예는 메모리 디바이스들을 상호접속시키기 위한 개선된 메커니즘을 제공한다. 또한, 본원에서 설명된 다양한 실시예들은 메모리 디바이스들 내의 일부 메모리 어레이들의 밀도를 개선할 수 있고, 그 결과로서, 메모리 디바이스들의 크기를 감소시킬 수 있다.

Claims (10)

  1. 복수의 메모리 다이 - 상기 복수의 메모리 다이는 TWI들(through wafer interconnects)에 연결된 메모리 어레이를 포함하는 제1 메모리 다이, 및 제2 메모리 다이를 포함하고, 상기 제1 메모리 다이는 상기 제2 메모리 다이 위에 적층됨 -; 및
    상기 TWI들에 연결되고, 상기 복수의 메모리 다이 내의 선택된 메모리 어드레스들에 메모리 명령들을 제공하도록 구성되는 인터페이스 칩 - 상기 인터페이스 칩은 다중화기/역다중화기 회로를 포함함 -;
    을 포함하는 메모리 시스템.
  2. 제1항에 있어서, 상기 제2 메모리 다이는 상기 인터페이스 칩 위에 배치되고, 상기 제1 메모리 다이는 상기 제2 메모리 다이 위에 배치되는 메모리 시스템.
  3. 제1항에 있어서, 상기 TWI들은 상기 제2 메모리 다이 내의 비아들을 통과하여 상기 인터페이스 칩과 접속하는 메모리 시스템.
  4. 제1항에 있어서, 상기 제2 메모리 다이는 접속 핀들을 이용하여 상기 인터페이스 칩에 연결되는 메모리 시스템.
  5. 제1항에 있어서, 기판을 포함하고, 상기 인터페이스 칩은 상기 기판 위에 배치되는 메모리 시스템.
  6. 제1항에 있어서, 상기 인터페이스 칩은 DRAM 어레이의 시퀀싱(sequencing)을 수행하도록 구성되는 메모리 시스템.
  7. 제1항에 있어서, 상기 인터페이스 칩은 복수의 메모리 제어기를 포함하는 메모리 시스템.
  8. 제1항에 있어서, 상기 인터페이스 칩은 BIST(Built in Self-Test) 모듈을 포함하는 메모리 시스템.
  9. 제8항에 있어서, 상기 BIST 모듈은 상기 인터페이스 칩과 상기 복수의 메모리 다이 사이에 연결되는 유지 버스(maintenance bus)에 연결되는 메모리 시스템.
  10. 제9항에 있어서, 상기 BIST 모듈은 명령 신호들 및 데이터를 상기 유지 버스를 통해 상기 복수의 메모리 다이에 송신하도록 구성되는 메모리 시스템.
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