TWI470740B - 記憶體器件介面方法、裝置及系統 - Google Patents

記憶體器件介面方法、裝置及系統 Download PDF

Info

Publication number
TWI470740B
TWI470740B TW97132932A TW97132932A TWI470740B TW I470740 B TWI470740 B TW I470740B TW 97132932 A TW97132932 A TW 97132932A TW 97132932 A TW97132932 A TW 97132932A TW I470740 B TWI470740 B TW I470740B
Authority
TW
Taiwan
Prior art keywords
memory
interface
die
wafer
array
Prior art date
Application number
TW97132932A
Other languages
English (en)
Other versions
TW200921852A (en
Inventor
Joe M Jeddeloh
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW200921852A publication Critical patent/TW200921852A/zh
Application granted granted Critical
Publication of TWI470740B publication Critical patent/TWI470740B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Memory System (AREA)

Description

記憶體器件介面方法、裝置及系統
本發明係關於記憶體器件介面方法、裝置及系統。
諸如個人電腦、工作站、電腦伺服器、主機及包括印表機、掃描器及硬碟驅動機之其他電腦相關設備之許多電子器件使用提供大資料儲存能力之記憶體器件，且同時嘗試獲得低功率消耗。適用於前述器件中之一類型之記憶體器件為動態隨機存取記憶體(DRAM)。
對較大容量DRAM之需求繼續上升且同時晶片尺寸限制約束DRAM器件之容量。為增加DRAM器件之記憶容量，已穩定地減少由個別記憶體單元之組件佔據之表面面積，使得半導體基板上之記憶體單元之裝填密度可增加。縮小器件表面面積可導致減少之製造良率，並且增加用於連接DRAM器件內之眾多記憶庫與其他器件的互連技術之複雜性。
方法、裝置及系統已揭示增大給定水平空間內記憶體容量之記憶體器件連接方案。各種實施例包括基板、安置於基板上之介面晶片、安置於介面晶片上具有複數個記憶體陣列之第一記憶體晶粒，其中第一記憶體晶粒耦接至複數個貫穿晶圓互連(TWI)。各種實施例包括安置於第一記憶體晶粒上具有複數個記憶體陣列之第二記憶體晶粒，第二記憶體晶粒包括複數個通道，其中複數個通道經組態以允 許複數個TWI穿過第二記憶體晶粒。第二記憶體晶粒又可耦接至第二複數個TWI，且介面晶片可用於使用第一及第二複數個TWI通信地耦接第一記憶體晶粒與第二記憶體晶粒。
一或多個實施例提供用於互連記憶體器件之改良之機制。此外，本文描述之各種實施例可改良記憶體器件內一些記憶體陣列之密度，且因此減小記憶體器件之尺寸。
下文參看以下圖式詳細描述本發明之各種實施例。
可藉由減小記憶體單元組件之水平特徵尺寸來達成表面面積減小及因此的記憶體裝填密度之增大。此可藉由形成實質上係三維之記憶體單元組件而在各種實施例中達成，以使得記憶體單元組件除大體延伸越過基板之表面之外，垂直地延伸進入基板中且在基板上方延伸。
圖1說明根據本發明之各種實施例的記憶體系統100之方塊圖。記憶體系統100包括使用128位元資料匯流排50而耦接至記憶體器件110、120、130及140之介面晶片150。記憶體器件110包括記憶體陣列110－1、110－2及110－3，其各自具有以列及行排列之記憶體單元。類似地，記憶體器件120、130及140分別包括記憶體陣列120－1、120－2、120－3；130－1、130－2、130－3；及140－1、140－2、140－3。介面晶片150向記憶體器件110至140內之選定記憶體位址提供位址及記憶體命令。在一些實施例中，記憶體器件110至140包括動態隨機存取記憶體(DRAM)器件。在一些實施例 中，記憶體器件110至140分別耦接至行解碼器112、122、132及142。另外，記憶體器件110至140分別耦接至列解碼器114、124、134及144。行解碼器112、122、132、142及列解碼器114、124、134、144回應使用資料匯流排50提供之位址命令來存取在記憶體器件110至140的記憶體陣列內之記憶體單元。介面晶片150基於在128位元資料匯流排50(其可具有不同於128位元之寬度)上提供之信號控制記憶體器件110至140。在一些實施例中，介面晶片150經組態以執行DRAM定序。
在一些實施例中，記憶體器件110至140可包含快閃記憶體器件。在一些實施例中，在記憶體器件110至140中之記憶體陣列內之記憶體單元可包括以NAND快閃記憶體排列排列之快閃記憶體單元。在一些實施例中，在記憶體器件110至140中之記憶體陣列內之記憶體單元可包括以NOR快閃記憶體排列排列之快閃記憶體單元。一般熟習此項技術者將易於認識到，記憶體器件100可包括為更加清晰地集中於本文描述之各種實施例而自圖1省略之其他部分。
向記憶體器件110至140提供之記憶體命令包括自128位元資料匯流排50向記憶體器件110至140內的記憶體單元寫入資料之程式化操作，自記憶體器件110至140內之記憶體單元讀取資料之讀取操作，及自記憶體器件110至140內之所有或部分之記憶體單元抹除資料之抹除操作。
圖2A說明根據本發明之一些實施例的記憶體系統200之透視圖。可與圖1之記憶體系統100類似或完全相同之記憶 體系統200包括具有一矩陣的焊球244之基板242、介面晶片150、第一記憶體陣列202、第二記憶體陣列204、第三記憶體陣列206及第四記憶體陣列208。在一些實施例中，第一記憶體陣列202安置於第二記憶體陣列204上且第二記憶體陣列204安置於介面晶片150上。在一些實施例中，第三記憶體陣列206安置於第四記憶體陣列208上且第四記憶體陣列208安置於介面晶片150上。第一記憶體陣列202耦接至貫穿晶圓互連(TWI)221，TWI 221又耦接至介面晶片150。在一些實施例中，TWI 221穿過第二記憶體陣列204內之一集合之通道222，以與介面晶片150連接。在一些實施例中，TWI 221穿過介面晶片150內之一集合之通道223，以連接至基板242內之器件。在一些實施例中，第二記憶體陣列204使用連接插腳226耦接至介面晶片150。在一些實施例中，連接插腳230通信地耦接記憶體陣列208與介面晶片150且TWI 225通信地耦接記憶體陣列206與介面晶片150。在一些實施例中，連接插腳232允許在介面晶片150與嵌入於基板242內之其他器件之間之通信。在一些實施例中，基板242可包括具有通信地耦接至介面晶片150之電路之電路板。
圖2B說明根據本發明之一些實施例的，展示於圖2A中之記憶體系統200之橫截面圖。記憶體系統200包括具有一矩陣之焊球244之基板242、介面晶片150、第一記憶體陣列202、第二記憶體陣列204、第三記憶體陣列206及第四記憶體陣列208。在一些實施例中，記憶體系統200包括第 二記憶體陣列204內之通道210、211、212及213，其允許TWI 218、219、220及221穿過第二記憶體陣列204且在第一記憶體陣列202與介面晶片150之間提供連接。在一些實施例中，TWI 218、219、220及221在關於包括第二記憶體晶粒之平面之垂直方向(亦即，如圖2A中展示之z方向)上延伸。在一些實施例中，TWI 218、219、220及221穿過第二記憶體晶粒，以將第一記憶體晶粒耦接至介面晶片150。在一些實施例中，記憶體系統200在第四記憶體陣列208內包括通道214、215、216及217，其允許TWI 222、223、224及225穿過第四記憶體陣列208且提供在第三記憶體陣列206與介面晶片150之間之連接。在一些實施例中，連接插腳226、227、228及229在第二記憶體陣列204與介面晶片150之間提供通信。在一些實施例中，連接插腳230、231、232及233在第四記憶體陣列208與介面晶片150之間提供通信。在一些實施例中，連接插腳232允許在介面晶片與嵌入於基板242內之其他器件之間之通信。在一些實施例中，基板242可包括具有通信地耦接至介面晶片150之電路之電路板。在一些實施例中，基板242包括積體電路封裝。
圖3展示根據本發明之實施例的系統300之示意圖。系統300包括處理單元360、介面晶片150及記憶體晶粒310及320。介面晶片150包括多工器/解多工器電路350、DRAM控制器330及快閃控制器340。在一些實施例中，記憶體晶粒310包括DRAM陣列310－1、310－2、310－3及310－4。在一 些實施例中，記憶體晶粒320包括快閃陣列320－1、320－2、320－3及320－4。在一些實施例中，DRAM控制器330使用TWI 335耦接至DRAM陣列310－1、310－2、310－3及310－4中之每一者。在一些實施例中，快閃控制器340使用TWI 345耦接至快閃陣列320－1、320－2、320－3及320－4中之每一者。貫穿晶圓互連335及345穿過在記憶體晶粒310及320內在z方向(垂直)上延伸之通道。
在一些實施例中，介面晶片150經組態以基於使用於記憶體晶粒320中之DRAM之類型操作再新方案來控制錯誤率。在一些實施例中，介面晶片150經組態以基於記憶體晶粒310及320之信號特性操作再新方案來控制錯誤率。在一些實施例中，介面晶片150經組態以對包括於記憶體晶粒320內之複數個記憶體陣列操作不良單元恢復方案。在一些實施例中，介面晶片150係可程式化的及經組態以基於安置於其頂部之記憶體晶粒之類型進行操作。在一些實施例中，介面晶片150經組態以對複數個記憶體陣列202、204、206及208操作不良單元恢復方案。在一些實施例中，介面晶片150包括圖案產生器，其經組態以產生用於記憶體晶粒320之測試及診斷分析之測試圖案信號。
系統300亦可包括諸如電路板之基板242(參見圖2A)，系統300之一些組件可位於該基板242上。基板242可包括耦接至電源(未圖示)之終端機244，以向包括記憶體器件310及320的系統300之組件提供電力或電壓。電源可提供交流至直流(AC至DC)轉換電路、電池及其他。記憶體器件110 至140可包含揮發性記憶體器件、非揮發性記憶體器件或二者之組合。舉例而言，記憶體器件110可包含DRAM器件、靜態隨機存取記憶體(SRAM)器件、快閃記憶體器件或此等記憶體器件之組合。在一些實施例中，介面晶片150可包括用於有線或無線通信之通信模組。在一些實施例中，系統300之組件之數目可變化。
處理單元360處理經由匯流排50轉移至其他組件及自其他組件轉移之資料。處理單元360可包括通用處理器或特殊應用積體電路(ASIC)。處理單元360可包含單核心處理單元或多核心處理單元。
在一些實施例中，記憶體器件310及320可包括上文中參看圖1、圖2A及圖2B描述之記憶體器件之一或多個實施例。
在一些實施例中，系統300之操作之方法包括在處理器360與介面晶片150之間發送及接收資料，該介面晶片150包括多工器/解多工器350及記憶體控制器330、340。方法亦可包括使用貫穿晶圓互連335、345自介面晶片150向若干個記憶體晶粒310、320發送及接收上文之資料，其中貫穿晶圓互連335、345穿過在記憶體晶粒310、320內之z方向上形成之通道。方法亦包括將上文資料儲存於記憶體晶粒310、320中，其中記憶體晶粒310、320中之每一者分別包括若干個記憶體陣列310－1、310－2、310－3及320－1、320－2、320－3。在一些實施例中，方法包括將資料儲存於DRAM陣列310中。在一些實施例中，方法包括將資料儲 存於NAND快閃陣列320中。在一些實施例中，方法包括將資料儲存於NOR快閃陣列320中。
系統300可包括於電腦(例如，桌上型、膝上型、掌上型器件、伺服器、Web器具、路由器，等等)，無線通信器件(例如，蜂巢式電話、無繩電話、傳呼機、個人數位助理，等等)，電腦相關周邊裝置(例如，印表機、掃描器、監視器，等等)，娛樂器件(例如，電視、無線電、立體聲、磁帶播放機、緊密光碟播放機、DVD播放機、磁帶錄影機、DVD錄影機、可攜式攝影機、數位相機、MP3(動畫壓縮標準，第三層音訊)播放機、視訊遊戲、鐘錶等，及其類似者中。
圖4說明根據本發明之一些實施例的與圖3中展示之系統類似的系統400之橫截面圖。系統400包括具有嵌入於基板402內之介面晶片150之基板(其亦可稱為封裝)402、使用焊球408之矩陣附接至基板402之處理器406及包括具有TWI 412－1、412－2(其連接記憶體陣列410－1、410－2、410－3與介面晶片150)之記憶體陣列410－1、410－2、410－3之記憶體器件410。在一些實施例中，介面晶片150安置於處理器406上且記憶體器件410安置於介面晶片150上。在一些實施例中，封裝402可包括電路板403且介面晶片150安置於電路板403上且記憶體器件410安置於介面晶片150上。
在一些實施例中，基板402附接至一矩陣之焊球404，其使系統400能夠安裝於具有其他器件之電路板上。在一些實施例中，記憶體器件410附接至一矩陣之焊球414，其用 於將記憶體器件410通信地耦接至基板402。
在一些實施例中，介面晶片150充當互連器件及I/O驅動器。在一些實施例中，介面晶片150包括存在於DRAM晶粒內提供讀取及寫入指標、儲存及控制邏輯之傳統功能性區塊，諸如I/O襯墊、延遲鎖定迴路(DLL)電路及先入先出(FIFO)電路。彼等一般熟習此項技術者熟知，自DRAM晶粒向介面晶片150中轉移此等功能性區塊可允許DRAM晶粒之儲存面積之增大。
在一些實施例中，介面晶片150耦接至具有諸如圖4中展示之TWI的獨立互連之32個不同記憶庫(各自具有若干個記憶體陣列；其他數目之記憶庫係可能的)。在一些實施例中，介面晶片150耦接至一集合之TWI，其經組態以基於終端使用者應用而提供不同類型之互連。在一些實施例中，TWI可經組態以在DRAM晶粒之獨立群組與介面晶片150之間提供連接性。
在一些實施例中，介面晶片150經組態以在介面晶片150與DRAM晶粒之間傳輸且接收測試圖案信號以計算用於每一互連之最佳時序位準。在一些實施例中，介面晶片150可具有提供外部系統互連之任何數目(例如，8、16、32、64、128，等)之I/O襯墊。在一些實施例中，在介面晶片150之I/O終端機與DRAM晶粒之間傳輸且接收測試圖案信號，且執行訓練演算法以計算用於每一輸入/輸出連接之最佳時序。
在一些實施例中，介面晶片150經組態以在系統400內執 行功率管理，其中介面晶片150在足以防止在介面晶片150與記憶體器件410之間的通信中產生錯誤位元之電壓下進行操作。
在一些實施例中，介面晶片150經組態以在記憶體器件410與安置於基板402上之處理器406之間的資料通信期間執行錯誤偵測及/或校正。在一些實施例中，介面晶片150經組態以藉由在預先確定以使得在此電壓下不產生錯誤位元之某個電壓下進行操作而執行系統400的功率管理。
在一些實施例中，介面晶片150包括診斷及內建式自測試(BIST)模組152。在一些實施例中，BIST模組耦接至耦接於介面晶片150與記憶體器件410之間之維護匯流排154。在一些實施例中，BIST模組經組態以經由維護匯流排154將自使用者接收之命令信號及資料發送至記憶體器件410。在一些實施例中，亦使用維護匯流排154來接收診斷測試之結果。在一些實施例中，診斷及BIST模組152產生控制信號且轉發使用者供應之命令及資料信號以執行使用者之命令。舉例而言，診斷及BIST模組152可調用圖案產生器程式或硬體模組以根據使用者命令及資料開始產生測試圖案，且亦將使用者提供之記憶體命令轉發至定序器156供轉譯為控制信號，控制信號將被應用至記憶體器件410用於執行記憶體器件410之診斷操作。
圖5說明根據本發明之一些實施例，展示於圖3中的系統之操作的方法500之流程圖。在502處，方法500包括在處理器與介面晶片之間發送且接收資料，該介面晶片包括多 工器、解多工器及記憶體控制器。在504處，方法500包括使用複數個貫穿晶圓互連(TWI)自介面晶片向複數個記憶體晶粒發送且接收資料，該複數個TWI穿過形成於記憶體晶粒中之複數個通道。在506處，方法500包括將資料儲存於複數個記憶體晶粒中，其中複數個記憶體晶粒之每一者包括複數個記憶體陣列。在一些實施例中，在506處，方法包括將資料儲存於DRAM陣列中。在一些實施例中，在506處，方法包括將資料儲存於NAND快閃陣列中。在一些實施例中，在506處，方法包括將資料儲存於NOR快閃陣列中。
本文揭示之裝置、系統及方法可在除達成與習知設計相比更高之記憶體陣列的密度之外，提供增加之速度及通量且同時對記憶體陣列進行存取。在一些實施例中，結果，亦減小DRAM晶粒尺寸。另外，貫穿晶圓互連之使用允許較大數目的互連橫過更短距離，且因此改良由互連建立之每一連接之速度。此外，本文揭示之裝置、系統及方法提供耦接至記憶體陣列的能夠在具有改良之裝填密度的設計中以減少之等待時間處理更多頻寬之處理器。
形成本文中之部分之隨附圖式展示(作為說明而非加以限制)可實踐標的物之特定實施例。充分詳細地描述所說明之實施例以使彼等熟習此項技術者能夠實踐本文揭示之教示。可使用且自其處得到其他實施例，以使得可在不背離本揭示案之範疇的情形下作出結構及邏輯上之替代及改變。因此，此實施方式不應以限制意義加以理解，且各種 實施例之範疇僅由隨附申請專利範圍及此種申請專利範圍所賦予的等效物之完整範圍界定。
發明性標的物之此種實施例可在本文由術語"發明"個別地或共同地提及，此僅為了方便且不意欲自動將本申請案之範疇限制於任何單個發明或發明性概念(若實際上揭示了超過一個)。因此，儘管本文已說明且描述了特定實施例，但經計算以達成相同目的之任何配置可替換所展示之特定實施例。本揭示案意欲涵蓋各種實施例之任何及所有改編或變化。彼等熟習此項技術者在檢視上文描述後，將顯而易見本文未特定描述之上述實施例與其他實施例之組合。
提供本揭示案之摘要以符合要求將允許讀者迅速確定技術性揭示案之性質的摘要之37 C.F.R.§ 1.72(b)。其在不將其用於解釋或限制申請專利範圍之範疇或意義之理解下提交。在前述實施方式中，為簡化揭示內容之目的，在單個實施例中將各種特徵分組於一起。本揭示案之方法不應解釋為要求比每一請求項中所明確敍述更多之特徵。相反，發明性標的物可被供應比單個所揭示實施例之所有特徵更少之特徵。因此以下申請專利範圍據此併入於實施方式中，其中每一請求項獨自為單獨之實施例。
50‧‧‧128位元資料匯流排
100‧‧‧記憶體器件
110‧‧‧記憶體器件
110－1‧‧‧記憶體陣列
110－2‧‧‧記憶體陣列
110－3‧‧‧記憶體陣列
112‧‧‧行解碼器
114‧‧‧列解碼器
120‧‧‧記憶體器件
120－1‧‧‧記憶體陣列
120－2‧‧‧記憶體陣列
120－3‧‧‧記憶體陣列
122‧‧‧行解碼器
124‧‧‧列解碼器
130‧‧‧記憶體器件
130－1‧‧‧記憶體陣列
130－2‧‧‧記憶體陣列
130－3‧‧‧記憶體陣列
132‧‧‧行解碼器
134‧‧‧列解碼器
140‧‧‧記憶體器件
140－1‧‧‧記憶體陣列
140－2‧‧‧記憶體陣列
140－3‧‧‧記憶體陣列
142‧‧‧行解碼器
144‧‧‧列解碼器
150‧‧‧介面晶片
152‧‧‧診斷及內建式自測試(BIST)模組
154‧‧‧匯流排
156‧‧‧定序器
200‧‧‧記憶體系統
202‧‧‧第一記憶體陣列
204‧‧‧第二記憶體陣列
206‧‧‧第三記憶體陣列
208‧‧‧第四記憶體陣列
210‧‧‧通道
211‧‧‧通道
212‧‧‧通道
213‧‧‧通道
214‧‧‧通道
215‧‧‧通道
216‧‧‧通道
217‧‧‧通道
218‧‧‧貫穿晶圓互連(TWI)
219‧‧‧TWI
220‧‧‧TWI
221‧‧‧TWI
222‧‧‧TWI
223‧‧‧TWI
224‧‧‧TWI
225‧‧‧TWI
226‧‧‧連接插腳
227‧‧‧連接插腳
228‧‧‧連接插腳
229‧‧‧連接插腳
230‧‧‧連接插腳
231‧‧‧連接插腳
232‧‧‧連接插腳
233‧‧‧連接插腳
242‧‧‧基板
244‧‧‧終端機
300‧‧‧系統
310‧‧‧記憶體器件
310－1‧‧‧記憶體陣列
310－2‧‧‧記憶體陣列
310－3‧‧‧記憶體陣列
310－4‧‧‧記憶體陣列
320‧‧‧記憶體器件
320－1‧‧‧快閃陣列
320－2‧‧‧快閃陣列
320－3‧‧‧快閃陣列
320－4‧‧‧快閃陣列
330‧‧‧記憶體控制器
335‧‧‧貫穿晶圓互連
340‧‧‧記憶體控制器
345‧‧‧貫穿晶圓互連
350‧‧‧多工器/解多工器
360‧‧‧處理單元
400‧‧‧系統
402‧‧‧基板/封裝
403‧‧‧電路板
404‧‧‧焊球
406‧‧‧處理器
408‧‧‧焊球
410‧‧‧記憶體器件
410－1‧‧‧記憶體陣列
410－2‧‧‧記憶體陣列
410－3‧‧‧記憶體陣列
412－1‧‧‧TWI
412－2‧‧‧TWI
414‧‧‧焊球
圖1說明根據本發明之各種實施例的記憶體系統之方塊圖。
圖2A說明根據本發明之一些實施例的記憶體系統之透視 圖。
圖2B說明根據本發明之一些實施例的展示於圖2A中之記憶體系統之橫截面圖。
圖3說明根據本發明之一些實施例的系統之示意性表示。
圖4說明根據本發明之一些實施例的展示於圖3中之系統之橫截面圖。
圖5說明根據本發明之一些實施例的，展示於圖3中之系統之操作的方法之流程圖。
150‧‧‧介面晶片
152‧‧‧診斷及內建式自測試(BIST)模組
154‧‧‧匯流排
156‧‧‧定序器
400‧‧‧系統
402‧‧‧基板/封裝
403‧‧‧電路板
404‧‧‧焊球
406‧‧‧處理器
408‧‧‧焊球
410‧‧‧記憶體器件
410－1‧‧‧記憶體陣列
410－2‧‧‧記憶體陣列
410－3‧‧‧記憶體陣列
412－1‧‧‧貫穿晶圓互連(TWI)
412－2‧‧‧TWI
414‧‧‧焊球

Claims (31)

  1. 一種記憶體器件介面裝置，其包含：一基板；一安置於該基板上之介面晶片；一具有至少一記憶體陣列之第一記憶體晶粒，該第一記憶體晶粒耦接至複數個貫穿晶圓互連(TWI)；及一安置於該第一記憶體晶粒與該介面晶片之間具有至少一記憶體陣列之第二記憶體晶粒，該第二記憶體晶粒包括複數個通道，其中該複數個通道經組態以允許該複數個TWI穿過該第二記憶體晶粒，該第一記憶體晶粒經由該複數個TWI耦接至該介面晶片，且該第二記憶體晶粒經由複數個連接插腳耦接至該介面晶片，其中該介面晶片使用該複數個TWI以通信地耦接至該第一記憶體晶粒且使用該複數個連接插腳以通信地耦接至第二記憶體晶粒。
  2. 如請求項1之裝置，其中該介面晶片經組態以提供位址及命令資料以存取該第一及該第二記憶體晶粒內之記憶體單元。
  3. 如請求項1之裝置，其中該至少一記憶體陣列包括一DRAM陣列。
  4. 如請求項3之裝置，其中該介面晶片經組態以執行該DRAM陣列之定序。
  5. 如請求項1之裝置，其中該介面晶片經組態以執行該裝置之功率管理，且其中該介面晶片在一足以排除錯誤位 元產生之電壓下進行操作。
  6. 如請求項1之裝置，其中該介面晶片包含：一輸入/輸出驅動器電路。
  7. 如請求項3之裝置，其中該介面晶片經組態以基於使用於該第一及該第二記憶體晶粒中之DRAM陣列之類型操作一再新方案來控制錯誤率。
  8. 如請求項1之裝置，其中該介面晶片經組態以基於該第一及該第二記憶體晶粒之信號特性操作一再新方案來控制錯誤率。
  9. 如請求項1之裝置，其中該介面晶片係可程式化的及經組態以基於置放於其頂部之該第一及該第二記憶體晶粒之類型進行操作。
  10. 如請求項1之裝置，其中該介面晶片經組態以關於該至少一記憶體陣列操作一不良單元恢復方案。
  11. 如請求項2之裝置，其中該介面晶片經組態以在該第一及該第二記憶體晶粒與一安置於該基板上的處理器之間之資料通信期間執行錯誤檢查及校正(ECC)。
  12. 如請求項1之裝置，該介面晶片進一步包含：一診斷模組及內建式自測試(BIST)模組。
  13. 如請求項3之裝置，該介面晶片進一步包含：一圖案產生器，其經組態以產生用於該裝置之測試及診斷分析之測試圖案信號。
  14. 如請求項13之裝置，其中該等測試圖案信號在該介面晶片之I/O終端機與該DRAM陣列之間進行傳輸且接收，且 一訓練演算法經執行以計算一用於每一輸入/輸出連接之最佳時序。
  15. 如請求項1之裝置，其中該至少一記憶體陣列包含一NAND快閃記憶體陣列。
  16. 如請求項1之裝置，其中該至少一記憶體陣列包含一NOR快閃記憶體陣列。
  17. 如請求項1之裝置，其中該第一及該第二複數個電連接穿過該第二記憶體晶粒在一關於一包括該第二記憶體晶粒之平面之垂直方向上延伸，以將該第一記憶體晶粒耦接至該介面晶片。
  18. 如請求項11之裝置，其包括一處理器及一基板，其中該介面晶片安置於該處理器上，且該處理器包含一安置於該基板上之多核心處理器。
  19. 如請求項1之裝置，其中該第一及該第二電連接形成一資料匯流排之至少部分，該資料匯流排耦接該第一及該第二記憶體晶粒中之該等記憶體陣列與該介面晶片。
  20. 如請求項1之裝置，其中該第一及該第二記憶體晶粒中之該複數個記憶體陣列包括一行解碼器及一列解碼器。
  21. 如請求項1之裝置，其進一步包含連接插腳以耦接該第二記憶體晶粒與該介面晶片。
  22. 一種記憶體器件介面系統，其包含：一第一記憶體晶粒，其具有一第一複數個記憶體陣列，該第一記憶體晶粒耦接至複數個貫穿晶圓互連(TWI)； 一第二記憶體晶粒，其使該第一記憶體晶粒安置於該第二記憶體晶粒上方且具有一第二複數個記憶體陣列，該第二記憶體晶粒耦接至複數個連接插腳，該第二記憶體晶粒包括複數個通道，其經組態以允許該複數個TWI穿過該第二記憶體晶粒；一介面晶片，其使用該複數個TWI耦接至該第一記憶體晶粒及使用該複數個連接插腳耦接至該第二記憶體晶粒，該第一及該第二記憶體晶粒安置於該介面晶片上；及一處理單元，其通信地耦接至該介面晶片、該第一記憶體晶粒及該第二記憶體晶粒。
  23. 如請求項22之系統，其中該複數個記憶體陣列包括一DRAM陣列。
  24. 如請求項22之系統，其中該複數個記憶體陣列包括一NAND快閃記憶體陣列。
  25. 如請求項22之系統，其中該複數個記憶體陣列包括一NOR快閃記憶體陣列。
  26. 如請求項22之系統，其中該介面晶片進一步包含一多工器/解多工器電路及一記憶體控制器。
  27. 如請求項26之系統，其中該記憶體控制器經組態以控制一DRAM記憶體陣列。
  28. 如請求項26之系統，其中該記憶體控制器經組態以控制一快閃記憶體陣列。
  29. 如請求項26之系統，此外其中該處理器耦接至該多工器/ 解多工器電路。
  30. 如請求項22之系統，其中該介面晶片進一步包含一通信模組以提供有線及無線通信之至少一者。
  31. 如請求項22之系統，其中該介面晶片嵌入於該基板內。
TW97132932A 2007-08-29 2008-08-28 記憶體器件介面方法、裝置及系統 TWI470740B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/847,113 US7623365B2 (en) 2007-08-29 2007-08-29 Memory device interface methods, apparatus, and systems

Publications (2)

Publication Number Publication Date
TW200921852A TW200921852A (en) 2009-05-16
TWI470740B true TWI470740B (zh) 2015-01-21

Family

ID=40344981

Family Applications (1)

Application Number Title Priority Date Filing Date
TW97132932A TWI470740B (zh) 2007-08-29 2008-08-28 記憶體器件介面方法、裝置及系統

Country Status (7)

Country Link
US (5) US7623365B2 (zh)
EP (1) EP2195841A2 (zh)
JP (2) JP5354390B2 (zh)
KR (3) KR101382985B1 (zh)
CN (1) CN101809738B (zh)
TW (1) TWI470740B (zh)
WO (1) WO2009032153A2 (zh)

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008204581A (ja) * 2007-02-22 2008-09-04 Elpida Memory Inc 不揮発性ｒａｍ
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US8120958B2 (en) * 2007-12-24 2012-02-21 Qimonda Ag Multi-die memory, apparatus and multi-die memory stack
US9229887B2 (en) * 2008-02-19 2016-01-05 Micron Technology, Inc. Memory device with network on chip methods, apparatus, and systems
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US8086913B2 (en) * 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
US8516343B2 (en) * 2008-11-10 2013-08-20 Fusion-Io, Inc. Apparatus, system, and method for retiring storage regions
US9063874B2 (en) 2008-11-10 2015-06-23 SanDisk Technologies, Inc. Apparatus, system, and method for wear management
US8549092B2 (en) * 2009-02-19 2013-10-01 Micron Technology, Inc. Memory network methods, apparatus, and systems
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
US9779057B2 (en) 2009-09-11 2017-10-03 Micron Technology, Inc. Autonomous memory architecture
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
KR101843590B1 (ko) * 2010-02-26 2018-03-29 시냅틱스 인코포레이티드 간섭을 회피하기 위해 복조를 변경하는 것
US20110230711A1 (en) * 2010-03-16 2011-09-22 Kano Akihito Endoscopic Surgical Instrument
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US9287239B2 (en) 2010-04-26 2016-03-15 Rambus Inc. Techniques for interconnecting stacked dies using connection sites
US8595429B2 (en) * 2010-08-24 2013-11-26 Qualcomm Incorporated Wide input/output memory with low density, low latency and high density, high latency blocks
US8793419B1 (en) * 2010-11-22 2014-07-29 Sk Hynix Memory Solutions Inc. Interface between multiple controllers
US9213594B2 (en) 2011-01-19 2015-12-15 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for managing out-of-service conditions
CN102148761B (zh) * 2011-04-11 2013-11-20 北京星网锐捷网络技术有限公司 通信接口芯片、通讯设备及通信接口节能的实现方法
KR101662576B1 (ko) * 2011-12-02 2016-10-05 인텔 코포레이션 오프셋 상호접속들을 제공하는 인터페이스를 갖는 적층형 메모리 및 시스템
JP5846664B2 (ja) 2011-12-28 2016-01-20 インテル・コーポレーション メモリ回路試験エンジン用の汎用アドレススクランブラ
US9239355B1 (en) * 2012-03-06 2016-01-19 Inphi Corporation Memory test sequencer
DE112012006172B4 (de) * 2012-03-30 2020-12-03 Intel Corporation Generischer Adressen-Scrambler für Speicherschaltungs-Testengine
WO2013147844A1 (en) * 2012-03-30 2013-10-03 Intel Corporation Built-in self-test for stacked memory architecture
US9251019B2 (en) 2012-05-29 2016-02-02 SanDisk Technologies, Inc. Apparatus, system and method for managing solid-state retirement
US9697147B2 (en) 2012-08-06 2017-07-04 Advanced Micro Devices, Inc. Stacked memory device with metadata management
KR20140027859A (ko) 2012-08-27 2014-03-07 삼성전자주식회사 호스트 장치 및 이를 포함하는 시스템
JP5968736B2 (ja) 2012-09-14 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9431064B2 (en) * 2012-11-02 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and cache circuit configuration
US20140138815A1 (en) * 2012-11-20 2014-05-22 Nvidia Corporation Server processing module
US9065722B2 (en) * 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US9190133B2 (en) 2013-03-11 2015-11-17 Micron Technology, Inc. Apparatuses and methods for a memory die architecture including an interface memory
US10089043B2 (en) 2013-03-15 2018-10-02 Micron Technology, Inc. Apparatus and methods for a distributed memory system including memory nodes
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US9286948B2 (en) 2013-07-15 2016-03-15 Advanced Micro Devices, Inc. Query operations for stacked-die memory device
US9779138B2 (en) 2013-08-13 2017-10-03 Micron Technology, Inc. Methods and systems for autonomous memory searching
US9230940B2 (en) * 2013-09-13 2016-01-05 Globalfoundries Inc. Three-dimensional chip stack for self-powered integrated circuit
US10003675B2 (en) 2013-12-02 2018-06-19 Micron Technology, Inc. Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data
KR102197069B1 (ko) 2014-02-04 2020-12-30 삼성전자 주식회사 이미지 센서 및 이미지 처리 장치
US20150234726A1 (en) * 2014-02-19 2015-08-20 Brian P. Moran Apparatus, system and method to provide platform support for multiple memory technologies
US8947931B1 (en) * 2014-06-13 2015-02-03 Sandisk Technologies Inc. Memory module
US9875185B2 (en) * 2014-07-09 2018-01-23 Intel Corporation Memory sequencing with coherent and non-coherent sub-systems
KR102204391B1 (ko) 2014-08-18 2021-01-18 삼성전자주식회사 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치
TWI556247B (zh) 2014-11-12 2016-11-01 財團法人工業技術研究院 錯誤容忍穿矽孔介面及其控制方法
WO2016103359A1 (ja) 2014-12-24 2016-06-30 ルネサスエレクトロニクス株式会社 半導体装置
KR102336455B1 (ko) 2015-01-22 2021-12-08 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
KR102222445B1 (ko) 2015-01-26 2021-03-04 삼성전자주식회사 선택적으로 동작하는 복수의 디램 장치를 포함하는 메모리 시스템
JP6429647B2 (ja) 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置
KR102373543B1 (ko) * 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
US9570142B2 (en) 2015-05-18 2017-02-14 Micron Technology, Inc. Apparatus having dice to perorm refresh operations
KR102401109B1 (ko) 2015-06-03 2022-05-23 삼성전자주식회사 반도체 패키지
US10241941B2 (en) 2015-06-29 2019-03-26 Nxp Usa, Inc. Systems and methods for asymmetric memory access to memory banks within integrated circuit systems
CN106711139B (zh) * 2015-11-18 2019-09-17 凌阳科技股份有限公司 多晶胞芯片
KR102451156B1 (ko) 2015-12-09 2022-10-06 삼성전자주식회사 메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치
US10034407B2 (en) * 2016-07-22 2018-07-24 Intel Corporation Storage sled for a data center
JP6721696B2 (ja) 2016-09-23 2020-07-15 キオクシア株式会社 メモリデバイス
US10381327B2 (en) 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US11037817B2 (en) * 2017-03-30 2021-06-15 Intel Corporation Apparatus with multi-wafer based device and method for forming such
US10541010B2 (en) * 2018-03-19 2020-01-21 Micron Technology, Inc. Memory device with configurable input/output interface
KR102457825B1 (ko) 2018-04-10 2022-10-24 에스케이하이닉스 주식회사 반도체시스템
US10998291B2 (en) * 2018-05-07 2021-05-04 Micron Technology, Inc. Channel routing for memory devices
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
WO2022015741A1 (en) * 2020-07-14 2022-01-20 Micron Technology, Inc. Multiplexed memory device interface and method
CN112088406B (zh) * 2020-08-06 2023-10-03 长江存储科技有限责任公司 用于三维存储器的多管芯峰值功率管理
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
KR20220083291A (ko) 2020-12-11 2022-06-20 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템을 포함하는 전자 시스템
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600364B1 (en) * 1999-01-05 2003-07-29 Intel Corporation Active interposer technology for high performance CMOS packaging application
US20030197281A1 (en) * 2002-04-19 2003-10-23 Farnworth Warren M. Integrated circuit package having reduced interconnects
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
US20050189639A1 (en) * 2004-03-01 2005-09-01 Hitachi, Ltd. Semiconductor device
US20060233012A1 (en) * 2005-03-30 2006-10-19 Elpida Memory, Inc. Semiconductor storage device having a plurality of stacked memory chips
US20070120569A1 (en) * 2005-11-02 2007-05-31 Sony Corporation Communication semiconductor chip, calibration method, and program

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02287847A (ja) 1989-04-28 1990-11-27 Ricoh Co Ltd 電子機器
US5347428A (en) 1992-12-03 1994-09-13 Irvine Sensors Corporation Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip
JP2605968B2 (ja) * 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
DE69426695T2 (de) 1993-04-23 2001-08-09 Irvine Sensors Corp Elektronisches modul mit einem stapel von ic-chips
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5731945A (en) 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US6148389A (en) 1997-03-24 2000-11-14 Texas Instruments Incorporated PC circuits, systems and methods
US5815427A (en) 1997-04-02 1998-09-29 Micron Technology, Inc. Modular memory circuit and method for forming same
US7301748B2 (en) 1997-04-08 2007-11-27 Anthony Anthony A Universal energy conditioning interposer with circuit architecture
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US5982027A (en) 1997-12-10 1999-11-09 Micron Technology, Inc. Integrated circuit interposer with power and ground planes
US6081463A (en) 1998-02-25 2000-06-27 Micron Technology, Inc. Semiconductor memory remapping
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US20030214800A1 (en) 1999-07-15 2003-11-20 Dibene Joseph Ted System and method for processor power delivery and thermal management
US6376909B1 (en) 1999-09-02 2002-04-23 Micron Technology, Inc. Mixed-mode stacked integrated circuit with power supply circuit part of the stack
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6320812B1 (en) * 2000-09-20 2001-11-20 Agilent Technologies, Inc. Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed
JP2002170844A (ja) * 2000-12-04 2002-06-14 Oki Electric Ind Co Ltd 半導体装置
JP4722305B2 (ja) * 2001-02-27 2011-07-13 富士通セミコンダクター株式会社 メモリシステム
JP2003060153A (ja) 2001-07-27 2003-02-28 Nokia Corp 半導体パッケージ
US6742058B2 (en) 2002-09-27 2004-05-25 Texas Instruments Incorporated Memory controller having a multiplexer selecting either second set of input signals or converted signals from first set of input signals by a bus mode input
JP2004158595A (ja) 2002-11-06 2004-06-03 Sanyo Electric Co Ltd 回路装置、回路モジュールおよび回路装置の製造方法
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4463503B2 (ja) * 2003-07-15 2010-05-19 株式会社ルネサステクノロジ メモリモジュール及びメモリシステム
JP4205553B2 (ja) * 2003-11-06 2009-01-07 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7145249B2 (en) 2004-03-29 2006-12-05 Intel Corporation Semiconducting device with folded interposer
US7217994B2 (en) 2004-12-01 2007-05-15 Kyocera Wireless Corp. Stack package for high density integrated circuits
US7400047B2 (en) 2004-12-13 2008-07-15 Agere Systems Inc. Integrated circuit with stacked-die configuration utilizing substrate conduction
JP4356683B2 (ja) 2005-01-25 2009-11-04 セイコーエプソン株式会社 デバイス実装構造とデバイス実装方法、液滴吐出ヘッド及びコネクタ並びに半導体装置
JP4747621B2 (ja) * 2005-03-18 2011-08-17 日本電気株式会社 メモリインターフェイス制御回路
US7030317B1 (en) 2005-04-13 2006-04-18 Delphi Technologies, Inc. Electronic assembly with stacked integrated circuit die
JP4423453B2 (ja) * 2005-05-25 2010-03-03 エルピーダメモリ株式会社 半導体記憶装置
GB2441726B (en) * 2005-06-24 2010-08-11 Metaram Inc An integrated memory core and memory interface circuit
US20070013080A1 (en) 2005-06-29 2007-01-18 Intel Corporation Voltage regulators and systems containing same
JP4507101B2 (ja) 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
US7517798B2 (en) 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
WO2007029253A2 (en) 2005-09-06 2007-03-15 Beyond Blades Ltd. 3-dimensional multi-layered modular computer architecture
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7564066B2 (en) * 2005-11-09 2009-07-21 Intel Corporation Multi-chip assembly with optically coupled die
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2007157226A (ja) 2005-12-02 2007-06-21 Fujitsu Ltd ディスク装置及びデータ読み書き方法
JP4799157B2 (ja) * 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
US7279795B2 (en) 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
JP2007188916A (ja) 2006-01-11 2007-07-26 Renesas Technology Corp 半導体装置
JP4753725B2 (ja) 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP2008004853A (ja) 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
US20080001271A1 (en) 2006-06-30 2008-01-03 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip IC packaging for high bandwidth data transfer buses
EP4254413A3 (en) * 2006-12-14 2023-12-27 Rambus Inc. Multi-die memory device
US8143719B2 (en) 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
US7623365B2 (en) * 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US7872936B2 (en) * 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600364B1 (en) * 1999-01-05 2003-07-29 Intel Corporation Active interposer technology for high performance CMOS packaging application
US20030197281A1 (en) * 2002-04-19 2003-10-23 Farnworth Warren M. Integrated circuit package having reduced interconnects
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
US20050189639A1 (en) * 2004-03-01 2005-09-01 Hitachi, Ltd. Semiconductor device
US20060233012A1 (en) * 2005-03-30 2006-10-19 Elpida Memory, Inc. Semiconductor storage device having a plurality of stacked memory chips
US20070120569A1 (en) * 2005-11-02 2007-05-31 Sony Corporation Communication semiconductor chip, calibration method, and program

Also Published As

Publication number Publication date
WO2009032153A3 (en) 2009-07-09
JP5354390B2 (ja) 2013-11-27
US20090059641A1 (en) 2009-03-05
US20120218803A1 (en) 2012-08-30
KR101382985B1 (ko) 2014-04-08
US9001548B2 (en) 2015-04-07
TW200921852A (en) 2009-05-16
EP2195841A2 (en) 2010-06-16
JP5643884B2 (ja) 2014-12-17
US20140063942A1 (en) 2014-03-06
US8339827B2 (en) 2012-12-25
US7623365B2 (en) 2009-11-24
US20130083585A1 (en) 2013-04-04
KR101460955B1 (ko) 2014-11-13
JP2013242922A (ja) 2013-12-05
WO2009032153A2 (en) 2009-03-12
JP2010538358A (ja) 2010-12-09
KR101460936B1 (ko) 2014-11-12
US8593849B2 (en) 2013-11-26
CN101809738A (zh) 2010-08-18
KR20140100554A (ko) 2014-08-14
KR20140018383A (ko) 2014-02-12
CN101809738B (zh) 2012-07-04
US8174859B2 (en) 2012-05-08
US20100061134A1 (en) 2010-03-11
KR20100058605A (ko) 2010-06-03

Similar Documents

Publication Publication Date Title
TWI470740B (zh) 記憶體器件介面方法、裝置及系統
TWI539288B (zh) 改良互連記憶體器件之裝置、系統及方法
US11145384B2 (en) Memory devices and methods for managing error regions
US11907555B2 (en) High performance, high capacity memory modules and systems
CN114610665A (zh) 存储器扩展卡