JP2916417B2 - フラッシュメモリセルのリペア回路及びリペア方法 - Google Patents
フラッシュメモリセルのリペア回路及びリペア方法Info
- Publication number
- JP2916417B2 JP2916417B2 JP21560396A JP21560396A JP2916417B2 JP 2916417 B2 JP2916417 B2 JP 2916417B2 JP 21560396 A JP21560396 A JP 21560396A JP 21560396 A JP21560396 A JP 21560396A JP 2916417 B2 JP2916417 B2 JP 2916417B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- repair
- control circuit
- column
- fuse block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラシュメモリセ
ルのリペア（ｒｅｐａｉｒ）回路及びリペア方法に関
し、特にコラムリペアを実施するためノーマル（ｎｏｒ
ｍａｌ）状態では外部アドレスをコラムデコーダで供給
し、リペア時には内部アドレスをコラムデコーダに供給
するアドレスコントロール回路を使用するフラッシュメ
モリセルのリペア回路及び方法に関するものである。
ルのリペア（ｒｅｐａｉｒ）回路及びリペア方法に関
し、特にコラムリペアを実施するためノーマル（ｎｏｒ
ｍａｌ）状態では外部アドレスをコラムデコーダで供給
し、リペア時には内部アドレスをコラムデコーダに供給
するアドレスコントロール回路を使用するフラッシュメ
モリセルのリペア回路及び方法に関するものである。
【０００２】一般的にリペアとはメインセル（ｍａｉｎ
ｃｅｌｌ）以外のセルを予め作って若しメインセルの
うち不良セルが発生した場合、この不良セルを予め作っ
ておいた余分のセルで代替することを意味する。
ｃｅｌｌ）以外のセルを予め作って若しメインセルの
うち不良セルが発生した場合、この不良セルを予め作っ
ておいた余分のセルで代替することを意味する。
【０００３】しかし、従来のリペア技術はフラッシュメ
モリセルのプログラム及び消去確認時リダンダンシー
（ｒｅｄｕｎｄａｎｃｙ）回路及びリダンダンシーの為
のリダンダンシーデコーダ回路等により回路が複雑にな
る。なお、コラムリペア（ｃｏｌｕｍｎ ｒｅｐａｉ
ｒ）はローリペア（ｒｏｗ ｒｅｐａｉｒ）よりリペア
効率を向上し得るが、これを具現するためのリペア動作
が大変複雑になる。その理由は、セルに貯蔵されたデー
タを読出（ｒｅａｄ）及び書入（ｗｒｉｔｅ）するとき
選択されたセル周囲の状態が他のセルに比べ非常に複雑
であるからである。
モリセルのプログラム及び消去確認時リダンダンシー
（ｒｅｄｕｎｄａｎｃｙ）回路及びリダンダンシーの為
のリダンダンシーデコーダ回路等により回路が複雑にな
る。なお、コラムリペア（ｃｏｌｕｍｎ ｒｅｐａｉ
ｒ）はローリペア（ｒｏｗ ｒｅｐａｉｒ）よりリペア
効率を向上し得るが、これを具現するためのリペア動作
が大変複雑になる。その理由は、セルに貯蔵されたデー
タを読出（ｒｅａｄ）及び書入（ｗｒｉｔｅ）するとき
選択されたセル周囲の状態が他のセルに比べ非常に複雑
であるからである。
【０００４】したがって、本発明はアドレスコントロー
ル回路を使用しノーマル（ｎｏｒｍａｌ）状態ではコラ
ムアドレスバッファから出力される外部アドレスをコラ
ムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）に供給
し、リペア時にはヒューズブロック内部において発生す
る内部アドレスをコラムデコーダに供給されるようにす
ることにより、上記の短所を解消することができるフラ
ッシュメモリセルのリペア回路及びリペア方法を提供す
ることにその目的がある。
ル回路を使用しノーマル（ｎｏｒｍａｌ）状態ではコラ
ムアドレスバッファから出力される外部アドレスをコラ
ムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）に供給
し、リペア時にはヒューズブロック内部において発生す
る内部アドレスをコラムデコーダに供給されるようにす
ることにより、上記の短所を解消することができるフラ
ッシュメモリセルのリペア回路及びリペア方法を提供す
ることにその目的がある。
【０００５】上記の目的を達成するための本発明はアド
レスピンから外部アドレスを入力とするコラムアドレス
バファと、内部アドレス及びアドレス制御信号を生成す
るヒューズブロックグループと、上記アドレス制御信号
によって上記外部アドレス及び内部アドレスを選択的に
出力するアドレスコントロール回路と、上記アドレスコ
ントロール回路の出力によって各モードに適当なビット
ラインを選択するためのコラムデコーダと、上記アドレ
スピンから出力される外部アドレスを入力とするローデ
コーダと、上記コラムデコーダ及びローデコーダ間に接
続されるフラッシュメモリセル群により構成されること
を特徴とする。
レスピンから外部アドレスを入力とするコラムアドレス
バファと、内部アドレス及びアドレス制御信号を生成す
るヒューズブロックグループと、上記アドレス制御信号
によって上記外部アドレス及び内部アドレスを選択的に
出力するアドレスコントロール回路と、上記アドレスコ
ントロール回路の出力によって各モードに適当なビット
ラインを選択するためのコラムデコーダと、上記アドレ
スピンから出力される外部アドレスを入力とするローデ
コーダと、上記コラムデコーダ及びローデコーダ間に接
続されるフラッシュメモリセル群により構成されること
を特徴とする。
【０００６】更に、リペア回路にアドレスコントロール
回路を使用しノーマル状態でコラムアドレスバッファか
ら出力される外部アドレスがコラムデコーダに供給され
るようにし、リペア時にはヒューズブロック内部で発生
する内部アドレスがコラムデコーダに供給されることを
特徴とする。
回路を使用しノーマル状態でコラムアドレスバッファか
ら出力される外部アドレスがコラムデコーダに供給され
るようにし、リペア時にはヒューズブロック内部で発生
する内部アドレスがコラムデコーダに供給されることを
特徴とする。
【０００７】
【発明の実施の形態】以下、添付した図面を参照して本
発明を詳細に説明する。第１図は、本発明によるフラッ
シュメモリセルのリペア回路図であり、アドレスピン
（１）からの外部アドレス（Ａ０乃至Ａｎ）を入力とす
るコラムアドレスバッファ（２）と、上記アドレスバッ
ファ（２）を経由した外部アドレス（Ａ０乃至Ａｎ）と
ヒューズブロックグループ（５）から生成された内部ア
ドレス（Ａ０乃至Ａｎ）及びアドレス制御信号（ＡＤＤ
ＣＴＬ）を各々入力とするアドレスコントロール回路
（３）と、上記アドレスコントロール回路（３）の出力
を入力とし、各動作モード（即ち、プログラム、消去、
及び読出モード）時に、該当ビットライン（Ｂ ／Ｌ）
を選択するためのコラムデコーダ（５）と、上記アドレ
スピン（１）から出力される外部アドレス（０乃至Ｎ）
をローアドレスバッファ（２Ａ）を通じて入力とするロ
ーデコーダ（７）と、上記コラムデコーダ（４）及びロ
ーデコーダ（７）の間に接続されるフラッシュメモリセ
ル群（６）で構成されるフラッシュメモリセルのリペア
回路動作を下記の如く説明する。
発明を詳細に説明する。第１図は、本発明によるフラッ
シュメモリセルのリペア回路図であり、アドレスピン
（１）からの外部アドレス（Ａ０乃至Ａｎ）を入力とす
るコラムアドレスバッファ（２）と、上記アドレスバッ
ファ（２）を経由した外部アドレス（Ａ０乃至Ａｎ）と
ヒューズブロックグループ（５）から生成された内部ア
ドレス（Ａ０乃至Ａｎ）及びアドレス制御信号（ＡＤＤ
ＣＴＬ）を各々入力とするアドレスコントロール回路
（３）と、上記アドレスコントロール回路（３）の出力
を入力とし、各動作モード（即ち、プログラム、消去、
及び読出モード）時に、該当ビットライン（Ｂ ／Ｌ）
を選択するためのコラムデコーダ（５）と、上記アドレ
スピン（１）から出力される外部アドレス（０乃至Ｎ）
をローアドレスバッファ（２Ａ）を通じて入力とするロ
ーデコーダ（７）と、上記コラムデコーダ（４）及びロ
ーデコーダ（７）の間に接続されるフラッシュメモリセ
ル群（６）で構成されるフラッシュメモリセルのリペア
回路動作を下記の如く説明する。
【０００８】アドレスコントロール回路（３）には２種
類のアドレス（外部及び内部アドレス）及びアドレス制
御信号（ＡＤＤＣＴＬ）が入力される。即ち、アドレス
ピン（１）から入力される外部アドレス（Ａｏ乃至Ａ
ｎ）と、ヒューズブロックグループ（５）から生成され
る内部アドレス（Ａｏ乃至Ａｎ）及びアドレス制御信号
（ＡＤＤＣＴＬ）が各々入力される。
類のアドレス（外部及び内部アドレス）及びアドレス制
御信号（ＡＤＤＣＴＬ）が入力される。即ち、アドレス
ピン（１）から入力される外部アドレス（Ａｏ乃至Ａ
ｎ）と、ヒューズブロックグループ（５）から生成され
る内部アドレス（Ａｏ乃至Ａｎ）及びアドレス制御信号
（ＡＤＤＣＴＬ）が各々入力される。
【０００９】上記アドレスピン（１）から入力される外
部アドレス（Ａ０乃至Ａｎ）は上記コラムアドレスバッ
ファ（２）及びアドレスコントロール回路（３）を通じ
てコラムデコーダ（４）に供給される。上記ヒューズブ
ロックグループ（５）においてはリペア（ｒｅｐａｉ
ｒ）されるコラム（ｃｏｌｕｍｎ）の位置により選択的
に該当アドレスを発生する。又、セルの読出及び消去確
認動作時に不良セルが検出されると、アドレス制御信号
（ＡＤＤＣＴＬ）を発生させる。上記アドレス制御信号
が発生されると、上記ヒューズブロックグループ（５）
から生成された内部アドレス（Ａ０乃至Ａｎ）がアドレ
スコントロール回路（３）を通じてコラムデコーダ
（４）に供給される。
部アドレス（Ａ０乃至Ａｎ）は上記コラムアドレスバッ
ファ（２）及びアドレスコントロール回路（３）を通じ
てコラムデコーダ（４）に供給される。上記ヒューズブ
ロックグループ（５）においてはリペア（ｒｅｐａｉ
ｒ）されるコラム（ｃｏｌｕｍｎ）の位置により選択的
に該当アドレスを発生する。又、セルの読出及び消去確
認動作時に不良セルが検出されると、アドレス制御信号
（ＡＤＤＣＴＬ）を発生させる。上記アドレス制御信号
が発生されると、上記ヒューズブロックグループ（５）
から生成された内部アドレス（Ａ０乃至Ａｎ）がアドレ
スコントロール回路（３）を通じてコラムデコーダ
（４）に供給される。
【００１０】上記コラムデコーダ（４）はリペア時にリ
ダンダンシーセルが存在するリダンダンシーコラムをエ
ネーブル（ｅｎａｂｌｅ）させ、不良セルが存在するコ
ラムをディスエーブル（ｄｉｓａｂｌｅ）させるための
アドレスを発生させる役割もする。例えば、セルの読出
及び消去確認動作時にセルが正常に動作しているとき
は、上記アドレス制御信号は発生しない。したがって、
上記アドレスピン（１）から入力される外部アドレス
（Ａ０乃至Ａｎ）が上記コラムアドレスバッファ（２）
及びアドレスコントロール回路（３）を通じてコラムデ
コーダ（４）に供給される。
ダンダンシーセルが存在するリダンダンシーコラムをエ
ネーブル（ｅｎａｂｌｅ）させ、不良セルが存在するコ
ラムをディスエーブル（ｄｉｓａｂｌｅ）させるための
アドレスを発生させる役割もする。例えば、セルの読出
及び消去確認動作時にセルが正常に動作しているとき
は、上記アドレス制御信号は発生しない。したがって、
上記アドレスピン（１）から入力される外部アドレス
（Ａ０乃至Ａｎ）が上記コラムアドレスバッファ（２）
及びアドレスコントロール回路（３）を通じてコラムデ
コーダ（４）に供給される。
【００１１】一方、セルの読出及び消去確認動作時に不
良セルが検出されると、上記ヒューズブロックグループ
（５）から上記アドレス制御信号（ＡＤＤＣＴＬ）及び
内部アドレス（Ａ０乃至Ａｎ）が発生する。この際、上
記ヒューズブロックグループ（５）から生成された内部
アドレス（Ａ０乃至Ａｎ）がアドレスコントロール回路
（３）を通じてコラムデコーダ（４）に供給されリペア
動作が進行する。
良セルが検出されると、上記ヒューズブロックグループ
（５）から上記アドレス制御信号（ＡＤＤＣＴＬ）及び
内部アドレス（Ａ０乃至Ａｎ）が発生する。この際、上
記ヒューズブロックグループ（５）から生成された内部
アドレス（Ａ０乃至Ａｎ）がアドレスコントロール回路
（３）を通じてコラムデコーダ（４）に供給されリペア
動作が進行する。
【００１２】即ち、ノーマル状態においてはアドレスピ
ン（１）から入力される外部アドレス（Ａ０乃至Ａｎ）
がコラムデコーダ（４）に供給され、リペア時にはヒュ
ーズブロックグループ（５）において発生した内部アド
レス（Ａ０乃至Ａｎ）がコラムデコーダ（４）に供給さ
れる。
ン（１）から入力される外部アドレス（Ａ０乃至Ａｎ）
がコラムデコーダ（４）に供給され、リペア時にはヒュ
ーズブロックグループ（５）において発生した内部アド
レス（Ａ０乃至Ａｎ）がコラムデコーダ（４）に供給さ
れる。
【００１３】第２図は第１図のアドレスコントロール回
路の詳細回路図であり、上記コラムアドレスバッファ
（２）及びヒューズブロックグループ（５）とコラムデ
コーダ（４）間に接続され、上記アドレス制御信号（Ａ
ＤＤＣＴＬ）及びインバータ（ＧＩ）を経由した上記ア
ドレス制御信号（ＡＤＤＣＴＬ）を各々入力とする多数
の伝送ゲート（Ｔ１乃至Ｔｎ）で構成されるアドレスコ
ントロール回路（３）の動作を次の如く説明する。
路の詳細回路図であり、上記コラムアドレスバッファ
（２）及びヒューズブロックグループ（５）とコラムデ
コーダ（４）間に接続され、上記アドレス制御信号（Ａ
ＤＤＣＴＬ）及びインバータ（ＧＩ）を経由した上記ア
ドレス制御信号（ＡＤＤＣＴＬ）を各々入力とする多数
の伝送ゲート（Ｔ１乃至Ｔｎ）で構成されるアドレスコ
ントロール回路（３）の動作を次の如く説明する。
【００１４】ノーマル状態においてアドレス制御信号
（ＡＤＤＣＴＬ）はロー（ｌｏｗ）状態である。したが
って、上記多数の伝送ゲート（Ｔｌ乃至Ｔｎ）のうち奇
数の伝送ゲート（Ｔｌ、Ｔ３乃至Ｔｎ−１）がターンオ
ン（ｔｕｒｎ ｏｎ）され上記コラムアドレスバッファ
（２）から出力される外部アドレス（Ａｏ乃至Ａｎ）が
コラムデコーダ（４）に供給される。
（ＡＤＤＣＴＬ）はロー（ｌｏｗ）状態である。したが
って、上記多数の伝送ゲート（Ｔｌ乃至Ｔｎ）のうち奇
数の伝送ゲート（Ｔｌ、Ｔ３乃至Ｔｎ−１）がターンオ
ン（ｔｕｒｎ ｏｎ）され上記コラムアドレスバッファ
（２）から出力される外部アドレス（Ａｏ乃至Ａｎ）が
コラムデコーダ（４）に供給される。
【００１５】リペア時には上記アドレス制御信号（ＡＤ
ＤＣＴＬ）はハイ（ｈｉｇｈ）状態になる。したがって
上記多数の伝送ゲート（Ｔｌ乃至Ｔｎ）のうち偶数の伝
送ゲート（Ｔ２、Ｔ４乃至Ｔｎ）がターンオン（ｔｕｒ
ｎ ｏｎ）され、上記ヒューズブロックグループ（５）
から生成された内部アドレス（Ａｏ乃至Ａｎ）が上記コ
ラムデコーダ（４）に供給される。
ＤＣＴＬ）はハイ（ｈｉｇｈ）状態になる。したがって
上記多数の伝送ゲート（Ｔｌ乃至Ｔｎ）のうち偶数の伝
送ゲート（Ｔ２、Ｔ４乃至Ｔｎ）がターンオン（ｔｕｒ
ｎ ｏｎ）され、上記ヒューズブロックグループ（５）
から生成された内部アドレス（Ａｏ乃至Ａｎ）が上記コ
ラムデコーダ（４）に供給される。
【００１６】第３図はヒューズブロックグループの詳細
回路図であり、リペアアドレスを貯蔵している多数のヒ
ューズブロック（Ｋ１乃至Ｋｎ）と、各ヒューズブロッ
ク（Ｋ１乃至Ｋｎ）にリペアのためメモリ（ｍｅｍｏｒ
ｙ）されたリペアアドレスが相互同一の場合、最後に入
力されたコラムアドレスをエンコーダ（ｅｎｃｏｄｅ
ｒ）に伝達するための第１コントロール回路（５Ａ）
と、上記第１コントロール回路（５Ａ）から発生する信
号を入力とするノアゲートで構成され、アドレス制御信
号（ＡＤＤＣＴＬ）を発生するための第２コントロール
回路（５Ｂ）と、エンコーダで構成され内部アドレス
（Ａ０乃至Ａｎ）を発生するための第３コントロール回
路（５Ｃ）で構成されるヒューズブロックグループの動
作を次の如く説明する。
回路図であり、リペアアドレスを貯蔵している多数のヒ
ューズブロック（Ｋ１乃至Ｋｎ）と、各ヒューズブロッ
ク（Ｋ１乃至Ｋｎ）にリペアのためメモリ（ｍｅｍｏｒ
ｙ）されたリペアアドレスが相互同一の場合、最後に入
力されたコラムアドレスをエンコーダ（ｅｎｃｏｄｅ
ｒ）に伝達するための第１コントロール回路（５Ａ）
と、上記第１コントロール回路（５Ａ）から発生する信
号を入力とするノアゲートで構成され、アドレス制御信
号（ＡＤＤＣＴＬ）を発生するための第２コントロール
回路（５Ｂ）と、エンコーダで構成され内部アドレス
（Ａ０乃至Ａｎ）を発生するための第３コントロール回
路（５Ｃ）で構成されるヒューズブロックグループの動
作を次の如く説明する。
【００１７】第１コントロール回路（５Ａ）は各々のヒ
ューズブロック（Ｋ１乃至Ｋｎ）及びエンコーダ間に多
数のインバータ（Ｇ１乃至Ｇｎ）及びノアゲート（ＮＯ
Ｒ１乃至ＮＯＲｎ）の組合せによりリペアコラムをエネ
ーブルさせることに適当な内部アドレスを発生する。各
ヒューズブロック（Ｋ１乃至Ｋｎ）にリペアのためメモ
リ（ｍｅｍｏｒｙ）されたリペアアドレスが相互同一の
場合（即ち、リペアしたコラムの不良により他のリペア
用コラム、即ち他のリダンダンシーコラムに変わった
時）、そのうち最後に入力されたコラムアドレスがエン
コーダに供給される。
ューズブロック（Ｋ１乃至Ｋｎ）及びエンコーダ間に多
数のインバータ（Ｇ１乃至Ｇｎ）及びノアゲート（ＮＯ
Ｒ１乃至ＮＯＲｎ）の組合せによりリペアコラムをエネ
ーブルさせることに適当な内部アドレスを発生する。各
ヒューズブロック（Ｋ１乃至Ｋｎ）にリペアのためメモ
リ（ｍｅｍｏｒｙ）されたリペアアドレスが相互同一の
場合（即ち、リペアしたコラムの不良により他のリペア
用コラム、即ち他のリダンダンシーコラムに変わった
時）、そのうち最後に入力されたコラムアドレスがエン
コーダに供給される。
【００１８】次に、リペア過程をより詳細に説明する。
例えばプログラム又は消去動作を施し、確認動作を施し
た結果、正規メモリセル群の中でいずれか一つのコラム
に存在するメモリセルが不良と判定されたと仮定する。
不良と判定されたメモリセルをリペアさせるために、第
１ヒューズブロック（Ｋ１）に例えばアドレス（Ａ０）
をプログラムさせ、上記不良判定されたメモリセルの存
在するコラムが第１リダンダンシーコラムに代替される
ようにする。ところが、以後上記のようなリペア動作に
よって代替された第１リダンダンシーコラムに存在する
メモリセルが不良と判定される場合、第２ヒューズブロ
ック（Ｋ２）にアドレス（Ａ０）をプログラムさせ、第
１リダンダンシーコラムが第２リダンダンシーコラムに
代替されるようにする。以後、上記アドレスピン（１）
を通じて外部アドレス（Ａ０）が入力されると、上記ヒ
ューズブロックグループ（５）では次のような動作が行
われる。入力された上記外部アドレス（Ａ０）は上記第
１及び第２ヒューズブロック（Ｋ１及びＫ２）の各ヒュ
ーズ比較器でそれぞれ比較され、上記外部アドレス（Ａ
０）と上記第１及び第２ヒューズブロック（Ｋ１及びＫ
２）にそれぞれプログラムされたアドレス（Ａ０）が同
一の場合、上記第１及び第２ヒューズブロック（Ｋ１及
びＫ２）からハイ状態の信号がそれぞれ出力される。し
かし、第１ヒューズブロック（Ｋ１）の出力信号は第１
コントロール回路（５Ａ）の第１インバータ（Ｇ１１）
を通じてロー状態に反転されて第１ＮＯＲゲート（ＮＯ
Ｒ１）に入力され、第２ヒューズブロック（Ｋ２）の出
力信号はハイ状態で第１ＮＯＲゲート（ＮＯＲ１）に入
力される。ロー状態及びハイ状態の信号を入力した第１
ＮＯＲゲートにおいてロー状態の信号を出力してエンコ
ーダに入力されるようにする。一方、ハイ状態の第２ヒ
ューズブロック（Ｋ２）の出力信号が第２インバータ
（Ｇ１２）を通じてロー状態に反転された後第２ＮＯＲ
ゲート（ＮＯＲ２）を通じてハイ状態になってエンコー
ダに入力される。このとき、第１及び第２ＮＯＲゲート
（ＮＯＲ１及びＮＯＲ２）に入力される他のヒューズブ
ロック（Ｋ３乃至Ｋｎ）の出力信号はロー状態を維持す
ることになり、これは他のヒューズブロックにリペアの
ためのアドレスが入力されないからである。
例えばプログラム又は消去動作を施し、確認動作を施し
た結果、正規メモリセル群の中でいずれか一つのコラム
に存在するメモリセルが不良と判定されたと仮定する。
不良と判定されたメモリセルをリペアさせるために、第
１ヒューズブロック（Ｋ１）に例えばアドレス（Ａ０）
をプログラムさせ、上記不良判定されたメモリセルの存
在するコラムが第１リダンダンシーコラムに代替される
ようにする。ところが、以後上記のようなリペア動作に
よって代替された第１リダンダンシーコラムに存在する
メモリセルが不良と判定される場合、第２ヒューズブロ
ック（Ｋ２）にアドレス（Ａ０）をプログラムさせ、第
１リダンダンシーコラムが第２リダンダンシーコラムに
代替されるようにする。以後、上記アドレスピン（１）
を通じて外部アドレス（Ａ０）が入力されると、上記ヒ
ューズブロックグループ（５）では次のような動作が行
われる。入力された上記外部アドレス（Ａ０）は上記第
１及び第２ヒューズブロック（Ｋ１及びＫ２）の各ヒュ
ーズ比較器でそれぞれ比較され、上記外部アドレス（Ａ
０）と上記第１及び第２ヒューズブロック（Ｋ１及びＫ
２）にそれぞれプログラムされたアドレス（Ａ０）が同
一の場合、上記第１及び第２ヒューズブロック（Ｋ１及
びＫ２）からハイ状態の信号がそれぞれ出力される。し
かし、第１ヒューズブロック（Ｋ１）の出力信号は第１
コントロール回路（５Ａ）の第１インバータ（Ｇ１１）
を通じてロー状態に反転されて第１ＮＯＲゲート（ＮＯ
Ｒ１）に入力され、第２ヒューズブロック（Ｋ２）の出
力信号はハイ状態で第１ＮＯＲゲート（ＮＯＲ１）に入
力される。ロー状態及びハイ状態の信号を入力した第１
ＮＯＲゲートにおいてロー状態の信号を出力してエンコ
ーダに入力されるようにする。一方、ハイ状態の第２ヒ
ューズブロック（Ｋ２）の出力信号が第２インバータ
（Ｇ１２）を通じてロー状態に反転された後第２ＮＯＲ
ゲート（ＮＯＲ２）を通じてハイ状態になってエンコー
ダに入力される。このとき、第１及び第２ＮＯＲゲート
（ＮＯＲ１及びＮＯＲ２）に入力される他のヒューズブ
ロック（Ｋ３乃至Ｋｎ）の出力信号はロー状態を維持す
ることになり、これは他のヒューズブロックにリペアの
ためのアドレスが入力されないからである。
【００１９】なお、上記第２コントロール回路（５Ｂ）
においては上記第１コントロール回路（５Ａ）で発生す
る信号によりアドレス制御信号（ＡＤＤＣＴＬ）が発生
する。上記第３コントロール回路（５Ｃ）においては上
記第一コントロール回路（５Ａ）で発生する信号により
エンコーダを通じて内部アドレス（Ａｏ乃至Ａｎ）を発
生する。
においては上記第１コントロール回路（５Ａ）で発生す
る信号によりアドレス制御信号（ＡＤＤＣＴＬ）が発生
する。上記第３コントロール回路（５Ｃ）においては上
記第一コントロール回路（５Ａ）で発生する信号により
エンコーダを通じて内部アドレス（Ａｏ乃至Ａｎ）を発
生する。
【００２０】
【発明の効果】上述した如く本発明によればアドレスコ
ントロール回路を使用してノーマル（ｎｏｒｍａｌ）状
態ではコラムアドレスバッファから出力される外部アド
レスをコラムデコーダに供給し、リペア時には内部で発
生された内部アドレスをコラムデコーダに供給すること
により効果的にコラムリペア動作を進行することがで
き、更にコラムリペア効率を向上させることに卓越した
効果がある。
ントロール回路を使用してノーマル（ｎｏｒｍａｌ）状
態ではコラムアドレスバッファから出力される外部アド
レスをコラムデコーダに供給し、リペア時には内部で発
生された内部アドレスをコラムデコーダに供給すること
により効果的にコラムリペア動作を進行することがで
き、更にコラムリペア効率を向上させることに卓越した
効果がある。
【図１】本発明によるフラッシュメモリセルのリペア回
路図である。
路図である。
【図２】図１のアドレスコントロール回路の詳細回路図
である。
である。
【図３】図１のヒューズブロックグループの詳細回路図
である。
である。
１ アドレスピン ２及び２Ａ コラム及びローアドレスバッファ ３ アドレスコントロール回路 ４ コラムデコーダ ５ ヒューズブロックグループ ６ メモリセル群 ７ ローデコーダ
Claims (7)
- 【請求項１】アドレスピンから外部アドレスを入力とす
るコラムアドレスバッファと、 内部アドレス及びアドレス制御信号を生成するヒューズ
ブロックグループと、 上記アドレス制御信号にしたがって上記外部アドレス及
び内部アドレスを選択的に出力するアドレスコントロー
ル回路と、 上記アドレスコントロール回路の出力にしたがって該当
ビットラインを選択するためのコラムデコーダと、 上記アドレスピンから出力される外部アドレスを入力と
するローアドレスバッファと、 上記ローアドレスバッファを通じて外部アドレスを入力
とするローデコーダと、 上記コラムデコーダ及びローデコーダ間に接続されるフ
ラッシュメモリセル群とにより構成されることを特徴と
するフラッシュメモリセルのリペア回路。 - 【請求項２】第１項において、上記アドレスコントロー
ル回路は上記アドレス制御信号によってノーマル時には
上記コラムアドレスバッファからの外部アドレスを出力
し、リペア時には上記ヒューズブロックグループからの
内部アドレスを出力するように構成されることを特徴と
するフラッシュメモリセルのリペア回路。 - 【請求項３】第１項において、 上記アドレスコントロール回路は上記コラムアドレスバ
ッファ及びヒューズブロックグループとコラムデコーダ
間に接続され、 上記アドレス制御信号及びインバータを通じて反転され
た上記アドレス制御信号を各々入力として上記コラムア
ドレスバッファからの外部アドレス及びヒューズブロッ
クグループからの内部アドレスを選択的に出力する多数
の伝送ゲートで構成されることを特徴とするフラッシュ
メモリセルのリペア回路。 - 【請求項４】第１項において、 上記ヒューズブロックグループはリペアアドレスを貯蔵
する多数のヒューズブロックと、 多数のインバータ及びノアゲートにより構成され上記ヒ
ューズブロックに貯蔵されたリペアアドレスによって出
力信号を決定する第１コントロール回路と、 上記第１コントロール回路の出力信号によってアドレス
制御信号を発生させる第２コントロール回路と、 エンコーダとにより構成され上記第１コントロール回路
の出力信号によって内部アドレスを発生させる第３コン
トロール回路とによりなるが、各ヒューズブロックにリ
ペアのためにメモリされたリペアアドレスが相互同一の
場合、最後にヒューズブロックに入力されたリペアアド
レスによって上記アドレス制御信号及び内部アドレスを
発生することを特徴とするフラッシュメモリセルのリペ
ア回路。 - 【請求項５】フラッシュメモリセルのリペア方法におい
て、 ヒューズブロックグループにおいて発生された内部アド
レス及びアドレス制御信号と、コラムアドレスバッファ
を経由した外部アドレスがアドレスコントロール回路に
供給されるようにする過程と、 ノーマル動作時、上記コラムアドレスバッファからの外
部アドレスは上記アドレスコントロール回路の動作によ
ってコラムデコーダに入力されるようにし、リペア動作
時、ヒューズブロックグループからのアドレス制御信号
及び内部アドレスを入力とする上記アドレスコントロー
ル回路の動作によって上記内部アドレスが上記コラムデ
コーダに入力され、不良セルの存在するコラムはディス
エーブル、そしてリダンダンシーセルの存在するリダン
ダンシーコラムはエネーブルされるようにする過程とか
らなることを特徴とするフラッシュメモリセルのリペア
方法。 - 【請求項６】第５項において、 上記アドレスコントロール回路はアドレス制御信号及び
インバータを通じて反転された上記アドレス制御信号を
各々入力とする多数の伝送ゲートの動作により上記内部
及び外部アドレスが選択的にコラムデコーダに供給され
るようにすることを特徴とするフラッシュメモリセルの
リペア方法。 - 【請求項７】第５項において、 上記ヒューズブロックグループは各ヒューズブロックに
リペアのためにメモリされたリペアアドレスが相互同一
の場合、最後にメモリされたアドレスによってアドレス
制御信号及び内部アドレスを発生することを特徴とする
フラッシュメモリセルのリペア方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-25228 | 1995-08-17 | ||
| KR1019950025228A KR100217910B1 (ko) | 1995-08-17 | 1995-08-17 | 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106695A JPH09106695A (ja) | 1997-04-22 |
| JP2916417B2 true JP2916417B2 (ja) | 1999-07-05 |
Family
ID=19423620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21560396A Expired - Fee Related JP2916417B2 (ja) | 1995-08-17 | 1996-08-15 | フラッシュメモリセルのリペア回路及びリペア方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5748526A (ja) |
| JP (1) | JP2916417B2 (ja) |
| KR (1) | KR100217910B1 (ja) |
| GB (1) | GB2304431B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542688B1 (ko) * | 1998-12-30 | 2006-04-20 | 주식회사 하이닉스반도체 | 리페어 레지스터 셀의 독출 디스터번스 검출 회로 및그의 소거 방법 |
| JP3877121B2 (ja) * | 2000-01-19 | 2007-02-07 | 沖電気工業株式会社 | 半導体記憶装置 |
| US6977842B2 (en) * | 2003-09-16 | 2005-12-20 | Micron Technology, Inc. | Boosted substrate/tub programming for flash memories |
| US7212447B2 (en) * | 2005-08-04 | 2007-05-01 | Micron Technology, Inc. | NAND flash memory cell programming |
| KR100761395B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4310901A (en) * | 1979-06-11 | 1982-01-12 | Electronic Memories & Magnetics Corporation | Address mapping for memory |
| US5200922A (en) * | 1990-10-24 | 1993-04-06 | Rao Kameswara K | Redundancy circuit for high speed EPROM and flash memory devices |
| JP2738195B2 (ja) * | 1991-12-27 | 1998-04-08 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| KR950000275B1 (ko) * | 1992-05-06 | 1995-01-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 컬럼 리던던시 |
| US5471431A (en) * | 1993-04-22 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Structure to recover a portion of a partially functional embedded memory |
| JPH0785689A (ja) * | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JP3281203B2 (ja) * | 1994-12-07 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-08-17 KR KR1019950025228A patent/KR100217910B1/ko not_active IP Right Cessation
-
1996
- 1996-08-15 GB GB9617165A patent/GB2304431B/en not_active Expired - Fee Related
- 1996-08-15 JP JP21560396A patent/JP2916417B2/ja not_active Expired - Fee Related
- 1996-08-15 US US08/698,514 patent/US5748526A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2304431A (en) | 1997-03-19 |
| KR970012777A (ko) | 1997-03-29 |
| KR100217910B1 (ko) | 1999-09-01 |
| JPH09106695A (ja) | 1997-04-22 |
| GB2304431B (en) | 1999-10-27 |
| GB9617165D0 (en) | 1996-09-25 |
| US5748526A (en) | 1998-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2930773B2 (ja) | プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 | |
| US20020085419A1 (en) | Nonvolatile semiconductor memory device and data input/output control method thereof | |
| US20030061437A1 (en) | Latched address multi-chunk write to EEPROM | |
| US9312032B2 (en) | Semiconductor memory apparatus and data processing system with main memory blocks and redundant memory blocks sharing a common global data line | |
| JPH05298895A (ja) | 誤り訂正回路を備えた不揮発性メモリ装置 | |
| US20090161435A1 (en) | Non-volatile memory device and method of programming the same | |
| JPH02142000A (ja) | 半導体記憶装置 | |
| JP2001291394A (ja) | 半導体記憶装置およびその救済方法 | |
| JP2001358296A (ja) | 半導体集積回路装置 | |
| JPH0877794A (ja) | 半導体記憶装置 | |
| KR0172745B1 (ko) | 플래쉬 메모리 장치 | |
| KR960011542B1 (ko) | 반도체 메모리 장치 | |
| JP2916417B2 (ja) | フラッシュメモリセルのリペア回路及びリペア方法 | |
| JPH05258586A (ja) | 不揮発性半導体メモリ装置 | |
| GB2251325A (en) | Circuit for controlling the output of a sense amplifier | |
| US8587978B2 (en) | Nonvolatile memory apparatus, repair circuit for the same, and method for reading code addressable memory data | |
| JP3636879B2 (ja) | 半導体メモリ装置のローデコーダ | |
| JPH05334897A (ja) | 半導体記憶装置 | |
| KR100908541B1 (ko) | 불휘발성 메모리 소자의 카피백 프로그램 방법 | |
| US6920073B2 (en) | Row redundancy circuit and repair method | |
| KR100443527B1 (ko) | 로오 리던던시 회로 | |
| KR100255520B1 (ko) | 여분의데이터램을구비한캐쉬메모리장치 | |
| JPH09213096A (ja) | 半導体記憶装置 | |
| JP2954286B2 (ja) | 半導体記憶装置 | |
| SU1043741A1 (ru) | Запоминающее устройство |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100416 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100416 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110416 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110416 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120416 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140416 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |