JP2916417B2 - フラッシュメモリセルのリペア回路及びリペア方法 - Google Patents
フラッシュメモリセルのリペア回路及びリペア方法Info
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
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Description
ルのリペア(repair)回路及びリペア方法に関
し、特にコラムリペアを実施するためノーマル(nor
mal)状態では外部アドレスをコラムデコーダで供給
し、リペア時には内部アドレスをコラムデコーダに供給
するアドレスコントロール回路を使用するフラッシュメ
モリセルのリペア回路及び方法に関するものである。
cell)以外のセルを予め作って若しメインセルの
うち不良セルが発生した場合、この不良セルを予め作っ
ておいた余分のセルで代替することを意味する。
モリセルのプログラム及び消去確認時リダンダンシー
(redundancy)回路及びリダンダンシーの為
のリダンダンシーデコーダ回路等により回路が複雑にな
る。なお、コラムリペア(column repai
r)はローリペア(row repair)よりリペア
効率を向上し得るが、これを具現するためのリペア動作
が大変複雑になる。その理由は、セルに貯蔵されたデー
タを読出(read)及び書入(write)するとき
選択されたセル周囲の状態が他のセルに比べ非常に複雑
であるからである。
ル回路を使用しノーマル(normal)状態ではコラ
ムアドレスバッファから出力される外部アドレスをコラ
ムデコーダ(column decoder)に供給
し、リペア時にはヒューズブロック内部において発生す
る内部アドレスをコラムデコーダに供給されるようにす
ることにより、上記の短所を解消することができるフラ
ッシュメモリセルのリペア回路及びリペア方法を提供す
ることにその目的がある。
レスピンから外部アドレスを入力とするコラムアドレス
バファと、内部アドレス及びアドレス制御信号を生成す
るヒューズブロックグループと、上記アドレス制御信号
によって上記外部アドレス及び内部アドレスを選択的に
出力するアドレスコントロール回路と、上記アドレスコ
ントロール回路の出力によって各モードに適当なビット
ラインを選択するためのコラムデコーダと、上記アドレ
スピンから出力される外部アドレスを入力とするローデ
コーダと、上記コラムデコーダ及びローデコーダ間に接
続されるフラッシュメモリセル群により構成されること
を特徴とする。
回路を使用しノーマル状態でコラムアドレスバッファか
ら出力される外部アドレスがコラムデコーダに供給され
るようにし、リペア時にはヒューズブロック内部で発生
する内部アドレスがコラムデコーダに供給されることを
特徴とする。
発明を詳細に説明する。第1図は、本発明によるフラッ
シュメモリセルのリペア回路図であり、アドレスピン
(1)からの外部アドレス(A0乃至An)を入力とす
るコラムアドレスバッファ(2)と、上記アドレスバッ
ファ(2)を経由した外部アドレス(A0乃至An)と
ヒューズブロックグループ(5)から生成された内部ア
ドレス(A0乃至An)及びアドレス制御信号(ADD
CTL)を各々入力とするアドレスコントロール回路
(3)と、上記アドレスコントロール回路(3)の出力
を入力とし、各動作モード(即ち、プログラム、消去、
及び読出モード)時に、該当ビットライン(B /L)
を選択するためのコラムデコーダ(5)と、上記アドレ
スピン(1)から出力される外部アドレス(0乃至N)
をローアドレスバッファ(2A)を通じて入力とするロ
ーデコーダ(7)と、上記コラムデコーダ(4)及びロ
ーデコーダ(7)の間に接続されるフラッシュメモリセ
ル群(6)で構成されるフラッシュメモリセルのリペア
回路動作を下記の如く説明する。
類のアドレス(外部及び内部アドレス)及びアドレス制
御信号(ADDCTL)が入力される。即ち、アドレス
ピン(1)から入力される外部アドレス(Ao乃至A
n)と、ヒューズブロックグループ(5)から生成され
る内部アドレス(Ao乃至An)及びアドレス制御信号
(ADDCTL)が各々入力される。
部アドレス(A0乃至An)は上記コラムアドレスバッ
ファ(2)及びアドレスコントロール回路(3)を通じ
てコラムデコーダ(4)に供給される。上記ヒューズブ
ロックグループ(5)においてはリペア(repai
r)されるコラム(column)の位置により選択的
に該当アドレスを発生する。又、セルの読出及び消去確
認動作時に不良セルが検出されると、アドレス制御信号
(ADDCTL)を発生させる。上記アドレス制御信号
が発生されると、上記ヒューズブロックグループ(5)
から生成された内部アドレス(A0乃至An)がアドレ
スコントロール回路(3)を通じてコラムデコーダ
(4)に供給される。
ダンダンシーセルが存在するリダンダンシーコラムをエ
ネーブル(enable)させ、不良セルが存在するコ
ラムをディスエーブル(disable)させるための
アドレスを発生させる役割もする。例えば、セルの読出
及び消去確認動作時にセルが正常に動作しているとき
は、上記アドレス制御信号は発生しない。したがって、
上記アドレスピン(1)から入力される外部アドレス
(A0乃至An)が上記コラムアドレスバッファ(2)
及びアドレスコントロール回路(3)を通じてコラムデ
コーダ(4)に供給される。
良セルが検出されると、上記ヒューズブロックグループ
(5)から上記アドレス制御信号(ADDCTL)及び
内部アドレス(A0乃至An)が発生する。この際、上
記ヒューズブロックグループ(5)から生成された内部
アドレス(A0乃至An)がアドレスコントロール回路
(3)を通じてコラムデコーダ(4)に供給されリペア
動作が進行する。
ン(1)から入力される外部アドレス(A0乃至An)
がコラムデコーダ(4)に供給され、リペア時にはヒュ
ーズブロックグループ(5)において発生した内部アド
レス(A0乃至An)がコラムデコーダ(4)に供給さ
れる。
路の詳細回路図であり、上記コラムアドレスバッファ
(2)及びヒューズブロックグループ(5)とコラムデ
コーダ(4)間に接続され、上記アドレス制御信号(A
DDCTL)及びインバータ(GI)を経由した上記ア
ドレス制御信号(ADDCTL)を各々入力とする多数
の伝送ゲート(T1乃至Tn)で構成されるアドレスコ
ントロール回路(3)の動作を次の如く説明する。
(ADDCTL)はロー(low)状態である。したが
って、上記多数の伝送ゲート(Tl乃至Tn)のうち奇
数の伝送ゲート(Tl、T3乃至Tn−1)がターンオ
ン(turn on)され上記コラムアドレスバッファ
(2)から出力される外部アドレス(Ao乃至An)が
コラムデコーダ(4)に供給される。
DCTL)はハイ(high)状態になる。したがって
上記多数の伝送ゲート(Tl乃至Tn)のうち偶数の伝
送ゲート(T2、T4乃至Tn)がターンオン(tur
n on)され、上記ヒューズブロックグループ(5)
から生成された内部アドレス(Ao乃至An)が上記コ
ラムデコーダ(4)に供給される。
回路図であり、リペアアドレスを貯蔵している多数のヒ
ューズブロック(K1乃至Kn)と、各ヒューズブロッ
ク(K1乃至Kn)にリペアのためメモリ(memor
y)されたリペアアドレスが相互同一の場合、最後に入
力されたコラムアドレスをエンコーダ(encode
r)に伝達するための第1コントロール回路(5A)
と、上記第1コントロール回路(5A)から発生する信
号を入力とするノアゲートで構成され、アドレス制御信
号(ADDCTL)を発生するための第2コントロール
回路(5B)と、エンコーダで構成され内部アドレス
(A0乃至An)を発生するための第3コントロール回
路(5C)で構成されるヒューズブロックグループの動
作を次の如く説明する。
ューズブロック(K1乃至Kn)及びエンコーダ間に多
数のインバータ(G1乃至Gn)及びノアゲート(NO
R1乃至NORn)の組合せによりリペアコラムをエネ
ーブルさせることに適当な内部アドレスを発生する。各
ヒューズブロック(K1乃至Kn)にリペアのためメモ
リ(memory)されたリペアアドレスが相互同一の
場合(即ち、リペアしたコラムの不良により他のリペア
用コラム、即ち他のリダンダンシーコラムに変わった
時)、そのうち最後に入力されたコラムアドレスがエン
コーダに供給される。
例えばプログラム又は消去動作を施し、確認動作を施し
た結果、正規メモリセル群の中でいずれか一つのコラム
に存在するメモリセルが不良と判定されたと仮定する。
不良と判定されたメモリセルをリペアさせるために、第
1ヒューズブロック(K1)に例えばアドレス(A0)
をプログラムさせ、上記不良判定されたメモリセルの存
在するコラムが第1リダンダンシーコラムに代替される
ようにする。ところが、以後上記のようなリペア動作に
よって代替された第1リダンダンシーコラムに存在する
メモリセルが不良と判定される場合、第2ヒューズブロ
ック(K2)にアドレス(A0)をプログラムさせ、第
1リダンダンシーコラムが第2リダンダンシーコラムに
代替されるようにする。以後、上記アドレスピン(1)
を通じて外部アドレス(A0)が入力されると、上記ヒ
ューズブロックグループ(5)では次のような動作が行
われる。入力された上記外部アドレス(A0)は上記第
1及び第2ヒューズブロック(K1及びK2)の各ヒュ
ーズ比較器でそれぞれ比較され、上記外部アドレス(A
0)と上記第1及び第2ヒューズブロック(K1及びK
2)にそれぞれプログラムされたアドレス(A0)が同
一の場合、上記第1及び第2ヒューズブロック(K1及
びK2)からハイ状態の信号がそれぞれ出力される。し
かし、第1ヒューズブロック(K1)の出力信号は第1
コントロール回路(5A)の第1インバータ(G11)
を通じてロー状態に反転されて第1NORゲート(NO
R1)に入力され、第2ヒューズブロック(K2)の出
力信号はハイ状態で第1NORゲート(NOR1)に入
力される。ロー状態及びハイ状態の信号を入力した第1
NORゲートにおいてロー状態の信号を出力してエンコ
ーダに入力されるようにする。一方、ハイ状態の第2ヒ
ューズブロック(K2)の出力信号が第2インバータ
(G12)を通じてロー状態に反転された後第2NOR
ゲート(NOR2)を通じてハイ状態になってエンコー
ダに入力される。このとき、第1及び第2NORゲート
(NOR1及びNOR2)に入力される他のヒューズブ
ロック(K3乃至Kn)の出力信号はロー状態を維持す
ることになり、これは他のヒューズブロックにリペアの
ためのアドレスが入力されないからである。
においては上記第1コントロール回路(5A)で発生す
る信号によりアドレス制御信号(ADDCTL)が発生
する。上記第3コントロール回路(5C)においては上
記第一コントロール回路(5A)で発生する信号により
エンコーダを通じて内部アドレス(Ao乃至An)を発
生する。
ントロール回路を使用してノーマル(normal)状
態ではコラムアドレスバッファから出力される外部アド
レスをコラムデコーダに供給し、リペア時には内部で発
生された内部アドレスをコラムデコーダに供給すること
により効果的にコラムリペア動作を進行することがで
き、更にコラムリペア効率を向上させることに卓越した
効果がある。
路図である。
である。
である。
Claims (7)
- 【請求項1】アドレスピンから外部アドレスを入力とす
るコラムアドレスバッファと、 内部アドレス及びアドレス制御信号を生成するヒューズ
ブロックグループと、 上記アドレス制御信号にしたがって上記外部アドレス及
び内部アドレスを選択的に出力するアドレスコントロー
ル回路と、 上記アドレスコントロール回路の出力にしたがって該当
ビットラインを選択するためのコラムデコーダと、 上記アドレスピンから出力される外部アドレスを入力と
するローアドレスバッファと、 上記ローアドレスバッファを通じて外部アドレスを入力
とするローデコーダと、 上記コラムデコーダ及びローデコーダ間に接続されるフ
ラッシュメモリセル群とにより構成されることを特徴と
するフラッシュメモリセルのリペア回路。 - 【請求項2】第1項において、上記アドレスコントロー
ル回路は上記アドレス制御信号によってノーマル時には
上記コラムアドレスバッファからの外部アドレスを出力
し、リペア時には上記ヒューズブロックグループからの
内部アドレスを出力するように構成されることを特徴と
するフラッシュメモリセルのリペア回路。 - 【請求項3】第1項において、 上記アドレスコントロール回路は上記コラムアドレスバ
ッファ及びヒューズブロックグループとコラムデコーダ
間に接続され、 上記アドレス制御信号及びインバータを通じて反転され
た上記アドレス制御信号を各々入力として上記コラムア
ドレスバッファからの外部アドレス及びヒューズブロッ
クグループからの内部アドレスを選択的に出力する多数
の伝送ゲートで構成されることを特徴とするフラッシュ
メモリセルのリペア回路。 - 【請求項4】第1項において、 上記ヒューズブロックグループはリペアアドレスを貯蔵
する多数のヒューズブロックと、 多数のインバータ及びノアゲートにより構成され上記ヒ
ューズブロックに貯蔵されたリペアアドレスによって出
力信号を決定する第1コントロール回路と、 上記第1コントロール回路の出力信号によってアドレス
制御信号を発生させる第2コントロール回路と、 エンコーダとにより構成され上記第1コントロール回路
の出力信号によって内部アドレスを発生させる第3コン
トロール回路とによりなるが、各ヒューズブロックにリ
ペアのためにメモリされたリペアアドレスが相互同一の
場合、最後にヒューズブロックに入力されたリペアアド
レスによって上記アドレス制御信号及び内部アドレスを
発生することを特徴とするフラッシュメモリセルのリペ
ア回路。 - 【請求項5】フラッシュメモリセルのリペア方法におい
て、 ヒューズブロックグループにおいて発生された内部アド
レス及びアドレス制御信号と、コラムアドレスバッファ
を経由した外部アドレスがアドレスコントロール回路に
供給されるようにする過程と、 ノーマル動作時、上記コラムアドレスバッファからの外
部アドレスは上記アドレスコントロール回路の動作によ
ってコラムデコーダに入力されるようにし、リペア動作
時、ヒューズブロックグループからのアドレス制御信号
及び内部アドレスを入力とする上記アドレスコントロー
ル回路の動作によって上記内部アドレスが上記コラムデ
コーダに入力され、不良セルの存在するコラムはディス
エーブル、そしてリダンダンシーセルの存在するリダン
ダンシーコラムはエネーブルされるようにする過程とか
らなることを特徴とするフラッシュメモリセルのリペア
方法。 - 【請求項6】第5項において、 上記アドレスコントロール回路はアドレス制御信号及び
インバータを通じて反転された上記アドレス制御信号を
各々入力とする多数の伝送ゲートの動作により上記内部
及び外部アドレスが選択的にコラムデコーダに供給され
るようにすることを特徴とするフラッシュメモリセルの
リペア方法。 - 【請求項7】第5項において、 上記ヒューズブロックグループは各ヒューズブロックに
リペアのためにメモリされたリペアアドレスが相互同一
の場合、最後にメモリされたアドレスによってアドレス
制御信号及び内部アドレスを発生することを特徴とする
フラッシュメモリセルのリペア方法。
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