SU1043741A1 - Запоминающее устройство - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матрицу основных и дополнительных элементов пам ти, дешифраторы адреса, первую и вторую группы программируемых элементов пам ти, блоки считывани , блок вывода данных, группы элементов И, элемент НЕ, элемент ИЛИ и элементы И, причем адресные входы основных и дoпoJ нитeльныx элементов пам ти подключены к выходам первого дешифратора адреса, инверсные выходы элементов И первой и второй групп соединены с входами записи основных и дополнительных элементов пам ти соответственно, пр мые выходы элементов И первой группы и выходы основных элементов пам ти подключены к информационным входам первого блока считывани , управл ющие выходы которого соединены с выходами второго деигифра1гора адреса, первыми входами элементов И первой группы и входгили программируемых элементов пам ти первой группы, выходы которых подключены ко входу элемента ЙЕ, первому , входу первого элемента И и первым входам элементов И второй группы, вторые входы которых соединены с выходами третьего дешифратора адреса и управл квдими входами второго блоки считывани , информационные входы которого подключены к выходам дополнительных элементов пам ти и выходам элементов И второй группы, выход элемента НЕ соединен с первым входом второго элемента И и вторыми входами элементов И первой группы, выходы перв.ого и второго блоков считывани  подключены к вторым входам второго и первого элементов И соответственно , выходы которых соединены с входами элемента ИЛИ, выход которого подключен к первому вХойу бло ка вывода данных, выход которого  вл етс  выходом устройства, а второ вход  вл етс  управл ющим входом уст ройства и соединен с третьими входги и элементов И первой и второй групп, четвертые и п тые входы которых соответственно объединены и  вл ютс  входом записи и входом разре-шени  записи устройства, адресными 4 СО входами которого  вл ютс  входы второго дешифратора адреса, о т л и- ча.ющеес  тем, что, с целью 4 повыцени  быстродействи  устройства , в него введены треть  группа элементов И, выходы которых подключены к .входам элементов ИЛИ группы входы которых подключены к входам Третьего дешифратора адреса-, причем первые входы элементов И. третьей группы соединены с выходами программируемых, элементов пам ти второй группы, а вторые входы - с входами второго дешифратора адреса.

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано при изготовлении больших интегральных схем запоминающих: устройств . Известно запоминающее устройство содержащее матрицу элементов пам ти схемы логики обращени  и коррекции, позвол ющие производить обход дефек ных разр дов элементов пам ти благо дар  наличию дополнительных избыто  ых разр дов в матрице l . Недостатком этого устройства  вл етс  низка - надежность. Наиболее близким по технической сущности к изобретению  вл етс  запоминающее устройство, содержащее дешифратор адреса слова, соединенны с адресньлми шинами матрицы элементо пам ти, разр дные шины которой соединены с выходами первый и вторых вентилей, информационными входами первого и второго блоков считывани  управл ющие входы первого блока счи тывани  соединены с выходами дешифратора адреса разр да, первыми входами первых вентилей и адресными входами первых программируемых элементов пам ти, вторые, третьи, четвертые и п тые входы первых и вторых вентилей соединены соответственно с шинами разрешени  записи, упра лели  и первым входом выходного бло ка, разр дной шиной первых программи руемых элементов пам ти и первыми входами первого и второго элементов И через инвертор и нейосредственио, первые входы вторых вентилей соединены с выходами дополнительного дешифратора и управл ющими входами .второго блока считывани , выходы первого и второго блоков считывани  соединены соответственно с вторыми входами первого и второго элементов И, выходы первого и второго элементов И соединены через элемент ИЛИ с вторым входом выходного блока, выход выходного блока  вл етс  выходом устройства, входы дешифратора адреса разр да, вторые программируемые элементы пам ти, программирование первы и вторых программируемых элементов пдм ти осуществл етс  с помощью лазера 2 . Недостатками известного устройства  вл ютс  сложность схем коррекции из-за необходимости хранить код адреса дефектного разр да в дополнительной пам ти и низкое быстродействие из-за необходимости проведени  контрольного считывани  в режиме записи дл  определени  дефектности разр да. Целью изобретени   вл етс  повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее матрицу основных и дополнительных элементов лам ти, дешифраторы адреса, первую и вторую группы программируемых элементов пам ти , блоки считывани , блок вывода данных, группы элементов И, элемент НЕ, элемент ИЛИ и элементы И адресные входы основных и дополнительных элементов пам ти подключены к выходам первого дешифратора адреса, инверсные выходы элементов И первой и второй групп соединены с входами записи основных и дополнительных элементов пам ти соответственно, пр мые выходы элементов И первой группы и выходы основных элементов пам ти подключены к информационным входам первого блока считывани , управл ющие входы которого соединены с выходами второго дешифратора адреса, первыми входами элементов И первой группы и входами программируемых элементов пам ти первой группы, выходы которых подключены к входу элемента НЕ, первому входу первого элемента И и первым входам элементов .И второй группы, вторые входы которых соединены с выходами третьего дешифратора адреса и управл ющими входами второго блока считывани , информационные входы которого подключены к выходам дополнительных элементов пам ти ,и выходам элементов И второй группы, в.ыход элемента НЕ соединен с первым входом второго элемента И и вторыми входами элементов И первой группы, выходы первого и второго блЪков считывани  подключеньа к вторым входам второго и первого элементов И соответс твенно , выходы которых соединены с входами элемента ИЛИ, выход которого подключен к первому входу блока вывода данных, вьисод которого  вл етс  выходом устройства, а второй вход  вл етс  управл ющим входом устройства и соединен с третьими входвв«1И элементов И первой и второй групп, четвертые и п тые входы которых соответственно объединены и  вл ютс  входом записи и входом разрешени  записи -устройства, адресными входами которого  вл ютс  входы второго дешифратора адреса, введены треть  группа элементов И, вы- . ходы которых соединены с входами элементов ИЛИ группы, выходы которых подключены к входам третьего дешифратора адреса, причем первые входы элементов И третьей группы соединены с выходами программируемых элементов пам ти второй группы, а вторые входыс входами второго дешифратора адреса. На чертеже изображена функциональна  схема предлагаемого устройства. Устройство содержит матрицу 1 основных- 2 и дополнительных 3 элементов пам ти с адресными i и разр днети 5 шинами, первый дешифратор 6 адреса, предназначенный дл  дешифрации адреса слова, первую 7 и втору з 8 группы элементов И, первый 9 и вто рой 10 блоки считывани . На чертеже обозначены управл ющие входы.11 первого блока считывание. Устройство со держит также второй ЛеЪифратор 12 ад реса, предназначенный дл  дешифрации адреса -разр да основных элементов пам ти, первую группу программируемых элементов 13 пам ти. На чертеже обозначены также вход 14 разрешени  .записи, вход 15 зэписи и управл ющий вход 16 устройства. Устройство содержит также блок 17 вывода данных с выходом 18, первый 19 и второй 20 элементы И, элемент НЕ 21, третий дешифратор 22 адреса, предназначенный дл  дешифрации адреса разр да дополнительных элементов пгад ти, с выходами 23, элемент ИЛИ 24, вторую группу программируемых элементов 25 пам ти. На чертеже обозначены также адресные входы 26 устройства. Кроме того, устройство содер жит третью . . группу элементов И 27 с первыми входами 28 и группу элементов ИЛИ 29 с выходами 30. Программируемые элементы пам ти первой группы организованы в матрицу с одноразр дной шиной 31 и 2 адрес.- ными входами, где k - число основных элементов пам ти. Программирование элементов 13 и 25 пам ти осуществл етс  путем переж гани  плавки св зей с помощью лазера . , . . . . Устройство работает следующим образом . При изготовлении и при обнаружени дефектных элементов 2 пам ти в матри це 1 в программируенвле элементы 13 пам ти, соответствующие дефектным . разр дам в матрице 1, занос тс  едйничные сигналы. Кроме того, путем программировани  единичных бигналов в элементах 25 пам ти на выходы 30 коглиутируютс  п разр дов из k входов 26 (гдеп и).При коррекции двух дефектных разр дов используетс  только один любой разр д входного адреса, в котором сигнгшы отличаютс  друг от друга (при дефектности, например, разр дов в матрице 1 с адресами 10000 и11000. второ слева адресный разр д выбираетс  на выход 30) . При коррекции одного дефектного разр да в разр дах элементов 2 пам ти матрицы 1 вначале выбираетс  в дефектном входом адресе 26 разр д, содержащий нулевой сигнал, путем программировани  соответствующего элемента 25 пам ти. Если же разр д элементов 3 пам ти матрицы 1 соответствующий этому адресу,  вл етс  также дефектным, то в адресе на входах 26 выбираетс  дополнительНО еще один разр д, содержащий единичный сигнал, путем программировани  второго из элементов 25 пам ти. При эксплуатации при записи информации- на входы 14-16 устройства подаютс  сигналы разрешени  записи, записи и управлени  соответственно. ПриЭТОМ происходит возбуждение дешифраторов 6 и 12 в соответствии с кодом адреса запрашиваемого элемента 2 пам ти матрицы 1. Возбужденный выход 4 дешифратора подключает элементы 2 и 3 пам ти выбранного слова к разр дным шинам 5.. Одновременно происходит опрос соответствующего элемента 13 пам ти единичным сигналом , с одного из входов 11 дешифратор; ра 12.Если опрашиваетс  исправный разр д элементов 2 пам ти/ то на шине 31 по витс  нулевой сигнал, который закроет элементы И 8 и, проход  через элемент НЕ 21, откроет элементы И 7. Тем самым, в разр д элементов 2 пам ти матрицы 1, открытый сигна .лом с одного из выходов 11 дешифратора 12, происходит запись информации , поступающей по входу 15. Если опрашиваетс  дефектный разр д элементов 2 пам ти, то на шине 31 по витс  единичный сигнал, который откроет вторые элементы И 8 и, проход  через элемент НЕ 21, закроет элементы НЕ 7. Тогда в разр д элементов 3 произойдет записБ информации по алресу, поступающему с выходов 30 элементов ИЛИ 29 и вычисленному де П1ифратором 22. Пр мой и инверсный сигналы с двух 23 дешифратора 22. управл ют выбором соответственно первого-и второго разр дов элементов 3 пам ти матрицы 1. Сигнал на выходе 30 элемента ИЛИ 29 соответствует сигналу на однсзм из входов26, в котором сигналы в адресах двух дефектных разр дов ;Отлччаютс  друг от друга. Если же в матрице 1 содержитс  два дефектных разр да, один из которых относитс  к элементам 3 пам ти , то благодар  соответствующему программированию при производстве всегда будет опрашиватьс  один из .исправных разр дов элементов 3 пам ;ти по нулевому или единичному сигналу с выхода 30. В режиме считывани  сигналы на входах 14 и 15 отсутствуют. При этом элементы И 7 и 8 заперты, а сигнал О7СОСТОЯНИИ опрашиваемого основного 2 или дополнительного 3 элементов пам ти матрицы 1 поступает с выходов блоков 9 или 10 через элементы И 20 19, элемент ИЛИ 24, блок 17 на выход 18 устройства. Так же как и в режиме записи, выделение хранигмого сигнала или с блока 9, или с блока 10 зависит от сигнала на

шине 31 элементов 13 пам ти, т.е. от того, опрашиваетс  исправный или дефектный элементы 2 пам ти матрицы 1.

Таким образом, предлагаемое устройство , как и известное, позвол ет производить коррекцию дефектных разр дов в матрице 1 элементов 2 пам ти, при наличии дополнительных элементов 3 пам ти в матрице, но более эффективно, поскольку требуетс  только К программируемых элементов пам ти, Кроме того, в предлагаемом устройстве не производитс 

контрольное считывание в режиме записи дл  определени  местоположени  дефектов, что увеличивает быстродействие устройства при эксплуатации причем дефекты корректируютс  и в дополнительных элементах 3 пам ти , поэтому надежность этого устройства выше, чем у известного.

Технико-экономическое преимуадество предлагаемого устройства заклйчаетс  в его более высоких быстродействии и надежности по сравнению с известным.

2ff

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матрицу основных и дополнительных элементов памяти, дешифраторы адреса, первую и вторую группы программируемых элементов памяти, блоки считывания, блок вывода данных, группы элементов И, элемент НЕ, элемент ИЛИ и элементы И, причем адресные входы основных и дополнительных элементов памяти подключены к выходам первого дешифратора адреса, инверсные выходы элементов И первой и второй групп соединены с входами записи основных и дополнительных элементов памяти соответственно, прямые выходы элементов И первой группы и выходы основных элементов памяти подключены к информационным входам первого блока считывания, управляющие выходы которого соединены с выходами второго дешифратора адреса, первыми входами элементов И первой группы и входами программируемых элементов памяти первой группы, выходы которых подключены ко входу элемента ЙЕ, первому , входу первого элемента И и первым входам элементов И второй группы, вторые входы которых соединены с выходами третьего дешифратора адреса и управляющими входами второго блокё считывания, информационные входы которого подключены к выходам дополнительных элементов памяти и выходам элементов И второй группы, выход элемента НЕ соединен с первым входом второго элемента И и вторыми входами элементов И первой группы, выходы первого и второго блоков считывания подключены к вторым входам второго и первого элементов И соот ветственно, выходы которых соединены с входами элемента ИЛИ, выход которого подключен к первому вХойу блока вывода данных, выход которого является выходом устройства, а второй вход является управляющим входом устройства и соединен с третьими входами элементов И первой и второй групп, четвертые и пятые входы которых соответственно объединены и являются входом записи и входом разрешения записи устройства, адресными входами которого являются входы второго дешифратора адреса, о т л ича.ющееся тем, что, с целью повышения быстродействия устройства, в него введены третья группа элементов И, выходы которых подключены к входам элементов ИЛИ группы,входы которых подключены к входам Третьего дешифратора адреса·, причем первые входы элементов И. третьей группы j соединены с выходами программируемых, элементов памяти второй группы, а вторые входы - с входами второго дешифратора адреса.

   SU ... 1043741 >