CN107077875B - 自旋转移力矩存储器中的写操作 - Google Patents
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Abstract
描述用于自旋转移力矩(STT)存储器中的写操作的设备、系统和方法。在一个实施例中，一种存储器包括：至少一个自旋转移力矩(STT)存储器装置；邻近STT存储器装置的温度传感器；以及控制器，包括至少部分含有硬件逻辑的逻辑，以监视温度传感器的输出，在温度传感器的输出未能超过阈值温度时实现第一写操作协议，以及在温度传感器的输出超过阈值温度时实现第二写操作协议。还公开并且要求保护其他实施例。
Description
技术领域
一般来说，本公开涉及电子领域。更具体来说，本发明的一些实施例一般涉及自旋转移力矩存储器中的写操作。
背景技术
许多电子装置包括存储器系统，所述存储器系统可使用本地，快速存取存储器(其经常实施为非易失性存储器)来实现。自旋转移力矩(STT)存储器作为用于非易失性存储器系统的技术而开发。相应地，管理STT存储器系统中的写操作的技术可例如在用于电子装置的存储器系统中发现是有效用的。
附图说明
参考附图提供详细描述。不同图中相同的参考标号的使用指示类似或相同项。
图1是按照本文所讨论的各种示例、用来实现自旋转移力矩(STT)存储器中的写操作的设备的组件的示意框图说明。
图2是按照本文所讨论的各种示例的自旋转移力矩(STT)存储器的架构的示意框图。
图3、图4和图5是示出按照本文所讨论的各种实施例、用来实现自旋转移力矩(STT)存储器中的写操作的方法中的操作的流程图。
图6-10是按照本文所讨论的各种实施例、可适应于实现自旋转移力矩(STT)存储器中的写操作的电子装置的示意框图说明。
具体实施方式
在以下描述中，陈述了许多具体细节，以便提供对各种实施例的透彻了解。然而，本发明的各种实施例可在没有所述具体细节的情况下被实践。在其他实例中，已没有详细描述众所周知的方法、过程、组件和电路，以免使本发明的特定实施例难以理解。此外，可使用诸如集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)、或者硬件和软件的某种组合的各种部件，来执行本发明的实施例的各个方面。为了便于本公开，对“逻辑”的引用应意味着硬件、软件或它们的某种组合。
自旋转移力矩(STT)存储器技术，其通过软铁磁材料的自旋取向来存储数据并且显现电流感应切换，是一种有吸引力的新存储器技术，因为它是CMOS逻辑兼容的、可缩放的，并且具有高密度。此外，它是非易失性的，并且具有有竞争力的读等待时间。STT随机存取存储器(RAM)是电阻RAM类型，其利用两层磁性材料，其中一个固定层和一个自由层。自旋极化电流穿过装置以便在磁性层中创建平行(P)或反平行(AP)极化，从而存储信息。
STT存储器的操作特性响应温度上的改变而改变。更具体来说，在低温，STT存储器要求在相对长的脉冲中施加相对高的电流级别，以实现写操作。实现STT存储器中的写操作所要求的时间和电流级别随着存储器的温度升高而降低。此外，STT存储器单元在高温下的读操作期间倾向于不希望的翻转(即，改变其逻辑状态)。
在本文所述的一些示例中，本文所述主题通过在STT存储器的温度未能超过温度阈值时实现第一写操作协议并且在STT存储器的温度超过温度阈值时实现第二写操作协议，来解决这些和其他问题。第一写操作协议仅在正由写操作进行修改的存储器单元中实现写操作，以便节省时间和能量。第二写操作协议实现写操作，而不管存储器单元是否正被修改。
下面参考图1-10来描述其他细节。
图1是按照本文所讨论的各种示例、用来实现自旋转移力矩(STT)存储器中的写操作的设备的组件的示意框图说明。参考图1，在一些实施例中，中央处理器封装100，其可包括耦合到控制集线器120和本地存储器130的一个或多个处理器110。控制集线器120包括存储器控制器122和存储器接口124。
存储器接口124通过通信总线160来耦合到存储器140。在一些示例中，通信总线160可实现为印刷电路板上的迹线、具有铜线的线缆、光纤线缆、连接插座或者以上所述的组合。
存储器140可包括控制器142、写控制逻辑144和一个或多个存储器装置150。在各种实施例中，存储器装置150中的至少一些可使用非易失性存储器，例如自旋转移力矩(STT)存储器来实现。如上所述，在一些实施例中，可耦合到控制器142或者集成到控制器142中的写控制逻辑144实现自旋转移力矩(STT)存储器140中的写操作。此外，存储器140可包括耦合到控制器142的一个或多个温度传感器148。在一些示例中，温度传感器148可实现为热敏电阻、热电偶或诸如此类。
图2是按照本文所讨论的各种示例的自旋转移力矩(STT)存储器200的架构的示意框图。参考图2，在一些示例中，存储器200包括多个行，被标识为行1、行2、行3、行4等，一直到行M。每行包括多个存储器单元，被标识为单元1、单元2、单元3等，一直到单元N。因此，存储器200构造为M×N存储器矩阵。
代表性自旋转移力矩存储器单元210被描绘在图2中。存储器单元210包括晶体管212和磁隧道结214、字线(WL)220、选择线(SL)222和位线(BL)224。在操作中，通过将BL 224预充电到读电压VRD并且在电压施加到WL 220时允许电压通过单元210衰减，来读单元210。使用参考单元同时地被“排放（drain）”的参考位线充当感测放大器（sense amplifier）参考。参考和被访问位线均使用P型金属氧化物半导体(PMOS)电流源被钳位（clamp），使得恒定电压差保持在感测放大器输入（甚至对于非常长的访问时间）。
已描述了用来实现自旋转移力矩(STT)存储器中的写操作的架构和组件，现在将参考图3-5来描述用来实现自旋转移力矩(STT)存储器中的写操作的操作。在一些示例中，图3-5中所描绘的操作可由写控制逻辑144独自地或者结合控制器142来实现。
首先参考图3，在操作310，控制器140监视温度传感器148的输出。如果在操作315，温度传感器148的输出指示存储器140邻近的温度不超过阈值，则控制传到操作320，并且控制器142实现低温写协议。相比之下，如果在操作315，温度传感器148的输出指示存储器140邻近的温度超过阈值，则控制传到操作325，并且控制器142实现高温写协议。
图4是示出依据示例、由控制器142所实现的用来实现低温写协议的操作的流程图。简要地参考图4，在操作410，控制器142经由存储器控制器122和存储器接口124从主机装置，例如从处理器封装100上的处理器110中的一个或多个来接收写数据。在操作415，控制器142确定从主机装置所接收的写数据的物理存储器地址。例如，物理存储器地址可标识对于该写数据的图2中所描绘的存储器中的一个或多个单元。
在操作420，控制器从与在操作415中所确定的物理存储器地址相关联的单元读数据，且在操作425，控制器142将数据与写数据进行比较。作为示例，在一些情况下，控制器142执行来自物理地址中的存储器单元的读数据与从主机装置所接收的写数据的逐位XOR，以确定存储器单元是否要通过写操作被修改。
最后，在操作430，控制器142将从主机装置所接收的写数据仅写到在操作425中被标识为正被写数据所修改的存储器单元。例如，如果在操作420的读操作指示存储器单元包含逻辑0并且从主机装置所接收的写数据将要把逻辑0写入该单元，则控制器142不在那个单元上执行写操作。类似地，如果在操作420的读操作指示存储器单元包含逻辑1并且从主机装置所接收的写数据将要把逻辑1写入该单元，则控制器142不在那个单元上执行写操作。相比之下，如果是如果在操作420的读操作指示存储器单元包含逻辑0并且从主机装置所接收的写数据将要把逻辑1写入该单元，则控制器142在那个单元上执行写操作。类似地，如果在操作420的读操作指示存储器单元包含逻辑1并且从主机装置所接收的写数据将要把逻辑0写入该单元，则控制器142在那个单元上执行写操作。
图5是示出由控制器142所实现的用来实现高温写协议的操作的流程图。参考图5，在操作510，控制器142经由存储器控制器122和存储器接口124从主机装置，例如从处理器封装100上的处理器110中的一个或多个来接收写数据。在操作515，控制器142确定从主机装置所接收的写数据的物理存储器地址。例如，物理存储器地址可标识对于该写数据的在图2中所描绘的存储器中的一个或多个单元。
在操作520，控制器142将从主机装置所接收的写数据仅写到在操作425标识为正被写数据所修改的存储器单元。在一些示例中，控制器142可对几度的温度上的升高来施加高达较短数量级的脉冲。控制器142还可在温度上升时施加较小的电流，然而效果是更为线性的。
因此，图3-5中所描绘的操作使控制器142能够在不同温度设定实现自旋转移力矩(STT)存储器中不同的写操作协议。更具体来说，低温写协议有选择地仅对要被写数据进行修改的单元进行写入。相比之下，高温协议对所有单元进行写入，但是是按照较低的电流级别和对于较短的写脉冲来进行的。
如上所述，在一些实施例中，电子装置可实施为计算机系统。图6示出按照本发明的一实施例的计算系统600的框图。计算系统600可包括一个或多个中央处理单元(处理器)602或者经由互连网络(或总线)604进行通信的处理器。处理器602可包括通用处理器、网络处理器(其处理通过计算机网络603所传递的数据)或者其他类型的处理器(包括简化指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。此外，处理器602可具有单核或多核设计。具有多核设计的处理器602可将不同类型的处理器核集成在相同集成电路(IC)管芯上。而且，具有多核设计的处理器602可实现为对称或不对称多处理器。在一实施例中，处理器602中的一个或多个可与图1的处理器102相同或类似。
芯片集606还可与互连网络604进行通信。芯片集606可包括存储器控制集线器(MCH)608。MCH 608可包括与存储器612进行通信的存储器控制器610。存储器412可存储数据，包括可由处理器602或者计算系统600中所包括的任何其他装置执行的指令序列。在本发明的一个实施例中，存储器612可包括一个或多个易失性存储(或存储器)装置，诸如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或其他类型的存储装置。还可利用非易失性存储器，诸如硬盘。附加装置，诸如多个处理器和/或多个系统存储器可经由互连网络604进行通信。
MCH 608还可包括与显示装置616进行通信的图形接口614。在本发明的一个实施例中，图形接口614可经由加速图形端口(AGP)与显示装置616进行通信。在本发明的一实施例中，显示器616(例如平板显示器)可通过例如信号转换器与图形接口614进行通信，其中该信号转换器将诸如视频存储器或系统存储器的存储装置中存储的图像的数字表示转变成被显示器616解释和显示的显示信号。由显示装置所产生的显示信号可在被显示器616进行解释并且随后在其上被显示之前穿过各种控制装置。
集线器接口618可允许MCH 608和输入/输出控制集线器(ICH)620进行通信。ICH620可提供到I/O装置(其与计算系统600进行通信)的接口。ICH 620可通过外围桥(或控制器)624（诸如外围部件互连(PCI)桥、通用串行总线(USB)控制器、或其他类型的外围桥或控制器）来与总线622进行通信。桥624可提供处理器602与外围装置之间的数据路径。可利用其他类型的拓扑。而且，多个总线可例如通过多个桥或控制器来与ICH 620进行通信。此外，在本发明的各种实施例中，与ICH 620进行通信的其他外围可包括集成驱动电子装置(IDE)或者小型计算机系统接口(SCSI)硬驱动、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动、数字输出支持(例如数字视频接口(DVI))或者其他装置。
总线622可与音频装置626、一个或多个盘驱动628以及网络接口装置630(其与计算机网络603通信)进行通信。其他装置可经由总线622进行通信。而且，在本发明的一些实施例中，各种组件(诸如网络接口装置630)可与MCH 608进行通信。另外，处理器602和本文所讨论的一个或多个其他组件可被组合来形成单个芯片(例如，以提供芯片上系统(SOC))。另外，在本发明的其他实施例中，图形加速器616可包含在MCH 608中。
此外，计算系统600可包括易失性和/或非易失性存储器(或存储装置)。例如，非易失性存储器可包括下列一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦PROM(EPROM)，电EPROM(EEPROM)、盘驱动(例如628)、软盘、紧致盘ROM(CD-ROM)、数字多功能盘(DVD)，闪速存储器，磁-光盘，或者能够存储电子数据(例如包括指令)的其他类型的非易失性机器可读媒体。
图7示出依据本发明的一实施例的计算系统700的框图。系统700可包括一个或多个处理器702-1至702-N(本文中一般称作为“处理器（processors）702”或“处理器（processor）702”)。处理器702可经由互连网络或总线704进行通信。各处理器可包括各种组件，为了清楚起见，仅参考处理器702-1来讨论其中的一些。相应地，其余处理器702-2至702-N的每个可包括与参考处理器702-1所讨论的相同或类似组件。
在一实施例中，处理器702-1可包括一个或多个处理器核706-1至706-M(本文中称作为“核（cores）706”或者更一般地称作为“核（core）706”)、共享高速缓存708、路由器710、和/或处理器控制逻辑或单元720。处理器核706可在单个集成电路(IC)芯片上实现。另外，芯片可包括一个或多个共享和/或私用高速缓存(诸如高速缓存708)、总线或互连(诸如总线或互连网络712)、存储器控制器或其他组件。
在一个实施例中，路由器710可用来在处理器702-1和/或系统700的各种组件之间进行通信。另外，处理器702-1可包括一个以上的路由器710。另外，多个路由器710可进行通信，以便实现处理器702-1的内部或外部在各种组件之间的数据路由选择。
共享高速缓存708可存储数据(例如包括指令)，所述数据被处理器702-1的一个或多个组件（诸如核706）所利用。例如，共享高速缓存708可本地高速缓存存储器714中存储的数据，以便由处理器702的组件进行更快的访问。在一实施例中，高速缓存708可包括中间级别高速缓存(诸如级别2(L2)、级别3(L3)、级别4(L4)或者其他级别的高速缓存)、最末级别高速缓存(LLC)和/或其的组合。此外，处理器702-1的各种组件可直接地、通过总线(例如总线712)、和/或存储器控制器或集线器来与共享高速缓存708进行通信。如图7中所示，在一些实施例中，核706中的一个或多个可包括级别1(L1)高速缓存716-1(本文中一般称作为“L1高速缓存716”)。
图8示出依据本发明的一实施例的处理器核706的部分和计算系统的其他组件的框图。在一个实施例中，图8中所示的箭头示出通过核706的指令的流动方向。一个或多个处理器核(例如处理器核706)可在单个集成电路芯片(或管芯)上实现（诸如参考图7所讨论的）。此外，芯片可包括一个或多个共享和/或私用高速缓存(例如图7的高速缓存708)、互连(例如图7的互连704和/或112)、控制单元、存储器控制器或其他组件。
如图8中所示，处理器核706可包括取指令(包括具有条件分支的指令)以供核706执行的取单元802。指令可从任何存储装置，诸如存储器714来被取。核706还可包括用来对所取指令进行解码的解码单元804。比如，解码单元804可将所取指令解码成多个μop(微操作)。
此外，核706可包括调度单元806。调度单元806可执行与存储被解码指令(例如从解码单元804所接收的)关联的各种操作，直到指令准备好进行分发，例如直到被解码指令的所有源值变为可用。在一个实施例中，调度单元806可调度和/或向执行单元808发出(或分发)被解码指令以用于执行。执行单元808可在被分发指令被解码(例如由解码单元804进行)和分发(例如由调度单元806进行)之后执行所述被分发指令。在一实施例中，执行单元808可包括一个以上执行单元。执行单元808还可执行各种算术运算，诸如加法、减法、乘法和/或除法，并且可包括一个或多个算术逻辑单元(ALU)。在一实施例中，协处理器(未示出)可结合执行单元808来执行各种算术运算。
另外，执行单元808可无序地执行指令。因此，在一个实施例中，处理器核706可以是无序处理器核。核706还可包括隐退单元810。隐退单元810可在指令被提交之后将被执行指令隐退。在一实施例中，被执行指令的隐退可引起处理器状态从指令的执行中被提交、被指令所使用的物理寄存器被解除分配等。
核706还可包括总线单元714，用来实现处理器核706的组件与其他组件(诸如参考图8所讨论的组件)之间经由一个或多个总线(例如总线804和/或812)来进行通信。核706还可包括一个或多个寄存器816，用来存储由核706的各种组件所访问的数据(诸如与功率消耗状态设定相关的值)。
此外，即使图7示出控制单元720经由互连812被耦合到核706，但是在各种实施例中，控制单元720可位于其他位置，例如核706内部、经由总线704耦合到核等。
在一些实施例中，本文所讨论的组件中的一个或多个能够实施为芯片上系统(SOC)装置。图9示出按照一实施例的SOC封装的框图。如图9中所示，SOC 902包括一个或多个处理器核920、一个或多个图形处理器单元(GPU)核930、输入/输出(I/O)接口940和存储器控制器942。SOC封装902的各种组件可耦合到互连或总线（诸如本文中参考其他图所讨论的）。另外，SOC封装902可包括更多或更少组件（诸如本文中参考其他图所讨论的那些）。此外，SOC封装902的各组件可包括一个或多个其他组件（例如，如本文中参考其他图所讨论的）。在一个实施例中，SOC封装902(及其组件)被提供在一个或多个集成电路(IC)管芯上，例如，其被封装成单个半导体装置。
如图9中所示，SOC封装902经由存储器控制器942被耦合到存储器960(其可与本文中参考其他图所讨论的存储器类似或相同)。在一实施例中，存储器960(或者其的部分)能够集成在SOC封装902上。
I/O接口940可例如经由互连和/或总线（诸如本文中参考其他图所讨论的）来耦合到一个或多个I/O装置970。I/O装置970可包括以下中的一个或多个：键盘、鼠标、触摸板、显示器、图像/视频捕获装置(诸如摄像机或摄像录像机/视频记录器)、触摸屏、扬声器或诸如此类。
图10示出依据本发明的一实施例、以点对点(PtP)配置来布置的计算系统1000。具体来说，图10示出一种系统，其中处理器、存储器、以及输入/输出装置通过多个点对点接口被互连。参考图2被讨论的操作可由系统1000的一个或多个组件来执行。
如图10中所示，系统1000可包括若干处理器，为了清楚起见仅示出其中的两个，即处理器1002和1004。处理器1002和1004可各自包括本地存储器控制器集线器(MCH)1006和1008，用来实现与存储器1010和1012的通信。在一些实施例中，MCH 1006和1008可包括图1的存储器控制器120和/或逻辑125。
在一实施例中，处理器1002和1004可以是参考图7所讨论的处理器702其中之一。处理器1002和1004可分别使用点对点（PtP）接口电路1016和1018，经由PtP接口1014来交换数据。而且，处理器1002和1004可使用点对点接口电路1026、1028、1030和1032经由各个PtP接口1022和1024来各自与芯片集1020交换数据。芯片集1020进一步可例如使用PtP接口电路1037，经由高性能图形接口1036来与高性能图形电路1034交换数据。
如图10中所示，图1的核106和/或高速缓存108中的一个或多个可位于处理器1002和1004内。但是，本发明的其他实施例可存在于图10的系统1000内的其他电路、逻辑单元或装置中。此外，本发明的其他实施例可分布于图10中所示的若干电路、逻辑单元或装置各处。
芯片集1020可使用PtP接口电路1041来与总线1040进行通信。总线1040可具有与其通信的一个或多个装置，诸如总线桥1042和I/O装置1043。经由总线1044，总线桥1043可与诸如键盘/鼠标1045、通信装置1046(诸如调制解调器、网络接口装置或者可与计算机网络803进行通信的其他通信装置)、音频I/O装置、和/或数据存储装置1048的其他装置进行通信。数据存储装置1048(其可以是硬盘驱动或者基于NAND闪存的固态驱动)可存储代码1049，代码1049可由处理器1002和/或1004来执行。
以下示例属于进一步实施例。
示例1是一种存储器，包括：至少一个自旋转移力矩(STT)存储器装置；温度传感器，邻近于所述STT存储器装置；以及控制器，包括至少部分含有硬件逻辑的逻辑。所述逻辑用来：监视所述温度传感器的输出；在所述温度传感器的所述输出未能超过阈值温度时，实现第一写操作协议；以及在所述温度传感器的所述输出超过所述阈值温度时，实现第二写操作协议。
在示例2中，示例1的所述主题能够可选地包括用来执行下列操作的逻辑：从主机装置接收写数据；确定所述写数据的物理存储器地址；从所述物理存储器地址中的存储器单元读数据；将从所述物理存储器地址所读的所述数据与所述写数据进行比较；以及将数据仅写到被所述写数据修改的数据单元。
在示例3中，示例1-2中的任何一个的所述主题能够可选地包括包括至少部分含有用来执行下面操作的硬件逻辑的逻辑：执行从所述物理地址中的存储器单元的所读数据与所述写数据的逐位XOR。
在示例4中，示例1-3中的任何一个的所述主题能够可选地包括用来执行下列操作的逻辑：从主机装置接收写数据；确定所述写数据的物理存储器地址；以及将所述数据写到所述物理存储器地址。
在示例5中，示例1-4中的任何一个的所述主题能够可选地包括用来执行下面操作的逻辑：在所述温度传感器的所述输出升高到高于所述阈值时，减少写电流。
在示例6中，示例1-5中的任何一个的所述主题能够可选地包括用来执行下面操作的逻辑：在所述温度传感器的所述输出升高到高于所述阈值时，减少写脉冲持续期。
示例7是一种电子装置，包括：处理器；至少一个自旋转移力矩(STT)存储器装置；以及控制器。所述控制器包括至少部分含有硬件逻辑的逻辑，用来：监视温度传感器的输出；在所述温度传感器的所述输出未能超过阈值温度时，实现第一写操作协议；以及在所述温度传感器的所述输出超过所述阈值温度时，实现第二写操作协议。
在示例8中，示例7的所述主题能够可选地包括用来执行下列操作的逻辑：从主机装置接收写数据；确定所述写数据的物理存储器地址；从所述物理存储器地址中的存储器单元读数据；将从所述物理存储器地址所读的所述数据与所述写数据进行比较；以及将数据仅写到被所述写数据修改的数据单元。
在示例9中，示例7-8中的任何一个的所述主题能够可选地包括包括至少部分含有用来执行下面操作的硬件逻辑的逻辑：执行从所述物理地址中的存储器单元的所读数据与所述写数据的逐位XOR。
在示例10中，示例7-9中的任何一个的所述主题能够可选地包括用来执行下列操作的逻辑：从主机装置接收写数据；确定所述写数据的物理存储器地址；以及将所述数据写到所述物理存储器地址。
在示例11中，示例7-10中的任何一个的所述主题能够可选地包括用来执行下面操作的逻辑：在所述温度传感器的所述输出升高到高于所述阈值时，减少写电流。
在示例12中，示例7-11中的任何一个的所述主题能够可选地包括用来执行下面操作的逻辑：在所述温度传感器的所述输出升高到高于所述阈值时，减少写脉冲持续期。
示例13是一种控制器，包括至少部分含有硬件逻辑的逻辑，用来：监视温度传感器的输出；在所述温度传感器的所述输出未能超过阈值温度时，实现第一写操作协议；以及在所述温度传感器的所述输出超过所述阈值温度时，实现第二写操作协议。
在示例14中，示例13的所述主题能够可选地包括用来执行下列操作的逻辑：从主机装置接收写数据；确定所述写数据的物理存储器地址；从所述物理存储器地址中的存储器单元读数据；将从所述物理存储器地址所读的所述数据与所述写数据进行比较；以及将数据仅写到被所述写数据修改的数据单元。
在示例15中，示例13-14中的任何一个的所述主题能够可选地包括包括至少部分含有用来执行下面操作的硬件逻辑的逻辑：执行从所述物理地址中的存储器单元的所读数据与所述写数据的逐位XOR。
在示例16中，示例13-15中的任何一个的所述主题能够可选地包括用来执行下面操作的逻辑：从主机装置接收写数据；确定所述写数据的物理存储器地址；以及将所述数据写到所述物理存储器地址。
在示例17中，示例13-16中的任何一个的所述主题能够可选地包括用来执行下面操作的逻辑：在所述温度传感器的所述输出升高到高于所述阈值时，减少写电流。
在示例18中，示例13-17中的任何一个的所述主题能够可选地包括用来执行下面操作的逻辑：在所述温度传感器的所述输出升高到高于所述阈值时，减少写脉冲持续期。
在本发明的各种实施例中，本文中例如参考图1-10所讨论的操作可实现为硬件(例如电路)、软件、固件、微代码或者它们的组合，其可作为计算机程序产品被提供，例如包括有形(例如非暂态)机器可读或计算机可读媒体（其上已存储有用来对计算机进行编程以执行本文所讨论的过程的指令(或软件过程)）。而且，作为示例，术语“逻辑”可包括软件、硬件或者软件和硬件的组合。机器可读媒体可包括诸如本文中所讨论的那些的存储装置。
本说明书中对“一个实施例”或“一实施例”的引用意味联系该实施例所描述的具体特征、结构或特性可被包括在至少一实现中。在本说明书的各个位置中，短语“在一个实施例中”的出现可以或者可以不是全部指代相同实施例。
而且，在本描述和权利要求中，术语“耦合”和“连接”连同它们的派生可被使用。在本发明的一些实施例中，“连接”可用来指示两个或更多元件彼此处于直接物理或电接触中。“耦合”可意味两个或更多元件处于直接物理或者电接触中。然而，“耦合”也可意味两个或更多元件可以不是彼此处于直接接触中，但仍然可彼此协作或交互。
因此，虽然已经通过结构特征和/或方法动作特定的语言来描述本发明的实施例，但是要理解，要求保护的主题可以并不局限于所描述的特定特征或动作。而是，所述特定特征和动作作为实现要求保护的主题的样本形式被公开。
Claims (12)
1.一种存储器，包括：
至少一个自旋转移力矩存储器装置；
温度传感器，邻近于所述自旋转移力矩存储器装置；以及
控制器，包括至少部分含有硬件逻辑的逻辑，用来：
监视所述温度传感器的输出；
在所述温度传感器的所述输出未能超过阈值温度时，实现第一写操作协议；以及
在所述温度传感器的所述输出超过所述阈值温度时，实现第二写操作协议，
其中，用来实现第一写操作协议的所述逻辑还包括执行下列操作的逻辑：
从主机装置接收写数据；
确定所述写数据的物理存储器地址；
从所述物理存储器地址中的存储器单元读数据；
将从所述物理存储器地址所读的所述数据与所述写数据进行比较；以及
将所述写数据仅写到被所述写数据修改的数据单元，并且
其中，用来实现第二写协议的所述逻辑还包括用来执行下列操作的逻辑：
从主机装置接收写数据；
确定所述写数据的物理存储器地址；以及
响应于确定所述写数据的所述物理存储器地址，将所述写数据写到所述物理存储器地址。
2.如权利要求1所述的存储器，其中，用来比较从所述物理存储器地址所读的所述数据的所述逻辑包括至少部分含有硬件逻辑的逻辑，用来：
执行从所述物理地址中的存储器单元的所读数据与所述写数据的逐位XOR。
3.如权利要求1所述的存储器，其中，所述控制器还包括用来执行下列操作的逻辑：
在所述温度传感器的所述输出升高到高于所述阈值温度时，减少写电流。
4.如权利要求1所述的存储器，其中，所述控制器还包括用来执行下面操作的逻辑：
在所述温度传感器的所述输出升高到高于所述阈值温度时，减少写脉冲持续期。
5.一种电子装置，包括：
处理器；
至少一个自旋转移力矩存储器装置；以及
控制器，包括至少部分含有硬件逻辑的逻辑，用来：
监视温度传感器的输出；
在所述温度传感器的所述输出未能超过阈值温度时，实现第一写操作协议；以及
在所述温度传感器的所述输出超过所述阈值温度时，实现第二写操作协议，
其中，用来实现第一写操作协议的所述逻辑还包括用来执行下列操作的逻辑：
从主机装置接收写数据；
确定所述写数据的物理存储器地址；
从所述物理存储器地址中的存储器单元读数据；
将从所述物理存储器地址所读的所述数据与所述写数据进行比较；以及
将所述写数据仅写到被所述写数据修改的数据单元，并且
其中，用来实现第二写协议的所述逻辑还包括用来执行下列操作的逻辑：
从主机装置接收写数据；
确定所述写数据的物理存储器地址；以及
响应于确定所述写数据的所述物理存储器地址，将所述写数据写到所述物理存储器地址。
6.如权利要求5所述的电子装置，其中，用来比较从所述物理存储器地址所读的所述数据的所述逻辑包括至少部分含有硬件逻辑的逻辑，用来：
执行从所述物理地址中的存储器单元的所读数据与所述写数据的逐位XOR。
7.如权利要求5所述的电子装置，其中，所述控制器还包括用来执行下面操作的逻辑：
在所述温度传感器的所述输出升高到高于所述阈值温度时，减少写电流。
8.如权利要求5所述的电子装置，其中，所述控制器还包括用来执行下面操作的逻辑：
在所述温度传感器的所述输出升高到高于所述阈值温度时，减少写脉冲持续期。
9.一种控制器，包括至少部分含有硬件逻辑的逻辑，用来：
监视温度传感器的输出；
在所述温度传感器的所述输出未能超过阈值温度时，实现第一写操作协议；以及
在所述温度传感器的所述输出超过所述阈值温度时，实现第二写操作协议，
其中，用来实现第一写操作协议的所述逻辑还包括用来执行下列操作的逻辑：
从主机装置接收写数据；
确定所述写数据的物理存储器地址；
从所述物理存储器地址中的存储器单元读数据；
将从所述物理存储器地址所读的所述数据与所述写数据进行比较；以及
将所述写数据仅写到被所述写数据修改的数据单元，并且
其中，用来实现第二写协议的所述逻辑还包括用来执行下列操作的逻辑：
从主机装置接收写数据；
确定所述写数据的物理存储器地址；以及
响应于确定所述写数据的所述物理存储器地址，将所述写数据写到所述物理存储器地址。
10.如权利要求9所述的控制器，其中，用来比较从所述物理存储器地址所读的所述数据的所述逻辑包括至少部分含有用来执行下列操作的硬件逻辑的逻辑：
执行从所述物理地址中的存储器单元的所读数据与所述写数据的逐位XOR。
11.如权利要求9所述的控制器，其中，所述控制器还包括用来执行下面操作的逻辑：
在所述温度传感器的所述输出升高到高于所述阈值温度时，减少写电流。
12.如权利要求9所述的控制器，其中，所述控制器还包括用来执行下面操作的逻辑：
在所述温度传感器的所述输出升高到高于所述阈值温度时，减少写脉冲持续期。
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