TWI605450B - 在自旋轉移力矩記憶體中之寫入操作技術 - Google Patents

在自旋轉移力矩記憶體中之寫入操作技術 Download PDF

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TWI605450B
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Description

在自旋轉移力矩記憶體中之寫入操作技術 發明領域
本揭示一般關於電子領域。尤其是，本發明一些實施例一般關於自旋轉移力矩記憶體中之寫入操作。
發明背景
許多電子裝置包括記憶體系統，其可以使用局域性、快速存取記憶體被實行，該等記憶體是通常地實施作為一非依電性記憶體。自旋轉移力矩(STT)記憶體是開發作為用於非依電性記憶體系統之技術。因此，用以管理STT記憶體系統中之寫入操作的技術可以找到其實用性，例如，在用於電子裝置之記憶體系統中。
發明概要
依據本發明之一實施例，係特地提出一種記憶體，其包含：至少一自旋轉移力矩(STT)記憶體裝置；接近該STT記憶體裝置之一溫度感測器；以及一控制器，其包含至少部份地包括硬體邏輯之邏輯以：監視該溫度感測器之一輸出；當該溫度感測器之該輸出未超出一臨界溫度時， 則實行一第一寫入操作協定；並且當該溫度感測器之該輸出超出該臨界溫度時，則實行一第二寫入操作協定。
100‧‧‧中央處理器封裝體
110‧‧‧處理器
120‧‧‧控制中樞
122‧‧‧記憶體控制器
124‧‧‧記憶體介面
130‧‧‧局域性記憶體
140‧‧‧記憶體
142‧‧‧控制器
144‧‧‧寫入控制邏輯
148‧‧‧溫度感測器
150‧‧‧記憶體裝置
160‧‧‧通訊匯流排
200‧‧‧自旋轉移力矩記憶體
210‧‧‧自旋轉移力矩記憶胞
212‧‧‧電晶體
214‧‧‧磁通道接合
220‧‧‧字組線(WL)
222‧‧‧選擇線(SL)
224‧‧‧位元線(BL)
310-325‧‧‧寫入操作步驟
410-430‧‧‧寫入操作步驟
510-515‧‧‧寫入操作步驟
600‧‧‧計算系統
602‧‧‧處理器
603‧‧‧電腦網路
604‧‧‧匯流排
606‧‧‧晶片組
608‧‧‧記憶體控制中樞(MCH)
610‧‧‧記憶體控制器
612‧‧‧記憶體
614‧‧‧圖形介面
616‧‧‧顯示裝置
618‧‧‧中樞介面
620‧‧‧輸入/輸出控制中樞
622‧‧‧匯流排
624‧‧‧週邊橋
626‧‧‧音訊裝置
628‧‧‧碟片驅動器
630‧‧‧網路介面裝置
700‧‧‧計算系統
702‧‧‧處理器
704‧‧‧互連網路
706‧‧‧處理器核心
708‧‧‧共用快取
710‧‧‧路由器
712‧‧‧匯流排
714‧‧‧記憶體
716‧‧‧快取
720‧‧‧控制單元
802‧‧‧擷取單元
804‧‧‧解碼單元
806‧‧‧排程單元
808‧‧‧執行單元
810‧‧‧除役單元
812‧‧‧互連
814‧‧‧匯流排單元
816‧‧‧暫存器
902‧‧‧單晶片系統封裝體
920‧‧‧處理器核心
930‧‧‧圖形處理器單元核心
940‧‧‧輸入/輸出(I/O)介面
942‧‧‧記憶體控制器
960‧‧‧記憶體
970‧‧‧I/O裝置
1000‧‧‧計算系統
1002、1004‧‧‧處理器
1006、1008‧‧‧局域性記憶體控制器中樞(MCH)
1010、1012‧‧‧記憶體
1014‧‧‧點對點(PtP)介面
1016、1018‧‧‧PtP介面電路
1020‧‧‧晶片組
1022、1024‧‧‧PtP介面
1026、1028、1030、1032‧‧‧點對點介面電路
1034‧‧‧高性能圖形電路
1036‧‧‧高-性能圖形介面
1037‧‧‧PtP介面電路
1040‧‧‧匯流排
1041‧‧‧PtP介面電路
1042‧‧‧匯流排橋
1043‧‧‧I/O裝置
1044‧‧‧匯流排
1045‧‧‧鍵盤/滑鼠
1046‧‧‧通訊裝置
1047‧‧‧音訊裝置
1048‧‧‧資料儲存裝置
1049‧‧‧程式碼
詳細說明將參考附圖而被提供。不同圖形中之相同參考號碼的使用表明相似或相同項目。
圖1是依據此處討論之各種範例，用以實行自旋轉移力矩(STT)記憶體中之寫入操作的設備構件之一分解方塊圖例示。
圖2是依據此處討論之各種範例的一自旋轉移力矩(STT)記憶體之一結構分解方塊圖。
圖3、4和5是例示依據此處討論的各種實施例用以實行自旋轉移力矩(STT)記憶體中之寫入操作方法的操作之流程圖。
圖6-10是依據此處討論之各種實施例，可以適用於實行自旋轉移力矩(STT)記憶體中之寫入操作的電子裝置之分解方塊圖例示。
較佳實施例之詳細說明
在下面的說明中，許多特定細節被提出以便提供各種實施例之整體的了解。但是，本發明各種實施例並不需該等特定細節而可以實施。於其他實例中，為了不混淆本發明特定實施例，習知的方法、步驟、構件、以及電路並不詳細地說明。進一步地，本發明實施例之各種論點可以使用下列各種構件被進行，例如，積體半導體電路 (“硬體”)、組織成為一個或多個程式之電腦可讀取指令(“軟體”)、或硬體和軟體的一些組合。為了這揭示之目的，關於“邏輯”將表示硬體、軟體、或其一些組合。
藉由軟鐵磁性材料的自旋定向而儲存資料並且展示電流感應切換之自旋轉移力矩(STT)記憶體技術，是一有吸引力的新記憶體技術，因為其是CMOS邏輯相容的、可擴展性的、且具有高密度。更進一步地，其是非依電性且具有競爭讀取潛伏性。STT隨機存取記憶體(RAM)是一型式之電阻-RAM，其採用二層的磁性材料，具有一固定層和一自由空間層。自旋極化電流被傳送通過裝置以於磁性層中產生平行(P)、或反平行(AP)的極化，因此儲存資訊。
STT記憶體之操作特性響應於溫度之改變而改變。尤其是，在低溫度時，STT記憶體需要以相對長的脈波而施加之相對高位準的電流以實行一寫入操作。當記憶體溫度增加時，用以於STT記憶體中實行一寫入操作之電流位準和所需時間減少。進一步地，在高溫讀取操作期間，STT記憶胞是傾向於一非所要的翻轉(亦即，改變其之邏輯狀態)。
於此處所說明之一些範例中，此處所說明之主題標的藉由當STT記憶體之一溫度未超出一溫度臨界點時則實行一第一寫入操作協定以及藉由當STT記憶體溫度超出該溫度臨界點時則實行一第二寫入操作協定而解決這些以及其他問題。該第一寫入操作協定僅於藉由該寫入操作 被修改的記憶胞中實行寫入操作以便節省時間和能量。該第二寫入操作協定不考慮該記憶胞是否被修改而實行寫入操作。
進一步的細節將參考圖1-10於下面被說明。
圖1是依據此處討論之各種範例，用以在自旋轉移力矩(STT)記憶體中實行寫入操作之設備構件的分解方塊圖例示。參看至圖1，於一些實施例中，一中央處理器封裝體100可以包含耦合至一控制中樞120之一個或多個處理器110以及一局域性記憶體130。控制中樞120包含一記憶體控制器122以及一記憶體介面124。
記憶體介面124藉由一通訊匯流排160被耦合至一記憶體140。於一些範例中，該通訊匯流排160可以被實行作為於一印刷電路板上之跡線、一含銅線之電纜線、一光纖電纜線、一連接插座、或上面之組合。
記憶體140可以包含一控制器142、寫入控制邏輯144、以及一個或多個記憶體裝置150。於各種實施例中，至少一些的記憶體裝置150可以使用非依電性記憶體(例如，自旋轉移力矩(STT)記憶體)被實行。如上所述地，於一些實施例中，寫入控制邏輯144，其可以被耦合至控制器142或被整合進入控制器142，以在自旋轉移力矩(STT)記憶體140中實行寫入操作。進一步地，記憶體140可以包含耦合至控制器142的一個或多個溫度感測器148。於一些範例中，溫度感測器148可以被實行作為熱敏電阻、熱電耦、或其類似者。
圖2是依據此處討論各種範例之一自旋轉移力矩(STT)記憶體200結構的分解方塊圖。參看至圖2，於一些範例中，記憶體200包含被辨識如列1、列2、列3、列4、等等高至列M之複數個列。各列包括被辨識如記憶胞1、記憶胞2、記憶胞3、等等高至記憶胞N的複數個記憶胞。因此，記憶體200被建構如一MxN記憶體矩陣。
一代表性之自旋轉移力矩記憶胞210被展示於圖2中。記憶胞210包含一電晶體212和一磁通道接合214、一字組線(WL)220、一選擇線(SL)222、以及一位元線(BL)224。於操作時，該記憶胞210藉由預充電BL 224至一讀取電壓VRD而讀取，並且當一電壓被施加至WL 220時則允許該電壓通過記憶胞210而衰減。一參考位元線，其使用一參考記憶胞而同時地被汲取，其作用如同感應放大器參考。參考和存取位元線兩者皆使用一P-型金屬-氧化物-半導體(PMOS)電流源被箝夾，因而一固定電壓差量被保持在該感應放大器輸入，甚至用於非常長的存取時間。
說明以自旋轉移力矩(STT)記憶體中實行寫入操作之構件和結構之後，於自旋轉移力矩(STT)記憶體中實行寫入操作之操作接著將參考圖3-5被說明。於一些範例中，展示於圖3-5中的該等操作可以藉由寫入控制邏輯144單獨地或與控制器142組合地被實行。
首先參看至圖3，在操作310，控制器140監視溫度感測器148之一輸出。在操作315，如果溫度感測器148之一輸出表明接近記憶體140之溫度不超出一臨界點時， 則控制前進至操作320並且控制器142實行一低溫寫入協定。相對地，如果在操作315，溫度感測器148之輸出表明接近記憶體140之溫度超出一臨界點，則控制前進至操作325並且該控制器142實行一高溫寫入協定。
圖4是依據範例，例示藉由控制器142所實行之操作以實行一低溫寫入協定的一流程圖。概要地參看至圖4，在操作410，控制器142經由記憶體控制器122和記憶體介面124自一主機裝置接收寫入資料，例如，自處理器封裝體100上之一個或多個處理器110。在操作415，控制器142判定用於自主機裝置所接收的寫入資料之一實體記憶體位址。例如，該實體記憶體位址可以辨識用於該寫入資料之一個或多個記憶胞是在圖2所展示之記憶體中。
在操作420，控制器自於操作415中所判定之實體記憶體位址相關聯的記憶胞讀取資料，並且在操作425，控制器142比較該資料與寫入資料。藉由範例，於一些情況中，控制器142將來自該實體位址的記憶胞之讀取資料與自主機裝置所接收的該寫入資料進行一位元式之互斥或(XOR)運算，以判定該等記憶胞是否將藉由該寫入操作而修改。
最後，在操作430，控制器142將自主機裝置所接收的寫入資料僅寫入至於操作425中被辨識作為藉由該寫入資料所修改的記憶胞中。例如，如果在操作420讀取操作表明一記憶胞含有一邏輯0並且自主機裝置所接收的寫入資料將寫入一邏輯0進入該記憶胞，則控制器142不在 該記憶胞上執行一寫入操作。同樣地，如果在操作420讀取操作表明一記憶胞含有一邏輯1並且自主機裝置所接收的寫入資料將寫入一邏輯1進入該記憶胞中，則控制器142不在該記憶胞上執行一寫入操作。相對地，如果讀取操作在操作420表明一記憶胞含有一邏輯0並且自主機裝置所接收的寫入資料將寫入一邏輯1進入該記憶胞中，則控制器142在該記憶胞上執行一寫入操作。同樣地，如果讀取操作在操作420表明一記憶胞含有一邏輯1並且自主機裝置所接收的寫入資料將寫入一邏輯0進入該記憶胞中，則控制器142在該記憶胞上執行一寫入操作。
圖5是例示藉由控制器142實行用以實行一高溫寫入協定的操作之一流程圖。參看至圖5，在操作510，控制器142經由記憶體控制器122和記憶體介面124自一主機裝置接收寫入資料，例如，自處理器封裝體100上之一個或多個處理器110。在操作515，控制器142判定用於自主機裝置所接收的寫入資料之一實體記憶體位址。例如，該實體記憶體位址可以辨識展示於圖中2用於該寫入資料之記憶體中的一個或多個記憶胞。
在操作530，控制器142將自主機裝置所接收的寫入資料寫入至該實體記憶體位址之記憶胞。於一些範例中，控制器142可以針對增加很少度數之溫度而施加高至一級數振幅的較短脈波。當溫度上升時，控制器142也可以施加一較小的電流，但是其影響卻是更線性化。
因此，展示於圖3-5中之操作致能控制器142在不同的溫度設定而於自旋轉移力矩(STT)記憶體中實行明確的寫入操作協定。尤其是，一低溫寫入協定僅選擇性地寫入至將藉由寫入資料所修改之記憶胞中。相對地，一高溫協定寫入至所有的記憶胞，但是在一較低電流位準並且是對於一較短的寫入脈波。
如上所述，於一些實施例中，電子裝置可以實施作為一電腦系統。圖6例示依據本發明一實施例的計算系統600之方塊圖。該計算系統600可以包括一個或多個中央處理單元(處理器)602或經由一互連網路(或匯流排)604通訊之處理器。處理器602可以包括一個一般用途處理器、一網路處理器(其處理在一電腦網路603上通訊之資料)、或其他型式之處理器(包括一簡化指令集電腦(RISC)處理器或一複雜指令集電腦(CISC))。此外，處理器602可以具有一單一或複數個核心設計。具有複數個核心設計之處理器602可以整合不同型式的處理器核心於相同積體電路(IC)晶模上。同時，具有複數個核心設計之處理器602也可以實行作為對稱式或不對稱式多處理器。於一實施例中，一個或多個處理器602可以是相同或相似於圖1之處理器102。
一晶片組606也可以與互連網路604通訊。該晶片組606可以包括一記憶體控制中樞(MCH)608。該MCH608可以包括與一記憶體612通訊之一記憶體控制器610。該記憶體412可以儲存資料，如包括指令序列，其可以藉 由處理器602、或包括於計算系統600中之任何其他裝置而執行。於本發明一實施例中，記憶體612可以包括一個或多個依電性儲存(或記憶體)裝置，例如，隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、或其他型式之儲存裝置。非依電性記憶體也可以被採用，例如，一硬碟。另外的裝置可以經由互連網路604而通訊，例如，複數個處理器及/或複數個系統記憶體。
MCH 608也可以包括與一顯示裝置616通訊之一圖形介面614。於本發明一實施例中，該圖形介面614可以經由一加速圖形埠(AGP)與顯示裝置616通訊。於本發明一實施例中，該顯示裝置616(例如，一平面顯示裝置)可以，例如，通過一信號轉換器而與圖形介面614通訊，該信號轉換器將儲存於一儲存裝置(例如，視訊記憶體或系統記憶體)中的一影像轉化成為藉由顯示裝置616而闡釋和顯示的顯示信號之一數位表示。藉由顯示裝置所產生的顯示信號可以在藉由顯示器616被闡釋且隨後被顯示在該顯示器616上之前通過各種控制裝置。
一中樞介面618可以允許MCH 608和一輸入/輸出控制中樞(ICH)620通訊。該ICH 620可以提供一介面至與計算系統600通訊之I/O裝置。該ICH 620可以通過一週邊橋(或控制器)624與一匯流排622通訊，例如，一週邊構件互連(PCI)橋、一通用序列匯流排(USB)控制器、或其他型式之週邊橋或控制器。橋624可以提供在處理器602和週 邊裝置之間的一資料通道。其他型式之拓撲結構可以被採用。同時，複數個匯流排也可以與ICH 620通訊，例如，通過複數個橋或控制器。此外，於本發明各種實施例中，與ICH 620通訊之其他週邊可以包括整合驅動電子設備(IDE)或小型電腦系統介面(SCSI)硬碟驅動器、USB埠、一鍵盤、一滑鼠、併接埠、串接埠、軟式磁碟片驅動器、數位輸出支援(例如，數位視訊介面(DVI))、或其他裝置。
匯流排622可以與一音訊裝置626、一個或多個碟片驅動器628、及一網路介面裝置630(其是與電腦網路603通訊)通訊。其他裝置可以經由匯流排622而通訊。同時，於本發明一些實施例中，各種構件(例如，網路介面裝置630)也可以與MCH 608通訊。此外，處理器602和此處討論之一個或多個其他構件可以組合以形成一單一晶片(例如，以提供一系統晶片(SOC))。更進一步地，於本發明其他實施例中，圖形加速裝置616可以包括在MCH 608之內。
更進一步地，計算系統600可以包括依電性及/或非依電性記憶體(或儲存器)。例如，非依電性記憶體可以包括下面之一者或多者：唯讀記憶體(ROM)、可程控ROM(PROM)、可消除PROM(EPROM)、電氣EPROM(EEPROM)、一碟片驅動器(例如，628)、一軟式磁碟片、一小型碟片ROM(CD-ROM)、一數位多功能碟片(DVD)、快閃記憶體、一磁光碟、或能夠儲存電子資料(例如，包括指令)之其他型式的非依電性機器可讀取媒體。
圖7例示依據本發明一實施例之一計算系統700方塊圖。該系統700可以包括一個或多個處理器702-1至702-N(通常於此處稱為「多個處理器703」或「處理器702」)。處理器702可以經由一互連網路或匯流排704而通訊。各個處理器可以包括各種構件，為清楚起見，其中一些將僅參考處理器702-1而討論。因此，其餘處理器702-2至702-N之各者可以包括參考處理器702-1所討論之相同或相似構件。
於一實施例中，處理器702-1可以包括一個或多個處理器核心706-1至706-M(於此處稱為“複數個核心706”或更通常地稱為“核心706”)、一共用快取708、一路由器710、及/或一處理器控制邏輯或單元720。處理器核心706可以實行於一單一積體電路(IC)晶片上。此外，該晶片可以包括一個或多個共用及/或私用快取(例如，快取708)、匯流排或互連(例如，一匯流排或互連網路712)、記憶體控制器、或其他構件。
於一實施例中，路由器710可以被使用以在處理器702-1及/或系統700的各種構件之間通訊。此外，處理器702-1可以包括多於一個的路由器710。更進一步地，多數個路由器710是可以通訊以致能資料路由於處理器702-1內部或外部的各種構件之間。
共用快取708可以儲存處理器702-1之一個或多個構件(例如，核心706)所採用的資料(例如，包括指令)。例如，共用快取708可以局域性地快取儲存於一記憶體714 中之資料以供更快地為處理器702之構件所存取。於一實施例中，快取708可以包括一中級位準快取(例如，一位準2(L2)、一位準3(L3)、一位準4(L4)、或其他位準之快取)、一最後位準快取(LLC)、及/或其之組合。此外，處理器702-1之各種構件可以通過一匯流排(例如，匯流排712)、及/或一記憶體控制器或中樞，直接地與共用快取708通訊。如於圖7之展示，於一些實施例中，一個或多個核心706可以包括一位準1(L1)快取716-1(通常於此處稱為“L1快取716”)。
圖8例示依據本發明一實施例之一計算系統的一處理器核心706部份和其他構件之方塊圖。於一實施例中，展示於圖8中之箭號例示通過核心706之指令流程方向。一個或多個處理器核心(例如，處理器核心706)可以實行於一單一積體電路晶片(或晶模)上，例如，參照圖7之討論。此外，晶片可以包括一個或多個共用及/或私用快取(例如，圖7之快取708)、互連(例如，圖7之互連704及/或112)、控制單元、記憶體控制器、或其他構件。
如於圖8中之例示，處理器核心706可以包括一擷取單元802以擷取用於核心706所執行之指令(其包括條件分支指令)。指令可以自任何儲存裝置被擷取，例如，記憶體714。核心706也可以包括一解碼單元804以解碼所擷取的指令。例如，解碼單元804可以將所擷取的指令解碼成為複數個微指令(微運算)。
此外，核心706可以包括一排程單元806。該排 程單元806可以進行與儲存所解碼之指令(例如，自解碼單元804所接收者)相關聯的各種操作，直至該等指令被備妥以供分派，例如，直至一解碼之指令的所有來源數值成為可用的為止。於一實施例中，排程單元806可以排程及/或發出(或分派)所解碼之指令至一執行單元808以供執行。執行單元808可以在它們被解碼(例如，藉由解碼單元804)和被分派(例如，藉由排程單元806)之後而執行該等分派之指令。於一實施例中，執行單元808可以包括多於一個的執行單元。執行單元808也可以進行各種算術運算，例如，加法、減法、乘法、及/或除法，並且可以包括一個或多個算術邏輯單元(ALU)。於一實施例中，一協同處理器(未展示於圖形中)可以配合執行單元808而進行各種算術操作。
進一步地，執行單元808可以不依順序地執行指令。因此，於一實施例中，處理器核心706可以是一不依順序之處理器核心。核心706也可以包括一除役單元810。除役單元810可以在它們承諾交付之後，除役所執行之指令。於一實施例中，執行指令之除役可能導致處理器狀態自指令之執行被交付、使指令所使用的實體暫存器被解除分配，等等。
核心706也可以包括一匯流排單元714以致能經由一個或多個匯流排(例如，匯流排804及/或812)在處理器核心706構件和其他構件(例如，參照圖8所討論之構件)之間的通訊。核心706也可以包括一個或多個暫存器816以儲 存藉由核心706各種構件所存取的資料(例如，關於功率消耗狀態設定之數值)。
更進一步地，即使圖7例示控制單元720將經由互連812而耦合至核心706，於各種實施例中，控制單元720可以被置放於別處，例如，在核心706內部，經由匯流排704而耦合至核心，等等。
於一些實施例中，此處討論之一個或多個構件可以被實施作為一系統晶片(SOC)裝置。圖9例示依據一實施例之一SOC封裝體方塊圖。如圖9中所例示地，SOC 902包括一個或多個處理器核心920、一個或多個圖形處理器單元(GPU)核心930、一輸入/輸出(I/O)介面940、以及一記憶體控制器942。SOC封裝體902之各種構件可以耦合至一互連或匯流排，例如，參考其他圖形之此處所討論者。同時，SOC封裝體902也可以包括更多或較少之構件，例如，參考其他圖形之此處所討論者。進一步地，SOC封裝體902之各構件可以包括一個或多個其他構件，例如，參考其他圖形之此處所討論者。於一實施例中，SOC封裝體902(以及其之構件)被提供於一個或多個積體電路(IC)晶模上，例如，其被封裝進入一單一半導體裝置中。
如於圖9中所例示地，SOC封裝體902經由記憶體控制器942被耦合至一記憶體960(其可以是相似或相同如參考其他圖形之此處所討論之記憶體)。於一實施例中，記憶體960(或其之一部份)可以被整合於SOC封裝體902上。
I/O介面940可以，例如，經由一互連及/或匯流排耦合至一個或多個I/O裝置970，例如，參考其他圖形之此處所討論者。I/O裝置970可以包括下列構件之一者或多者，例如，一鍵盤、一滑鼠、一觸控墊、一顯示器、一影像/視訊捕獲裝置(例如，一攝影機或攝錄機/視訊記錄器)、一觸控銀幕、一擴音機、或其類似者。
圖10例示依據本發明一實施例之一計算系統1000，其是以一點對點(PtP)組配方式而配置。尤其是，圖10展示一系統，於其中處理器、記憶體、以及輸入/輸出裝置是藉由一些點對點介面而互連。關於圖2所討論之操作可以藉由系統1000之一個或多個構件而進行。
如於圖10中之例示，系統1000可以包括許多處理器，其中為清楚起見，僅有二個處理器1002和1004被展示。處理器1002和1004各可以包括一局域性記憶體控制器中樞(MCH)1006和1008以致能與記憶體1010和1012通訊。於一些實施例中，MCH 1006和1008可以包括圖1之記憶體控制器120及/或邏輯125。
於一實施例中，處理器1002和1004可以是關於圖7所討論的處理器702之一者。處理器1002和1004可以分別地使用PtP介面電路1016和1018，經由一點對點(PtP)介面1014而交換資料。同時，處理器1002和1004各也可以使用點對點介面電路1026、1028、1030、和1032，經由分別的PtP介面1022和1024而與一晶片組1020交換資料。晶片組1020可以進一步地，例如，使用一PtP介面電路1037， 經由一高性能圖形介面1036，而與一高性能圖形電路1034交換資料。
如於圖10之展示，圖1之一個或多個核心106及/或快取108可以安置在處理器1002和1004之內。但是，於本發明其他實施例中，其可以存在圖10的系統1000內之其他電路、邏輯單元、或裝置中。更進一步地，本發明其他實施例可以被分散遍佈於圖10中所例示的許多電路、邏輯單元、或裝置中。
晶片組1020可以使用一PtP介面電路1041而與一匯流排1040通訊。匯流排1040可以具有與其通訊之一個或多個裝置，例如，一匯流排橋1042和I/O裝置1043。經由一匯流排1044，匯流排橋1043可以與其他裝置通訊，例如，一鍵盤/滑鼠1045、通訊裝置1046(例如，數據機、網路介面裝置、或可以與電腦網路803通訊之其他通訊裝置)、音訊I/O裝置、及/或一資料儲存裝置1048。資料儲存裝置1048(其可以是一硬碟驅動器或一NAND快閃為基礎的固態驅動器)可以儲存藉由處理器1002及/或1004而執行的程式碼1049。
下面的範例係關於進一步的實施例。
範例1是一記憶體，其包含至少一自旋轉移力矩(STT)記憶體裝置；一接近該STT記憶體裝置之溫度感測器；以及一控制器，其包含至少部份地包括硬體邏輯之邏輯，用以進行：監視該溫度感測器之一輸出；當該溫度感測器之該輸出未超出一臨界溫度時，則實行一第一寫入操 作協定；並且當該溫度感測器之該輸出超出該臨界溫度時，則實行一第二寫入操作協定。
於範例2中，範例1之主題標的可以選擇地包括邏輯以進行：自一主機裝置接收寫入資料；判定用於該寫入資料之一實體記憶體位址；自該實體記憶體位址之記憶胞讀取資料；比較自該實體記憶體位址所讀取之該資料與該寫入資料；以及僅寫入資料至藉由該寫入資料所修改之資料記憶胞。
於範例3中，範例1-2之任何一者的主題標的可以選擇地包括具有至少部份地包括硬體邏輯之邏輯以將來自該實際位址的記憶胞之讀取資料與該寫入資料進行位元式之互斥或(XOR)運算。
於範例4中，範例1-3之任何一者的主題標的可以選擇地包括邏輯以進行：自一主機裝置接收寫入資料；判定用於該寫入資料之一實體記憶體位址；以及將該資料寫入至該實體記憶體位址。
於範例5中，範例1-4之任何一者的主題標的可以選擇地包括邏輯以當該溫度感測器之該輸出增加至該臨界溫度之上時，則減低一寫入電流。
於範例6中，範例1-5之任何一者的主題標的可以選擇地包括邏輯以當該溫度感測器之該輸出增加至該臨界溫度之上時，則減低一寫入脈波持續時間。
範例7是一電子裝置，其包含一處理器，至少一自旋轉移力矩(STT)記憶體裝置，以及一控制器，其包含 至少部份地包括硬體邏輯之邏輯，用以進行：監視該溫度感測器之一輸出，當該溫度感測器之該輸出未超出一臨界溫度時，則行一第一寫入操作協定，以及當該溫度感測器之該輸出超出該臨界溫度時，則實行一第二寫入操作協定。
於範例8中，範例7之主題標的可以選擇地包括邏輯以進行：自一主機裝置接收寫入資料，判定用於該寫入資料之一實體記憶體位址，自該實體記憶體位址之記憶胞讀取資料，比較自該實體記憶體位址所讀取之該資料與該寫入資料，以及僅寫入資料至藉由該寫入資料所修改之資料記憶胞。
於範例9中，範例7-8之任何一者的主題標的可以選擇地包括具有至少部份地包括硬體邏輯之邏輯以進行將來自該實際位址的記憶胞之讀取資料與該寫入資料進行位元式之互斥或(XOR)運算。
於範例10中，範例7-9之任何一者的主題標的可以選擇地包括邏輯以進行：自一主機裝置接收寫入資料；判定用於該寫入資料之一實體記憶體位址；以及將該資料寫入至該實體記憶體位址。
於範例11中，範例7-10之任何一者的主題標的可以選擇地包括邏輯以當該溫度感測器之該輸出增加至該臨界溫度之上時，則減低一寫入電流。
於範例12中，範例7-11之任何一者的主題標的可以選擇地包括邏輯以當該溫度感測器之該輸出增加至該 臨界溫度之上時，則減低一寫入脈波持續時間。
範例13是一控制器，其包含至少部份地包括硬體邏輯之邏輯，以進行：監視該溫度感測器之一輸出；當該溫度感測器之該輸出未超出一臨界溫度時，則實行一第一寫入操作協定；以及當該溫度感測器之該輸出超出該臨界溫度時，則實行一第二寫入操作協定。
於範例14中，範例13之主題標的可以選擇地包括邏輯以自一主機裝置接收寫入資料；判定用於該寫入資料之一實體記憶體位址；自該實體記憶體位址之記憶胞讀取資料；比較自該實體記憶體位址所讀取之該資料與該寫入資料；以及僅寫入資料至藉由該寫入資料所修改之資料記憶胞。
於範例15中，範例13-14之任何一者的主題標的可以選擇地包括具有至少部份地包括硬體邏輯之邏輯，以進行將來自該實際位址的記憶胞之讀取資料與該寫入資料進行位元式之互斥或(XOR)運算。
於範例16中，範例13-15之任何一者的主題標的可以選擇地包括邏輯以自一主機裝置接收寫入資料；判定用於該寫入資料之一實體記憶體位址；以及將該資料寫入至該實體記憶體位址。
於範例17中，範例13-16之任何一者的主題標的可以選擇地包括邏輯以當該溫度感測器之該輸出增加至該臨界點之上時，則減低一寫入電流。
於範例18中，範例13-17之任何一者的主題標的 可以選擇地包括邏輯以當該溫度感測器之該輸出增加至該臨界溫度之上時，則減低一寫入脈波持續時間。
於本發明各種實施例中，此處討論之操作，例如，參考圖1-10，可以被實行作為硬體(例如，電路)、軟體、韌體、微碼、或其組合，其可以被提供作為一電腦程式產品，例如，包括一有形的(例如，非暫態)機器可讀取或電腦可讀取媒體，其具有儲存在其上而使用以程規一電腦以進行此處討論之一處理程序的指令(或軟體程式)。同時，字詞“邏輯”可以包括，藉由範例，軟體、硬體、或軟體和硬體之組合。機器可讀取媒體可以包括一儲存裝置，例如，此處討論的那些者。
說明文中關於“一實施例”或“一個實施例”意謂著配合實施例說明之一特定特點、結構、或特性的可以包括於至少一實行例中。說明文中各處出現之短語“於一實施例中”可以是或可以不是都涉及相同實施例。
同時，於說明文和申請專利範圍中，字詞“耦合”和“連接”，以及它們的衍生詞也可以一起被使用。於本發明一些實施例中，“連接”可以被使用以表明二個或更多個元件是彼此以直接方式實體地或電氣接觸。“耦合”可以意指二個或更多個元件是以直接方式實體或電氣接觸。但是，“耦合”也可以意指二個或更多個元件可以不是彼此直接接觸，但是仍然可彼此合作或互動。
因此，雖然本發明實施例已以特定於結構特點及/或方法動作之語言被說明，應了解，所申請之主題標 的可以是不受限定於上述之特定特點或動作。確切地說，該等特定特點和動作被揭示作為實行所申請主題標的之範例形式。
100‧‧‧中央處理器封裝體
110‧‧‧處理器
120‧‧‧控制中樞
122‧‧‧記憶體控制器
124‧‧‧記憶體介面
130‧‧‧局域性記憶體
140‧‧‧記憶體
142‧‧‧控制器
144‧‧‧寫入控制邏輯
148‧‧‧溫度感測器
150‧‧‧記憶體裝置
160‧‧‧通訊匯流排

Claims (12)

  1. 一種記憶體，其包含：至少一自旋轉移力矩(STT)記憶體裝置；接近該STT記憶體裝置之一溫度感測器；以及一控制器，其包含至少部份地包括硬體邏輯之邏輯以：監視該溫度感測器之一輸出；接收來自一主機裝置之寫入資料；判定用於該寫入資料之一實體記憶體位址；當該溫度感測器之該輸出未超出一臨界溫度時，則實行一第一寫入操作協定，其中在實行該第一寫入操作協定中，該控制器進一步包含邏輯以：讀取當前在該實體記憶體位址之記憶胞中之資料；比較自該等記憶胞所讀取之該資料與該寫入資料；以及僅將該寫入資料寫入至要藉由該寫入資料所修改之該等記憶胞；並且當該溫度感測器之該輸出超出該臨界溫度時，則實行一第二寫入操作協定，其中該第二寫入操作協定將所有之該寫入資料寫入至該實體記憶體位址。
  2. 如請求項1之記憶體，其中用以比較自該等記憶胞所讀 取之該資料的該邏輯，包含至少部份地包括硬體邏輯之邏輯以：將來自該實際位址中的該等記憶胞之讀取資料與該寫入資料進行位元式之互斥或(XOR)運算。
  3. 如請求項1之記憶體，其中該控制器進一步地包含邏輯以：當該溫度感測器之該輸出增加至該臨界點之上時，則減低一寫入電流。
  4. 如請求項1之記憶體，其中該控制器進一步地包含邏輯以：當該溫度感測器之該輸出增加至該臨界點之上時，則減低一寫入脈波持續時間。
  5. 一種電子裝置，其包含：一處理器；至少一自旋轉移力矩(STT)記憶體裝置；接近該STT記憶體裝置之一溫度感測器；以及一控制器，其包含至少部份地包括硬體邏輯之邏輯以：監視該溫度感測器之一輸出；接收來自一主機裝置之寫入資料；判定用於該寫入資料之一實體記憶體位址；當該溫度感測器之該輸出未超出一臨界溫度時，則實行一第一寫入操作協定，其中在實行該第一寫入操作協定中，該控制器進一步包含邏輯以： 讀取當前在該實體記憶體位址之記憶胞中之資料；比較自該等記憶胞所讀取之該資料與該寫入資料；以及僅將該寫入資料寫入至要藉由該寫入資料所修改之該等記憶胞；並且當該溫度感測器之該輸出超出該臨界溫度時，則實行一第二寫入操作協定，其中該第二寫入操作協定將所有之該寫入資料寫入至該實體記憶體位址。
  6. 如請求項5之電子裝置，其中用以比較自該等記憶胞所讀取之該資料的該邏輯，包含至少部份地包括硬體邏輯之邏輯以：將來自該實際位址中的該等記憶胞之讀取資料與該寫入資料進行位元式之互斥或(XOR)運算。
  7. 如請求項5之電子裝置，其中該控制器進一步地包含邏輯以：當該溫度感測器之該輸出增加至該臨界點之上時，則減低一寫入電流。
  8. 如請求項5之電子裝置，其中該控制器進一步地包含邏輯以：當該溫度感測器之該輸出增加至該臨界點之上時，則減低一寫入脈波持續時間。
  9. 一種控制器，其包含至少部份地包括硬體邏輯之邏輯 以：監視耦接至至少一自旋轉移力矩(STT)記憶體裝置之一溫度感測器之一輸出；接收來自一主機裝置之寫入資料；判定用於該寫入資料之一實體記憶體位址；當該溫度感測器之該輸出未超出一臨界溫度時，則實行一第一寫入操作協定，其中在實行該第一寫入操作協定中，該控制器進一步包含邏輯以：讀取當前在該實體記憶體位址之記憶胞中之資料；比較自該等記憶胞所讀取之該資料與該寫入資料；以及僅將該寫入資料寫入至要藉由該寫入資料所修改之該等記憶胞；並且當該溫度感測器之該輸出超出該臨界溫度時，則實行一第二寫入操作協定，其中該第二寫入操作協定將所有之該寫入資料寫入至該實體記憶體位址。
  10. 如請求項9之控制器，其中用以比較自該等記憶胞所讀取之該資料的該邏輯，包含至少部份地包括硬體邏輯之邏輯以：將來自該實際位址中的該等記憶胞之讀取資料與該寫入資料進行位元式之互斥或(XOR)運算。
  11. 如請求項9之控制器，其中該控制器進一步地包含邏輯以： 當該溫度感測器之該輸出增加至該臨界點之上時，則減低一寫入電流。
  12. 如請求項9之控制器，其中該控制器進一步地包含邏輯以：當該溫度感測器之該輸出增加至該臨界點之上時，則減低一寫入脈波持續時間。
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