JP7236503B2 - 不揮発性記憶装置のための読み出し積分時間較正 - Google Patents

Description

（優先権の主張）
本出願は、参照によりその全体が本明細書に組み込まれる、２０２０年９月８日に出願されたＢａｚａｒｓｋｙらによる「ＲＥＡＤ ＩＮＴＥＧＲＡＴＩＯＮ ＴＩＭＥ ＣＡＬＩＢＲＡＴＩＯＮ ＦＯＲ ＮＯＮ－ＶＯＬＡＴＩＬＥ ＳＴＯＲＡＧＥ」と題する米国特許仮出願第６３／０７５，５９９号の優先権を主張する。

ポータブル消費者向け電子デバイスに対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。フラッシュメモリなどの不揮発性半導体メモリデバイス（本明細書では、「不揮発性記憶システム」又は「不揮発性メモリシステム」とも呼ばれる）は、デジタル情報記憶及び交換に対するますます高まる需要を満たすために広く使用されている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きい能力と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話、並びにデスクトップ、ラップトップ、及びノートパッドコンピュータを含む、多種多様なホスト電子デバイスにおける使用に理想的なものにしてきた。典型的には、ホスト電子デバイスは、不揮発性記憶システムに電力を提供する。

不揮発性半導体記憶デバイスは、データを記憶するようにプログラムされ得る不揮発性メモリセルを含む。典型的には、メモリセルは、いくつかのデータ状態にプログラムされる。より多数のデータ状態を使用することにより、メモリセル毎により多くのビットが記憶されることが可能になる。例えば、メモリセル毎に２ビットを記憶するために４つのデータ状態が使用されてもよく、メモリセル毎に３ビットを記憶するために８つのデータ状態が使用されてもよく、メモリセル毎に４ビットを記憶するために１６個のデータ状態が使用されてもよい、など。メモリセルからデータを読み戻すためには、メモリセルが現在どんなデータ状態にあるかを判定するために、読み出し基準電圧を使用することが典型的である。

様々な理由から、メモリセルがプログラムされることを意図されたデータ状態をより正確に感知するために、読み出し基準電圧を経時的に修正することが有益であり得る。そのような修正の１つの理由は、メモリセルの条件が、メモリセルがプログラムされた時間とメモリセルの読み戻された時間との間で変化し得ることである。例えば、メモリセルに蓄積された電荷に基づいてそのデータ状態を記憶するメモリセルの場合、経時的な電荷損失が存在し得る。典型的には、このような電荷損失は、データ保持問題と呼ばれる。メモリセルはまた、他のメモリセルがプログラムされた結果としてメモリセルの条件（例えば、電荷量）が変化することを指す、プログラムディスターブも被る場合がある。いくつかのメモリセルは、メモリセルが読み出された結果としてメモリセルの条件（例えば、電荷量）が変化することを指す、読み出しディスターブを被る場合がある。別の考慮事項は、メモリセルがプログラムされたときと読み出されるときとの間に有意な温度差が存在し得ることである。いくつかのメモリセルは、そのような温度変化に敏感である。例えば、いくつかのメモリセルはトランジスタを含み、その閾値電圧がデータ状態を示す。トランジスタの閾値電圧は、典型的には温度に依存する。

同様に番号付けされた要素は、異なる図において共通の構成要素を指す。

ホストに接続された記憶システムの一実施形態のブロック図である。

フロントエンドプロセッサ回路の一実施形態のブロック図である。

バックエンドプロセッサ回路の一実施形態のブロック図である。

メモリパッケージの一実施形態を示すブロック図である。

メモリダイの一実施形態の機能ブロック図である。

集積メモリアセンブリの一実施形態の機能ブロック図である。

集積メモリアセンブリの読み出し／書き込み回路及びＥＣＣの一実施形態のブロック図である。

スパースパリティチェック行列Ｈの一例を示す。

図３Ｄのスパースパリティチェック行列に対応するスパース２部グラフを示す。

感知ブロックの一実施形態を示すブロック図である。

基板上に積層された集積メモリアセンブリの一実施形態の側面図を示す。

基板上に積層された集積メモリアセンブリの一実施形態の側面図を示す。

メモリ構造を備え得るモノリシック３次元メモリアレイの例示的な一実施形態の一部の斜視図である。

アレイに編成されたメモリセルのＮＡＮＤストリングをプログラムするためのプロセスの一実施形態を説明するフローチャートである。

各メモリセルが４ビットのデータを記憶するときのメモリアレイの例示的な閾値電圧分布を示す。

図８Ａに示されているのと同じであるが、積分時間が示されている、Ｖｔ分布を示す。

１つ以上の積分時間を較正するプロセスのフローチャートの一実施形態を示す。

基準電圧の積分時間を較正するプロセスの一実施形態のフローチャートを示す。

基準電圧の積分時間を較正するプロセスの一実施形態のフローチャートを示す。

基準電圧をメモリセルに印加しながら、複数の積分時間においてメモリセルを感知するプロセスの一実施形態のフローチャートを示す。

ＢＥＳに基づいて積分時間を較正するプロセスの一実施形態のフローチャートを示す。

谷探索に基づいて積分時間を較正するプロセスの一実施形態のフローチャートを示す。

積分時間を較正することを含む、復号失敗から回復するプロセスの一実施形態のフローチャートを示す。

読み出し基準電圧を較正するプロセスの一実施形態のフローチャートを示す。

図４の感知増幅器３５０の回路を示す概略図である。

メモリセルを通る電流を感知するための一実施形態を説明するフローチャートである。

図１６からの様々な信号の挙動を説明するタイミング図である。

ここで、本技術は、実施形態において、不揮発性記憶システムにおける読み出し基準レベルの較正に関する図面を参照しながら説明される。不揮発性記憶システムにおける記憶装置の基本ユニットは、メモリセルである。読み出し基準レベルは、メモリセルの状態を感知するために使用される。一実施形態では、読み出し基準レベルは、積分時間を較正することによって較正される。積分時間は、メモリセルが感知されている間に感知ノード上の電荷が変化することが可能な時間の長さである。典型的には、感知ノードは初期電圧まで充電され、次いでメモリセルに接続されて、メモリセル電流が積分時間感知ノードを放電することが可能になる。積分時間を変更（例えば、延長、短縮）することは、実際には、読み出し基準電圧の影響を変化させるために使用され得る。例えば、積分時間を変更することは、読み出し基準電圧に対するわずかな変化の均等物であり得る。

積分時間を較正することは、基準電圧自体を較正するよりもはるかに速い場合がある。これは、部分的に、較正中に印加される必要がある異なる基準電圧の数を低減することに起因する。例えば、読み出し基準電圧を較正するための１つの可能な技術は、いくつかの試験読み出し基準電圧を印加する。各読み出し基準電圧は、ワード線などの導電性要素を充電する必要があり得、それによってかなりの時間を要する。積分時間が較正される実施形態は、所与の読み出し基準電圧に異なる試験積分時間を使用し、それによって読み出し基準電圧の数を低減することができる。したがって、積分時間（複数可）を較正することは、非常に時間的に効率的である。また、電力消費を低減することができる。

いくつかの実施形態では、積分時間は、復号誤りに応答して較正される。例えば、コードワードが誤り訂正コード（ＥＣＣ）エンジンを用いて正常に復号されない場合、積分時間は較正されてもよく、続いてコードワードを復号するための別の試みを行うことができる。しかしながら、積分時間は、特定の数のプログラム／消去サイクルの後など、任意の時間に較正され得る。

本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の「特許請求の範囲」によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。

図１Ａ～図３Ｃ、図４、図５Ａ、図５Ｂ、及び図６は、本明細書に開示される技術を実装するために使用することができる記憶システムの一例を説明する。

図１Ａは、ホスト１２０に接続された記憶システム１００（メモリシステムと呼ばれることもある）の一実施形態のブロック図である。記憶システム１００は、本明細書に開示される技術を実装することができる。多くの異なるタイプの記憶システムを、本明細書に開示される技術と共に使用することができる。１つの例示的な記憶システムは、ソリッドステートドライブ（「ＳＳＤ」）である。しかしながら、他のタイプの記憶システムを使用することもできる。記憶システム１００は、メモリコントローラ１０２、データを記憶するためのメモリパッケージ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ）１０６を備える。メモリコントローラ１０２は、フロントエンドプロセッサ回路（ＦＥＰ）１１０と、１つ以上のバックエンドプロセッサ回路（ＢＥＰ）１１２とを備える。一実施形態では、ＦＥＰ１１０回路は、ＡＳＩＣ上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣ上に実装される。ＢＥＰ回路１１２及びＦＥＰ回路１１０の各々のＡＳＩＣは、メモリコントローラ１０２がチップ上のシステム（「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ１１０とＢＥＰ１１２は両方とも、それら自体のプロセッサを含む。一実施形態では、ＦＥＰ１１０及びＢＥＰ１１２は、ＦＥＰ１１０がマスタであり、各ＢＥＰ１１２がスレーブであるマスタスレーブ構成として働く。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理対物理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行するフラッシュ変換層を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求において、集積メモリアセンブリ／ダイ内のメモリ動作を管理する。いくつかの実施形態では、集積メモリアセンブリは、メモリパッケージと呼ばれる。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを行うことができる。加えて、ＢＥＰ回路１１２は、バッファ管理を実行し、ＦＥＰ回路１１０によって必要とされる特定の電圧レベルを設定し、誤り訂正（ＥＣＣ）を実行し、メモリパッケージへのトグルモードインターフェースを制御することなどを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージのセットを受け持つ。メモリコントローラ１０２は、制御回路の一例である。

一実施形態では、複数のメモリパッケージ１０４が存在する。各メモリパッケージ１０４は、１つ以上のメモリダイを含んでもよい。一実施形態では、メモリパッケージ１０４内の各メモリダイは、（２次元ＮＡＮＤフラッシュメモリ及び／又は３次元ＮＡＮＤフラッシュメモリを含む）ＮＡＮＤフラッシュメモリを利用する。他の実施形態では、メモリパッケージ１０４は、他のタイプのメモリを含むことができ、例えば、メモリパッケージは、相変化メモリ（ＰＣＭ）メモリを含むことができる。

メモリコントローラ１０２は、ＰＣＩエクスプレス（ＰＣＩｅ）を介してＮＶＭエクスプレス（ＮＶＭｅ）を実装するインターフェース１３０を使用してホスト１２０と通信する。記憶システム１００と共に動作するために、ホスト１２０は、ホストプロセッサ１２２と、ホストメモリ１２４と、バス１２８を介して通信するＰＣＩｅインターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は別のタイプの記憶装置であり得る。ホスト１２０は、記憶システム１００の外部にあり、記憶システム１００とは別個である。一実施形態では、記憶システム１００は、ホスト１２０内に埋め込まれる。

図１Ｂは、ＦＥＰ回路１１０の一実施形態のブロック図である。図１Ｂは、ホスト１２０と通信しているＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信しているホストプロセッサ１５２とを示す。ホストプロセッサ１５２は、実装に好適な、当該技術分野において既知である任意のタイプのプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（ＮＯＣ）１５４と通信している。ＮＯＣは、典型的にはＳｏＣ内のコア間の、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はクロック制御されていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣの拡張性、及び複雑なＳｏＣの電力効率を改善する。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及び拡張性をもたらす。ＮＯＣ１５４に接続され、ＮＯＣ１５４と通信しているのは、メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２である。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作させかつそれと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を走らせ、様々なメモリ動作を実行するために使用される。また、ＮＯＣと通信しているのは、２つのＰＣＩｅインターフェース１６４及び１６６である。図１Ｂの実施形態では、メモリコントローラ１０２は、２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つを超えるか又は２つ未満のＢＥＰ回路１１２が存在し得る。したがって、２つを超えるＰＣＩｅインターフェースが存在し得る。

図２Ａは、ＢＥＰ回路１１２の一実施形態のブロック図である。図２Ａは、ＦＥＰ回路１１０と通信する（例えば、図１ＢのＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）ためのＰＣＩｅインターフェース２００を示す。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信している。一実施形態では、２つのＮＯＣを、１つの大きいＮＯＣへと組み合わせることができる。各ＮＯＣ（２０２／２０４）は、ＳＲＡＭ（２３０／２６０）と、バッファ（２３２／２６２）と、プロセッサ（２２０／２５０）と、ＸＯＲエンジン（２２４／２５４）、ＥＣＣエンジン（２２６／２５６）、及び読み出し基準較正エンジン（２２５／２５５）を介して、データ経路コントローラ（２２２／２５２）とに接続される。一実施形態では、読み出し基準較正エンジン（２２５／２５５）は、メモリセルを感知するための積分時間を較正するように構成される。

ＥＣＣエンジン２２６／２５６は、当該技術分野において既知であるように、誤り訂正を実行するために使用される。本明細書では、ＥＣＣエンジン２２６／２５６は、コントローラＥＣＣエンジンと呼ばれることもある。ＸＯＲエンジン２２４／２５４は、データをＸＯＲ演算するために使用され、その結果、データは、プログラミングエラーがある場合に回復され得る様式で組み合わされ、記憶され得る。一実施形態では、ＸＯＲエンジン２２４／２５４は、ＥＣＣエンジン２２６／２５６を使用して復号できないデータを回復することができる。

データ経路コントローラ２２２は、集積メモリアセンブリを有する４つのチャネルを介して通信するためのメモリインターフェース２２８に接続される。したがって、上部ＮＯＣ２０２は、集積メモリアセンブリと通信するための４つのチャネルのためのメモリインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、集積メモリアセンブリと通信するための４つの追加のチャネルのためのメモリインターフェース２５８に関連付けられる。一実施形態では、各メモリインターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルの各々について、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知である任意の標準的プロセッサであり得る。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他のタイプのコントローラであり得る。ＸＯＲエンジン２２４／２５４、ＥＣＣエンジン２２６／２５６、及び読み出し基準電圧較正エンジン（２２５／２５５）は、ハードウェアアクセラレータとして知られる専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４、ＥＣＣエンジン２２６／２５６は、ソフトウェアで実装され得る。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。他の実施形態では、メモリインターフェース（メモリダイと通信するための電気回路）は、図２Ａに示されるものとは異なる構造であり得る。加えて、図１Ｂ及び図２Ａとは異なる構造を有するコントローラも、本明細書に記載される技術と共に使用することができる。

図２Ｂは、メモリバス（データ線及びチップイネーブル線）３２２に接続された複数のメモリダイ３００を含むメモリパッケージ１０４の一実施形態のブロック図である。メモリバス３２２は、ＢＥＰ回路１１２のＴＭインターフェース（例えば、図２Ａを参照）と通信するためのトグルモードインターフェース２２８に接続する。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含むことができる。メモリパッケージは、１つ以上のメモリダイを有することができる。一実施形態では、各メモリパッケージは、８つ又は１６個のメモリダイを含む。しかしながら、他の数のメモリダイもまた、実装することができる。本明細書に記載する技術は、いかなる特定の数のメモリダイにも限定されない。

図３Ａは、メモリダイ３００の一実施形態の機能ブロック図である。図２Ｂの１つ以上のメモリダイ３００の各々は、図３Ａのメモリダイ３００として実装され得る。図３Ａに示す構成要素は、電気回路である。一実施形態では、各メモリダイ３００は、メモリ構造３２６、制御回路３１０、読み出し／書き込み回路３２８、及びデコーダ３２４／３３２を含み、これらは全て電気回路である。メモリ構造３２６は、行デコーダ３２４を介してワード線によりアドレス指定可能であり、列デコーダ３３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路３２８は、ＳＢ１、ＳＢ２、．．．、ＳＢｐ（感知回路）を含む複数の感知ブロック３４０を含み、複数のメモリセル内のデータの１ページ（又は複数のページ）が並列に読み出し又はプログラムされることを可能にする。一実施形態では、各感知ブロックは、感知増幅器と、ビット線に接続された１セットのラッチと、を含む。ラッチは、書き込まれるデータ及び／又は読み取られたデータを記憶する。感知ブロックは、ビット線ドライバを含む。

コマンド及びデータは、メモリコントローラインターフェース３１５（「通信インターフェース」とも呼ばれる）を介してコントローラ１０２とメモリダイ３００との間で転送される。メモリコントローラインターフェース３１５は、メモリコントローラ１０２と通信するための電気インターフェースである。メモリコントローラインターフェース３１５の例としては、トグルモードインターフェース及びオープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）が挙げられる。他のＩ／Ｏインターフェースも使用され得る。例えば、メモリコントローラインターフェース３１５は、メモリコントローラ１０２用のメモリインターフェース２２８／２５８のトグルモードインターフェースに接続するトグルモードインターフェースを実装してもよい。一実施形態では、メモリコントローラインターフェース３１５は、通信チャネル３２２（本明細書ではデータバスとも呼ぶ）に接続する入力及び／又は出力（Ｉ／Ｏ）ピンのセットを含む。一実施形態では、通信チャネル３２２は、トグルモードインターフェースの一部としてメモリコントローラ１０２に接続する。

制御回路３１０は、読み出し／書き込み回路３２８と協働して、メモリ構造３２６上でメモリ動作（例えば、書き込み、読み出し、消去、及びその他）を実行する。一実施形態では、制御回路３１０は、状態機械３１２と、オンチップアドレスデコーダ３１４と、電力制御モジュール３１６と、メモリコントローラインターフェース３１５と、記憶領域３１８と、を含む。状態機械３１２は、メモリ動作のダイレベル制御を提供する。一実施形態では、状態機械３１２は、ソフトウェアによってプログラム可能である。他の実施形態では、状態機械３１２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。いくつかの実施形態では、状態機械３１２をマイクロコントローラ又はマイクロプロセッサに置き換えることができる。一実施形態では、制御回路３１０は、レジスタ、ＲＯＭヒューズ、並びにベース電圧、積分時間、及び他のパラメータなどのデフォルト値を記憶するための他の記憶デバイスなどのバッファを含む。デフォルト値及び他のパラメータは、メモリ構造３２６の領域（例えば、構造パラメータ記憶域３２６ａ）に記憶され得る。これらのデフォルト値は、時々更新されてもよい。いくつかの実施形態では、積分時間の値は、時々較正される。

オンチップアドレスデコーダ３１４は、コントローラ１０２によって使用されるアドレスと、デコーダ３２４及び３３２によって使用されるハードウェアアドレスとのアドレスインターフェースを提供する。電力制御モジュール３１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール３１６は、電圧を生成するための電荷ポンプを含み得る。

記憶領域３１８は、メモリ構造３２６を動作させるためのパラメータを記憶するために使用されてもよい。記憶領域３１８は、揮発性又は不揮発性メモリを含んでもよい。いくつかの実施形態では、パラメータは、読み出し基準電圧を含む。パラメータはまた、読み出し基準電圧の積分時間を含んでもよい。メモリ構造３２６は、記憶領域３２６ａを有し、記憶領域３２６ａはまた、メモリ構造３２６を動作させるためのパラメータのコピーを含んでもよい。いくつかの実施形態では、パラメータは、メモリダイ３００が電源オンされたとき、記憶領域３２６ａから記憶領域３１８にコピーされる。

本明細書の目的のために、制御回路３１０は、単独で又は読み出し／書き込み回路３２８及びデコーダ３２４／３３２との組み合わせで、メモリ構造３２６に接続された１つ以上の制御回路を備える。１つ以上の制御回路は、フローチャートにおいて以下に記載される機能を実行する電気回路である。他の実施形態では、１つ以上の制御回路は、フローチャートにおいて以下に記載される機能を実行する、ソフトウェア（例えば、ファームウェア）と組み合わせた電気回路であるコントローラ１０２（又は他のコントローラ）のみからなり得る。一実施形態では、１つ以上の制御回路はコントローラであり、コントローラは、ハードウェアを使用しない電気回路である。別の代替例では、１つ以上の制御回路は、フローチャートにおいて以下に記載される機能を実行する、コントローラ１０２及び制御回路３１０を備える。別の実施形態では、１つ以上の制御回路は、単独で又はコントローラ１０２との組み合わせで、状態機械３１２（及び／又はマイクロコントローラ及び／又はマイクロプロセッサ）を備える。別の代替例では、１つ以上の制御回路は、フローチャートにおいて以下に記載される機能を実行する、コントローラ１０２、制御回路３１０、読み出し／書き込み回路３２８、及びデコーダ３２４／３３２を備える。他の実施形態では、１つ以上の制御回路は、不揮発性メモリを動作させる１つ以上の電気回路を備える。

一実施形態では、メモリ構造３２６は、ウェハなど単一基板上に複数のメモリレベルが形成される不揮発性メモリセルのモノリシック３次元メモリアレイを備える。メモリ構造は、シリコン（又は他のタイプの）基板上に配置された活性領域を有する、１つ以上の物理レベルのメモリセルアレイにモノリシックに形成される、任意のタイプの不揮発性メモリを備え得る。一例では、メモリ構造３２６の不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを備え、その全体が参照により本明細書に組み込まれる。別の実施形態では、メモリ構造３２６は、不揮発性メモリセルの２次元メモリアレイを備える。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他のタイプのメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。

メモリ構造３２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確なタイプは、上記の例に限定されない。多くの異なるタイプのメモリアレイアーキテクチャ又はメモリセル技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案される新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造３２６のメモリセルに好適な技術の他の例としては、ＲｅＲＡＭメモリ、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、相変化メモリ（例えばＰＣＭ）などが挙げられる。メモリ構造３２６のアーキテクチャに好適な技術の例としては、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。

ＲｅＲＡＭ又はＰＣＭＲＡＭ、クロスポイントメモリの一例としては、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。

磁気抵抗メモリ（ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、２つの強磁性プレートから形成される。２つのプレートのうちの１つは、特定の極性に設定された永久磁石である。他方のプレートの磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。記憶デバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、セルの１つ上及び１つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。

相変化メモリ（ＰＣＭ）は、カルコゲナイドガラス特有の挙動を利用する。一実施形態は、Ｇｅ_２Ｓｂ_２Ｔｅ_５合金を使用して、相変化材料を電気加熱することによって相変化を達成する。複数回のプログラミングは、異なる振幅及び／又は長さの電気パルスであって、異なる抵抗値の相変化材料をもたらす。

当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。

図３Ｂは、集積メモリアセンブリ３０６の一実施形態の機能ブロック図を示す。集積メモリアセンブリ３０６は、記憶システム１００内のメモリパッケージ１０４において使用されてもよい。一実施形態では、集積メモリアセンブリ３０６は、２種類の半導体ダイ（又はより簡潔に「ダイ」）を含む。メモリ構造ダイ３０２は、メモリ構造３２６を含む。メモリ構造３２６は、不揮発性メモリセルを含んでもよい。制御ダイ３０４は、制御回路３１０を含む。いくつかの実施形態では、制御ダイ３０４は、メモリ構造ダイ３０２内のメモリ構造３２６に接続するように構成される。例えば、制御回路３１０は、メモリ構造ダイ３０２内のメモリ構造３２６内の不揮発性メモリセルに接続されるように構成される。いくつかの実施形態では、メモリ構造ダイ３０２及び制御ダイ３０４は、一緒に接合される。制御回路３１０は、状態機械３１２、アドレスデコーダ３１４、電力制御回路３１６、メモリコントローラインターフェース３１５、記憶領域３１８、及びＥＣＣエンジン３３０を含む。記憶領域は、読み出し基準電圧、並びに読み出し基準電圧の積分時間などのパラメータを記憶してもよい。いくつかの実施形態では、制御回路３１０は、本明細書に開示されるように、積分時間を較正するように構成される。制御回路３１０はまた、読み出し／書き込み回路３２８を含む。別の実施形態では、読み出し／書き込み回路３２８の一部は、制御ダイ３０４上に配置され、読み出し／書き込み回路３２８の一部は、メモリ構造ダイ３０２上に配置される。本明細書で使用される装置という用語は、メモリダイ３００、制御ダイ３０４、メモリパッケージ１０４、記憶デバイス１００、メモリコントローラ１０２、又は記憶デバイス１００を含むホストシステム１２０を含み得るが、これらに限定されない。

誤り訂正コード（ＥＣＣ）エンジン３３０は、誤り訂正コードワードを復号するように構成される。本明細書では、ＥＣＣエンジン３３０は、オンダイＥＣＣエンジンと呼ばれることもある。一実施形態では、オンダイＥＣＣエンジン３３０は、メモリコントローラ１０２からのデータビットを、データビット及びパリティビットを含むコードワードに符号化するように構成される。制御回路は、メモリ構造３２６にコードワードを記憶する。一実施形態では、オンダイＥＣＣエンジン３３０は、メモリ構造３２６から読み戻されたコードワードを復号するように構成される。いくつかの実施形態では、オンダイＥＣＣエンジン３３０は、メモリ構造３２６内のメモリセルを読み出すための積分時間を較正するように構成される。

制御ダイ３０４の制御回路３１０内の構成要素のどんなサブセットも、制御回路と見なすことができる。別の代替例では、制御回路は、フローチャートにおいて以下に記載される機能を実行する、コントローラ１０２と、制御ダイ３０４の制御回路３１０とを備える。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、ファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、プログラマブルゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、集積回路、又は他のタイプの回路を含むことができる。

経路３５２は、制御回路３１０内の１つ以上の構成要素と、メモリ構造ダイ３０２上のメモリ構造との間の経路である。経路は、信号（例えば、電圧、電流）を提供又は受信するために使用され得る。経路は、導電性経路を含む。経路は、ボンドパッド、金属相互接続、ビア、トランジスタ、導電性材料、及び電気信号を転送又は搬送し得る他の材料のうちの１つ以上を含み得るが、これらに限定されない。経路は、メモリ構造３２６内で読み出されるメモリセルに接続された選択されたワード線に、電力制御モジュール３１６から読み出し基準電圧を提供するために使用されてもよい。

一実施形態では、集積メモリモジュール３０６は、通信チャネル３２２（本明細書ではデータバスとも呼ぶ）に接続する入力及び／又は出力（Ｉ／Ｏ）ピンのセットを含む。通信チャネル３２２は、一般性のために集積メモリアセンブリ３０６に接続されているものとして示されている。通信チャネル３２２は、ダイ３０２及び／又は３０４のいずれか又は両方に接続してもよい。一実施形態では、通信チャネル３２２は、メモリコントローラ１０２を制御ダイ３０４に直接接続する。

図３Ｃは、制御ダイ３０４の読み出し／書き込み回路３２８及びＥＣＣエンジン３３０の一実施形態のブロック図である。読み出し／書き込み回路３２８は、感知増幅器３５０及びラッチ３６０を有する。ラッチ３６０は、データラッチ３６０ａ及びパリティラッチ３６０ｂを含んでもよい。一実施形態では、データラッチ３６０ａは、コードワードのデータビットを記憶し、パリティラッチは、コードワードのパリティビットを記憶する。データビット及びパリティビットに対して特定のラッチが存在することは必要とされない。図３Ｃは、データラッチ３６０（１）、３６０（２）、３６０（３）、３６０（４）の４セットを示している。各セットは、異なるページのコードワードを記憶するために使用されてもよい。メモリセル毎に４ビットが記憶される実施形態では、４ページがメモリセルのセットに記憶される。４ページは、下部ページ（ＬＰ）、下部中央ページ（ＬＭＰ）、上部中央ページ（ＵＭＰ）、及び上部ページ（ＵＰ）と呼ばれることもある。別の実施形態では、感知増幅器３５０はメモリ構造ダイ３０２上にあるが、ラッチ３６０は制御ダイ３０４上にある。

オンダイＥＣＣエンジン３３０は、メモリコントローラ１０２から受信されたデータビットを符号化することができる。一実施形態では、オンダイＥＣＣエンジン３３０は、データビット及びパリティビットをそれぞれ含むコードワードを形成する。一実施形態では、メモリコントローラ１０２は、コードワードを制御ダイ３０４に提供する。制御回路３１０は、メモリ構造３２６内の不揮発性メモリセルにコードワードを記憶する。メモリコントローラ１０２からのデータを読み出す要求に応じて、制御回路３１０は、メモリ構造３２６からコードワードを読み出す。オンダイＥＣＣエンジン３３０はまた、メモリ構造３２６から読み出されたコードワードを復号及び誤り訂正することもできる。一部の実施形態では、ＥＣＣエンジン３３０は、記憶されているデータの各ユニット（例えば、ページ）についてパリティビットを計算する。パリティビット（誤り訂正コードとも呼ばれる）は、データのユニット（例えば、ページ）と共に記憶され得る。データのユニットとその関連パリティビットとの組み合わせは、コードワードと呼ばれる。一実施形態では、パリティビットは、データのユニット（例えば、ページ）から離れて記憶される。

オンダイＥＣＣエンジン３３０は、シンドローム計算論理３７０、エンコーダ３８０、デコーダ３９０、及び読み出し基準較正３８５を含む。エンコーダ３８０は、リードソロモンエンコーダ、ボーズチョードリオッケンジェム（ＢＣＨ）エンコーダ、低密度パリティチェック（ＬＤＰＣ）エンコーダ、ターボコードエンコーダ、１つ以上の他のＥＣＣ符号化方式を符号化するように構成されているエンコーダ、又はこれらの任意の組み合わせなどのＥＣＣ方式を使用してデータを符号化するように構成される。エンコーダ３８０は、データビット３８２及びパリティビット３８４を含むコードワードを形成してもよい。データビットは、メモリコントローラ１０２によって提供され得る。

一実施形態では、データビット３８２はデータラッチ３６０ａに記憶され、パリティビット３８４はパリティラッチ３６０ｂに記憶される。ラッチ３６０内のビットに基づいて、感知増幅器３５０は、メモリセルがプログラムされているときにメモリ構造３２６内のビット線電圧を制御することができる。このようにして、メモリ構造３２６内のメモリセルにコードワードをプログラムすることができる。プログラミングのために選択されたメモリセルにプログラム電圧を印加するように、他の電圧がメモリ構造３２６に印加されてもよいことが理解されるであろう。

デコーダ３９０は、メモリ構造ダイ３０２に記憶されたコードワードを復号するように構成される。一実施形態では、感知増幅器３５０は、コードワードを読み出すためにメモリ構造３２６内のビット線を感知する。感知増幅器３５０は、読み出しコードワードをラッチ３６０に記憶してもよい。デコーダ３９０は、コードワード内の誤りを検出し、訂正することができる。一実施形態では、デコーダ３９０は、メモリコントローラ１０２上のデコーダと比較して、比較的低電力デコーダである。一実施形態では、メモリコントローラ１０２上のデコーダは、デコーダ３９０によって典型的に訂正され得るよりも、コードワード内のより多くのビット誤りを訂正することができる。したがって、デコーダ３９０は、電力対誤り訂正能力のトレードオフを提供することができる。例えば、デコーダ３９０は、電力消費に関して非常に効率的であり得るが、コードワード内の多数の誤りを訂正することができない場合がある。

一実施形態では、デコーダ３９０は、ハードビットデコーダを実装する。一実施形態では、デコーダ３９０は、ソフトビットデコーダを実装する。デコーダ３９０は、ハードビットデコーダとソフトビットデコーダの両方を実装してもよい。例えば、制御ダイ３０４は、最初に、ハードビットデコーダを用いてコードワードを復号することを試みることができる。それが失敗した場合、制御ダイ３０４は、ソフトビットデコーダを使用して復号を試みることができる。

いくつかの実施形態では、デコーダ３９０は、ビット（又は変数）ノード及びチェックノードを有するスパース２部グラフに基づく。デコーダ３９０は、ビットノードとチェックノードとの間でメッセージを渡し得る。ビットノードとチェックノードとの間でメッセージを渡すことは、いくつかの実施形態では、メッセージパッシング計算を実行することによって達成される。メッセージパッシング計算は、確率伝搬法に基づき得る。

シンドローム計算論理３７０は、コードワードのシンドローム重みを判定することができる。シンドローム重みは、不適合であるパリティチェック方程式の数を指す。パリティチェック方程式は、図３Ｄ及び図３Ｅに関連してより詳細に論じられる。コードワードの初期シンドローム重みは、そのコードワードのビット誤り率（ＢＥＲ）と相関し得る。したがって、制御ダイ３０４は、初期シンドローム重みに基づいてコードワードのＢＥＲを推定することができる。一実施形態では、シンドローム計算論理３７０は、ハードウェアで実装される。シンドローム重みは、コードワードを完全に復号することなく判定することができる。したがって、初期シンドローム重みは、コードワードを復号する場合より少ない時間及びより少ない電力で計算することができる。いくつかの実施形態では、制御ダイ３０４は、初期シンドローム重みに基づいて管理決定を行う。例えば、制御ダイ３０４は、シンドローム重みに基づいてソフトビット基準電圧を較正することができる。一実施形態では、制御ダイ３０４は、ＢＥＲに基づいてソフトビット基準電圧を較正する。

読み出し基準較正３８５は、メモリセルを読み出すための積分時間を較正するように構成される。読み出し基準較正３８５は、新たな積分時間を判定するために、１つ以上の異なる技術を使用してもよい。制御ダイ３０４が（多くの場合）新たな積分時間を判定することにより、メモリコントローラ１０２は、そのようなタスクによって実質的により煩わされなくなる。

上述したように、いくつかの実施形態では、オンダイＥＣＣエンジン３３０は、スパースパリティチェック行列を使用する。コントローラ１０２上のＥＣＣ２２６／２５６もスパースパリティチェック行列を使用し得ることに留意されたい。図３Ｄは、（スパース２部グラフとして表すこともできる）スパースパリティチェック行列Ｈの一例を示す。行列は、Ｍ行及びＫ＋Ｍ列を含み、これは、長さＮ＝Ｋ＋Ｍの各コードワードにおけるＫ個の情報ビット及びＭ個のパリティビットに対応している。更に、パリティビットは、Ｍ個のパリティチェック方程式が満たされるように定義され、行列の各行はパリティチェック方程式を表す。

図３Ｅは、図３Ｄのスパースパリティチェック行列に対応するスパース２部グラフ３９２を示す。具体的には、コードは、Ｎ個のビットノード３９４のセットＶ（この例ではＮ＝１３）、Ｍ個のチェックノード３９６のセットＣ（この例ではＭ＝１０）、及びビットノード３９４をチェックノード３９６に接続するエッジ３９８のセットＥ（この例ではＥ＝３８）を備えたスパース２部グラフＧ＝（Ｖ、Ｃ、Ｅ）によって定義することができる。ビットノードはコードワードビットに対応し、チェックノードはビットに対するパリチェック制約に対応する。ビットノード３９４は、エッジ３９８によって、それが関与するチェックノード３９６に接続される。

復号中、デコーダ３９０の一実施形態は、パリティチェックを満たすことを試みる。この例では、チェックノードｃｎ１～ｃｎ１０によって示されるように、１０個のパリティチェックが存在する。ｃｎ１での第１のパリティチェックは、

であるかどうかを判定し、

は、排他的ｏｒ（ＸＯＲ）論理演算を示す。このチェックは、変数ノードｖ２、ｖ４、ｖ１１、及びｖ１３に対応するビット内に偶数個の「１」が存在する場合に満たされる。このチェックは、変数ノードｖ２、ｖ４、ｖ１１、及びｖ１３からの矢印が、２部グラフ内のチェックノードｃｎ１に接続されているという事実によって示される。ｃｎ２での第２のパリティチェックは、

であるかどうかを判定し、ｃｎ３での第３のパリティチェックは、

であるかどうかを判定し、ｃｎ４での第４のパリティチェックは、

であるかどうかを判定し、ｃｎ５での第５のパリティチェックは、

であるかどうかを判定し、ｃｎ６での第６のパリティチェックは、

であるかどうかを判定し、ｃｎ７での第７のパリティチェックは、

であるかどうかを判定し、ｃｎ８での第８のパリティチェックは、

であるかどうかを判定し、ｃｎ９での第９のパリティチェックは、

であるかどうかかを判定し、ｃｎ１０での第１０のパリティチェックは、

であるかどうかを判定する。

一実施形態では、デコーダ３９０は、反復メッセージパッシング復号アルゴリズムを伴う反復確率復号プロセスを使用する。これらのアルゴリズムは、コードを表す下にある２部グラフのエッジを介してビットノードとチェックノードとの間でメッセージを交換することによって動作する。

デコーダ３９０は、（メモリ構造３２６から読み出されたコンテンツに基づいて）コードワードビットの初期推定値を提供され得る。これらの初期推定値は、有効なコードワードとしてビットが満たされるべきであるパリティックチェック制約を課すことによって改良及び改善され得る。これは、グラフエッジに沿って渡されるメッセージを使用して、コードワードビットを表すビットノードと、コードワードビットに対するパリチェック制約を表すチェックノードとの間で情報を交換することによって行われ得る。

図４は、感知ブロック３４０の一実施形態を示すブロック図である。感知ブロックは、読み出し／書き込み回路３２８の一部である。個々の感知ブロック３４０は、感知回路又は感知増幅器３５０（１）～３５０（４）と呼ばれる１つ以上のコア部分と、管理回路４８０と呼ばれる共通部分とに区画化されてもよい。一実施形態では、各ビット線／ＮＡＮＤストリングのための別個の感知回路と、複数の、例えば、４つ又は８つの感知回路のセットのための１つの共通の管理回路４８０とが存在する。グループ内の感知回路の各々は、データバス４５４を介して関連する管理回路と通信する。したがって、記憶素子（メモリセル）のセットの感知回路と通信する１つ以上の管理回路が存在する。

一例として、感知増幅器３５０（１）は、接続されたビット線内の伝導電流が所定の閾値レベルを上回るか下回るかを判定することによって感知を実行する感知回路４６０を備える。感知は、読み出し又は検証動作において発生し得る。感知回路はまた、プログラム動作におけるプログラム電圧の印加中にビット線電圧を供給する。他の回路（例えば、状態機械３１２の制御下の電力制御３１６）は、読み出し又はプログラム中にワード線への電圧の印加を制御し得ることに留意されたい。したがって、状態機械３１２は、ワード線への読み出し基準電圧（並びに他の電圧）のタイミングを制御するために、電力制御３１６を制御してもよい。

感知回路４６０は、Ｖｂｌセレクタ４６２、感知ノード４６４、比較回路４６６、及びトリップラッチ４６８を含み得る。プログラム電圧の印加中、Ｖｂｌセレクタ４６２は、プログラムイネーブル電圧（例えば、Ｖ＿ｐｇｍ＿ｅｎａｂｌｅ）又はプログラム禁止電圧（例えば、Ｖｂｌ＿ｉｎｈ）を、メモリセルに接続されたビット線に渡すことができる。プログラム禁止電圧は、プログラムされないメモリセルに結合されたビット線及び／又はプログラミングプロセスの実行を通じてそれぞれの目標閾値電圧に到達したメモリセルを有するビット線に印加される。これらは、「非選択ビット線」と呼ばれ得る。プログラム禁止電圧が非選択ビット線に印加されると、一実施形態では、ビット線はＮＡＮＤチャネルから切断される。したがって、一実施形態では、プログラム禁止電圧は、ＮＡＮＤチャネルに渡されない。昇圧電圧が非選択ワード線に印加されて、ＮＡＮＤチャネルの電位が上昇し、それにより、その制御ゲートにおいてプログラム電圧を受信するメモリセルのプログラミングが禁止される。

トランジスタ４７０（例えば、ｎＭＯＳ）は、トランジスタの制御ゲート電圧を十分に高く、例えば、Ｖｂｌセレクタから渡されたＶｂｌよりも高く設定することによって、Ｖｂｌセレクタ４６２からＶｂｌを渡すためのパスゲートとして構成され得る。例えば、セレクタ４７２は、電源電圧Ｖｄｄ、例えば、３～４Ｖをトランジスタ４７０の制御ゲートに渡すことができる。

感知増幅器３５０（１）は、ビット線に電圧が印加されるタイミングを制御するように構成される。読み出し及び検証動作などの感知動作中、ビット線電圧は、セレクタ４７２が渡された電圧に基づいてトランジスタ４７０によって設定される。ビット線電圧は、トランジスタの制御ゲート電圧からそのＶｔ（例えば、３Ｖ）を引いたものとほぼ等しい。例えば、Ｖｂｌ＋Ｖｔがセレクタ４７２によって渡される場合、ビット線電圧はＶｂｌとなる。これは、ソース線が０Ｖにあると仮定する。トランジスタ４７０は、制御ゲート電圧に従ってビット線電圧をクランプし、パスゲートではなくソースフォロワとして作用する。Ｖｂｌセレクタ４６２は、トランジスタ４７０上の制御ゲート電圧よりも高いＶｄｄなどの比較的高い電圧を渡して、ソースフォロワモードを提供することができる。感知中、トランジスタ４７０は、このようにしてビット線を充電する。

１つのアプローチでは、各感知増幅器のセレクタ４７２は、Ｖｂｌ又はＶｄｄを渡すために、他の感知増幅器のセレクタとは別個に制御することができる。各感知増幅器のＶｂｌセレクタ４６２も、他の感知増幅器のＶｂｌセレクタとは別個に制御することができる。

感知中、感知ノード４６４は、Ｖｓｅｎｓｅ＿ｉｎｉｔ＝３Ｖなどの初期電圧まで充電される。感知ノードは次に、トランジスタ４７０を介してビット線に接続され、感知ノードの減衰量は、メモリセルが導電性状態にあるか非導電性状態にあるかどうかを判定するために使用される。一実施形態では、ビット線内を流れる電流が感知ノード（例えば、感知キャパシタ）を放電する。感知ノードが減衰することができる時間の長さは、本明細書では「積分時間」と呼ばれることがある。比較回路４６６は、感知時間において感知ノード電圧をトリップ電圧と比較するために使用される。感知ノード電圧がトリップ電圧Ｖｔｒｉｐを下回って減衰する場合、メモリセルは導電性状態にあり、そのＶｔは検証信号の電圧以下である。感知ノード電圧がＶｔｒｉｐを下回って減衰しない場合、メモリセルは非導電性状態にあり、そのＶｔは検証信号の電圧を上回る。感知増幅器３５０（１）は、メモリセルが導電性状態であるか又は非導電性状態であるかに基づいて比較回路４６６によって設定されるトリップラッチ４６８を含む。トリップラッチ内のデータは、プロセッサ４８２によって読み出されるビットであり得る。

メモリセルが感知ノードに接続されたとき、感知ノードにおける電流は、メモリセル電流と実質的に同じであり得る。式１は、微分形式で容量性電流を記述する。式２は、積分形式で容量性電流を記述する。

式１及び式２におけるキャパシタンス（Ｃ）は、感知ノード４６４のキャパシタンスである。積分時間［０，Ｔ］は式２に表されている。したがって、積分時間は、メモリセル電流が感知ノードを放電する時間である。感知ノードにおける初期電圧は、式２のｖ＿０である。感知ノードから流れる電流はメモリセル電流と実質的に同じであるため、式１又は式２のｉは、メモリセル電流と実質的に同じである。換言すれば、メモリセル電流は、積分時間［０，Ｔ］の間、感知ノードを放電する。メモリセル電流は、この例では感知ノード電圧を放電するが、メモリセル電流を使用して感知ノードを充電することができる。

積分時間を変更（例えば、延長、短縮）することを使用して、実際には、読み出し基準電圧の影響を変化させるために使用できる。例えば、積分時間を変更することは、読み出し基準電圧に対するわずかな変化の均等物であり得る。読み出し基準電圧が少量（積分時間と同じ）だけ変更した場合、メモリセル電流が少量だけ変化し得ることに留意されたい。したがって、式２は、最終電圧（ｖ）が影響を受けることを示す。しかしながら、積分時間（基準電圧と同じ）を変更することによって、感知ノードは、メモリセル電流によって、異なる時間量の間放電され、これも最終電圧（ｖ）に影響を与える。比較回路４６６が、メモリセルの条件を試験するために、最終電圧（ｖ）をトリップ電圧Ｖｔｒｉｐと比較してもよいことを想起されたい。

いくつかの技術では、読み出し基準電圧の大きさは、メモリセルから読み出されるコードワードの品質を改善するために、時々変更される。換言すれば、読み出し基準電圧の大きさは、時々較正される。いくつかの実施形態では、メモリセルから読み出されるコードワードの品質を改善するために、積分時間を変更（又は較正）する。読み出し基準電圧の大きさを較正すること、並びに読み出し基準電圧の積分時間を較正することの両方を行うことも可能であることに留意されたい。したがって、積分時間を較正することは、読み出し基準電圧の大きさも較正することを排除しない。

管理回路４８０は、プロセッサ４８２、データラッチの４つの例示的なセット４８４、４８５、４８６、４８７、及びデータラッチのセットとデータバス３２２との間に結合されたＩ／Ｏインターフェース４８８を備える（データバスはメモリコントローラ１０２に接続し得る）。例えば、個々のラッチＬＤＬ、ＬＭＤＬ、ＵＭＤＬ、及びＵＤＬを備えるデータラッチの１セットが、各感知増幅器に提供され得る。場合によっては、より少数の又は追加のデータラッチが使用されてもよい。ＬＤＬは、データの下部ページのビットを記憶し、ＬＭＤＬは、データの下部中央ページのビットを記憶し、ＵＭＤＬは、データの上部中央ページのビットを記憶し、ＵＤＬは、データの上部ページのビットを記憶する。これは、メモリセルメモリデバイス毎に１６レベル又は４ビットである。一実施形態では、メモリセル毎に８つのレベル又は３ビットが存在する。

プロセッサ４８２は、感知されたメモリセルに記憶されたデータを判定し、かつ判定されたデータをデータラッチのセットに記憶するように、計算を実行する。データラッチ４８４～４８７の各セットは、読み出し動作中にプロセッサ４８２によって判定されたデータビットを記憶し、かつメモリ内にプログラムされることを意図される書き込みデータを表すプログラム動作中にデータバス３２２からインポートされたデータビットを記憶するために使用される。Ｉ／Ｏインターフェース４８８は、データラッチ４８４～４８７とデータバス３２２との間のインターフェースを提供する。

プロセッサ４８２はまた、ラッチの状態に基づいて、どんな電圧をビット線に印加するかを判定するために使用されてもよい。

読み出し中、システムの動作は、アドレス指定されたメモリセルに対して異なる制御ゲート電圧の供給を制御する状態機械３１２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な所定の制御ゲート電圧をステップスルーすると、感知回路は、これらの電圧のうちの１つにおいてトリップすることができ、対応する出力が、データバス４５４を介して感知回路からプロセッサ４８２に提供されることになる。その時点で、プロセッサ４８２は、感知回路のトリップイベント（複数可）、及び入力線４９０を介して状態機械からの印加された制御ゲート電圧に関する情報を考慮することによって、結果として得られるメモリ状態を判定する。それは次いで、メモリ状態のバイナリ符号化を計算し、結果として得られるデータビットをデータラッチ４８４～４８７内に記憶する。

いくつかの実装形態は、複数のプロセッサ４８２を含むことができる。一実施形態では、各プロセッサ４８２は、出力線の各々が一緒に有線ＯＲされるように、出力線（図示せず）を含む。いくつかの実施形態では、出力線は、有線ＯＲ線に接続される前に反転される。この構成により、有線ＯＲを受信する状態機械は、プログラムされている全てのビットが所望のレベルに到達したときを判定することができるため、プログラミングプロセスが完了したときのプログラム検証試験中に迅速に判定できる。例えば、各ビットがその所望のレベルに到達したとき、そのビットの論理ゼロが、有線ＯＲ線に送信される（又は、データ１が反転される）。全てのビットがデータ０を出力した（又は、データ１が反転された）とき、状態機械は、プログラミングプロセスを終了すべきことを知る。各プロセッサは４つの感知増幅器と通信するため、状態機械は有線ＯＲ線を４回読み出す必要があるか、又は、論理は、関連するビット線の結果を蓄積するためにプロセッサ４８２に追加されて、状態機械は、有線ＯＲ線を１回読み出す必要のみがある。同様に、論理レベルを正しく選択することによって、グローバル状態機械は、第１のビットがその状態を変更するときを検出し、それに応答してアルゴリズムを変更することができる。

メモリセルに対するプログラム又は検証動作の間、プログラムされるデータ（書き込みデータ）は、メモリセル実装当たり４ビットで、ＬＤＬ、ＬＭＤＬ、ＵＭＤＬ、及びＵＤＬラッチ内で、データバス３２２からデータラッチ４８４～４８７のセットに記憶される。

プログラム動作は、状態機械の制御下で、アドレス指定されたメモリセルの制御ゲートにプログラミング電圧パルスのセットを印加する。各電圧パルスは、増分型ステップパルスプログラミングと呼ばれる処理のステップサイズ分だけ、前のプログラムパルスから大きさがステップアップし得る。各プログラム電圧の後に、メモリセルが所望のメモリ状態にプログラムされているかどうかを判定するための検証動作が続く。場合によっては、プロセッサ４８２は、所望のメモリ状態に対して読み戻しメモリ状態を監視する。それらの２つが一致しているとき、プロセッサ４８２は、そのラッチを更新することなどによって、ビット線をプログラム禁止モードに設定する。これにより、追加のプログラムパルスがその制御ゲートに印加されても、ビット線に結合されたメモリセルの更なるプログラミングが禁止される。

データラッチ４８４～４８７の各セットは、各感知増幅器のデータラッチのスタックとして実装されてもよい。一実施形態では、感知増幅器３５０当たり３つのデータラッチが存在する。いくつかの実装形態では、データラッチはシフトレジスタとして実装されているため、そこに記憶されたパラレルデータはデータバス３２２のためにシリアルデータに変換され、逆もまた同様である。メモリセルの読み出し／書き込みブロックに対応する全てのデータラッチを互いにリンクして、データのブロックがシリアル転送によって入力又は出力され得るように、ブロックシフトレジスタを形成することができる。具体的には、読み出し／書き込み回路のバンクは、データラッチのそのセットの各々が、読み出し／書き込みブロック全体に対してシフトレジスタの一部であるかのように、データをシーケンス内でデータバス内に又は外にシフトさせるように適合される。

データラッチは、関連付けられたメモリセルがプログラム動作において特定のマイルポストに到達したときを識別する。例えば、ラッチは、メモリセルのＶｔが特定の検証電圧を下回ることを識別し得る。データラッチは、メモリセルがデータページから１つ以上のビットを現在記憶しているかどうかを示す。例えば、ＬＤＬラッチを使用して、下部データページを記憶することができる。ＬＤＬラッチは、下部ページビットが、関連付けられたメモリセルに記憶されているとき、（例えば、０から１に）フリップされる。ＬＭＤＬ、ＵＭＤＬ、又はＵＤＬラッチは、それぞれ、下部中央、上部中央、又は上部ページビットが、関連付けられたメモリセルに記憶されているとき、フリップされる。これは、関連付けられたメモリセルがプログラミングを完了するときに生じる。

いくつかの実施形態では、集積メモリアセンブリ３０６内に、２つ以上の制御ダイ３０４及び２つ以上のメモリ構造ダイ３０２が存在する。いくつかの実施形態では、集積メモリアセンブリ３０６は、複数の制御ダイ３０４及び複数のメモリ構造ダイ３０２のスタックを含む。図５Ａは、基板５０２上に積層された集積メモリアセンブリ３０６（例えば、制御ダイ３０４及びメモリ構造ダイ３０２を備えるスタック）の一実施形態の側面図を示す。集積メモリアセンブリ３０６は、３つの制御ダイ３０４及び３つのメモリ構造ダイ３０２を有する。いくつかの実施形態では、４つ以上のメモリ構造ダイ３０２及び４つ以上の制御ダイ３０４が存在する。

各制御ダイ３０４は、メモリ構造ダイ３０２のうちの少なくとも１つに固定（例えば、ボンド）される。ボンドパッド５７０、５７４のうちの一部が示されている。更に多くのボンドパッドが存在し得る。互いに接合された２つのダイ３０２、３０４の間の空間は、エポキシ又は他の樹脂若しくはポリマーから形成され得る固体層５４８で充填される。この固体層５４８は、ダイ３０２、３０４間の電気的接続を保護し、ダイを一緒に更に固定する。様々な材料を固体層５４８として使用し得るが、実施形態では、米国カリフォルニア州にオフィスを構える、Ｈｅｎｋｅｌ社のＨｙｓｏｌエポキシ樹脂であってもよい。

集積メモリアセンブリ３０６は、例えば、ステップオフセットで積層されてもよく、各レベルにおけるボンドパッドは、被覆されないままであり、上からアクセス可能である。ボンドパッドに接続されたワイヤボンド５０６は、制御ダイ３０４を基板５０２に接続する。いくつかのこのようなワイヤボンドは、各制御ダイ３０４の幅にわたって（即ち、図５Ａのページ内に）形成されてもよい。

シリコンビア（ＴＳＶ）５１２を介したメモリ構造ダイを使用して、メモリ構造ダイ３０２を通して信号をルーティングすることができる。シリコンビア（ＴＳＶ）５１４を介した制御ダイを使用して、制御ダイ３０４を通して信号をルーティングすることができる。ＴＳＶ５１２、５１４は、半導体ダイ３０２、３０４内の集積回路の形成前、形成中、又は形成後に形成されてもよい。ＴＳＶは、ウェハを通る孔をエッチングすることによって形成されてもよい。次いで、孔は、金属拡散に対するバリアで裏打ちされてもよい。バリア層は、次にシード層で裏打ちされてもよく、シード層は、銅などの導電体でめっきされてもよいが、アルミニウム、スズ、ニッケル、金、ドープポリシリコン、及びこれらの合金又は組み合わせなどの他の好適な材料を使用することができる。

はんだボール５０８は、任意選択的に、基板５０２の下面上のコンタクトパッド５１０に固着されてもよい。はんだボール５０８は、集積メモリアセンブリ３０６をプリント回路板などのホストデバイスに電気的及び機械的に結合するために使用されてもよい。集積メモリアセンブリ３０６がＬＧＡパッケージとして使用される場合、はんだボール５０８は省略されてもよい。はんだボール５０８は、集積メモリアセンブリ３０６とメモリコントローラ１０２との間のインターフェースの一部を形成してもよい。

図５Ｂは、基板５０２上に積層された集積メモリアセンブリ３０６の一実施形態の側面図を示す。集積メモリアセンブリ３０６は、３つの制御ダイ３０４及び３つのメモリ構造ダイ３０２を有する。いくつかの実施形態では、３つよりも更に多くのメモリ構造ダイ３０２、及び３つよりも更に多くの制御ダイ３０４が存在する。この例では、各制御ダイ３０４は、少なくとも１つのメモリ構造ダイ３０２に接合される。任意選択的に、制御ダイ３０４は、２つのメモリ構造ダイ３０２に結合されてもよい。

ボンドパッド５７０、５７４のうちの一部が示されている。更に多くのボンドパッドが存在し得る。互いに接合された２つのダイ３０２、３０４の間の空間は、エポキシ又は他の樹脂若しくはポリマーから形成され得る固体層５４８で充填される。図５Ａの例とは対照的に、図５Ｂの集積メモリアセンブリ３０６は、ステップオフセットを有さない。シリコンビア（ＴＳＶ）５１２を介したメモリ構造ダイを使用して、メモリ構造ダイ３０２を通して信号をルーティングすることができる。シリコンビア（ＴＳＶ）５１４を介した制御ダイを使用して、制御ダイ３０４を通して信号をルーティングすることができる。

はんだボール５０８は、任意選択的に、基板５０２の下面上のコンタクトパッド５１０に固着されてもよい。はんだボール５０８は、集積メモリアセンブリ３０６をプリント回路板などのホストデバイスに電気的及び機械的に結合するために使用されてもよい。集積メモリアセンブリ３０６がＬＧＡパッケージとして使用される場合、はんだボール５０８は省略されてもよい。

上記に手短に論じたように、制御ダイ３０４及びメモリ構造ダイ３０２は、一緒に接合されてもよい。各ダイ３０２、３０４上のボンドパッドを使用して、２つのダイを一緒に接合することができる。いくつかの実施形態では、ボンドパッドは、はんだ又は他の追加材料なしで、いわゆるＣｕ～Ｃｕ接合プロセスにおいて互いに直接接合される。Ｃｕ～Ｃｕ接合プロセスでは、ボンドパッドは、高度に平坦であるように制御され、周囲の微粒子がほとんどない高度に制御された環境において形成され、微粒子は、そうしないと、ボンドパッド上に沈降し、密接な接合を妨げる可能性がある。このような適切に制御された条件下で、ボンドパッドは、互いに位置合わせされ、互いに押し付けられて、表面張力に基づいて相互接合を形成する。このような接合は室温で形成されてもよいが、熱が印加されてもよい。Ｃｕ～Ｃｕ接合を使用する実施形態では、ボンドパッドは、約５μｍ平方であり得、５μｍ～５μｍのピッチで互いに離間され得る。このプロセスは、本明細書ではＣｕ～Ｃｕ接合と呼ばれるが、この用語はまた、ボンドパッドがＣｕ以外の材料から形成される場合にも適用され得る。

ボンドパッドの面積が小さい場合、半導体ダイを一緒に接合することは困難であり得る。ボンドパッドのサイズ及びボンドパッド間のピッチは、ボンドパッドを含む半導体ダイの表面上にフィルム層を提供することによって、更に低減され得る。フィルム層は、ボンドパッドの周囲に設けられる。ダイが一緒になると、ボンドパッドは互いに接合し得、それぞれのダイ上のフィルム層が互いに接合し得る。このような接合技法は、ハイブリッド接合と呼ばれることがある。ハイブリッド接合を使用する実施形態では、ボンドパッドは、約５μｍ平方であり得、１μｍ～５μｍのピッチで互いに離間され得る。よりいっそう小さいサイズ及びピッチを有するボンドパッドを提供する接合技法が使用されてもよい。

いくつかの実施形態は、ダイ３０２、３０４の表面上にフィルムを含み得る。このようなフィルムが最初に提供されない場合、ダイ間の空間は、エポキシ又は他の樹脂若しくはポリマーでアンダーフィルされてもよい。アンダーフィル材料は液体として塗布されてもよく、それはその後、固体層に固化する。このアンダーフィルステップは、ダイ３０２、３０４間の電気的接続を保護し、ダイを一緒に更に固定する。様々な材料をアンダーフィル材料として使用し得るが、実施形態では、米国カリフォルニア州にオフィスを構える、Ｈｅｎｋｅｌ社のＨｙｓｏｌエポキシ樹脂であってもよい。

図６は、複数の不揮発性メモリセルを含む、メモリ構造３２６を備え得るモノリシック３次元メモリアレイの例示的な一実施形態の一部の斜視図である。例えば、図６は、メモリを備える１つのブロックの一部を示す。図示された構造は、交互の誘電体層及び導電層のスタックの上方に位置決めされたビット線ＢＬのセットを含み、垂直柱の材料が、誘電体層及び導電層を通って延在している。例示の目的で、誘電体層のうちの１つがＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つがＷとしてマークされている。ワード線層は、メモリセルに接続された１つ以上のワード線を含む。例えば、ワード線は、メモリセルの制御ゲートに接続され得る。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変化し得る。実施形態の１セットは、１０８～３０４個の交互の誘電体層及び導電層を含む。例示的な一実施形態は、９６個のデータワード線層、８つの選択層、６つのダミーワード線層、及び１１０個の誘電体層を含む。１０８～３０４個よりも多いか又は少ない層を使用することもできる。実施形態では、交互の誘電体層及び導電層は、ローカル相互接続ＬＩによって、４つの「フィンガ」又はサブブロックに分割される。図６は、２つのフィンガ及び２つのローカル相互接続ＬＩを示している。交互の誘電体層及びワード線層の下には、ソース線層ＳＬがある。垂直柱の材料（メモリホールとしても知られている）は、交互の誘電体層及び導電層のスタック内に形成される。例えば、垂直柱／メモリホールのうちの１つがＭＨとしてマークされている。図６では、誘電体層がシースルーとして示されているので、読者は交互の誘電体層及び導電層のスタック内に位置決めされたメモリホールを見ることができることに留意されたい。一実施形態では、メモリセルの垂直柱を生成するために、垂直柱／メモリホールを、電荷トラップ材料を含む材料で充填することによって、ＮＡＮＤストリングが形成される。各メモリセルは、１つ以上のビットのデータを記憶することができる。

図７は、アレイに編成されたメモリセルのＮＡＮＤストリングをプログラムするためのプロセス７００の一実施形態を説明するフローチャートである。図７のプロセスは、状態機械３１２の方向に実行することができる。例示的な一実施形態では、図７のプロセスは、上述の制御回路３１０（及び読み出し／書き込み回路３２８、並びにデコーダ３３２／３２４）を使用してメモリダイ３００上で実行される。例示的な一実施形態では、図７のプロセスは、上述の制御回路３１０を使用して集積メモリアセンブリ３０６によって実行される。プロセスは、複数のループを含み、これらのループの各々は、プログラム段階（例えば、ステップ７０４～７０８）及び検証段階（例えば、ステップ７１０～７１８）を含む。

多くの実装では、プログラムパルスの大きさは、所定のステップサイズだけ、各連続するパルスにあわせて増加する。図７のステップ７０２において、プログラミング電圧（Ｖｐｇｍ）が、開始量（例えば、約１２～１６Ｖ又は別の好適なレベル）に初期化され、状態機械３１２によって維持されるプログラムカウンタＰＣが、１に初期化される。

一実施形態では、プログラムされるように選択されたメモリセルのセット（本明細書では、選択されたメモリセルと呼ばれる）は、同時にプログラムされ、同じワード線（選択されたワード線）に全て接続される。プログラミング用に選択されていない他のメモリセル（非選択メモリセル）は、選択されたワード線にも接続されている可能性がある。即ち、選択されたワード線はまた、プログラミングが禁止されると想定されるメモリセルに接続される。加えて、メモリセルがそれらの意図された目標データ状態に到達すると、それらは、更なるプログラミングが禁止される。プログラミングが禁止される選択されたワード線に接続されたメモリセルを含むＮＡＮＤストリング（例えば、非選択ＮＡＮＤストリング）は、プログラミングを禁止するためにそれらのチャネルが昇圧されている。チャネルが昇圧電圧を有する場合、チャネルとワード線との間の電圧差は、プログラミングを引き起こすほど大きくない。昇圧を支援するために、ステップ７０４において、メモリシステムは、プログラミングを禁止される選択されたワード線に接続されたメモリセルを含むＮＡＮＤストリングのチャネルをプリチャージする。

一実施形態では、ステップ７０４がプログラム動作の開始である。いくつかの実施形態では、メモリセルの異なるセットが同時にプログラムされる。例えば、異なるメモリ構造３２６内のメモリセルのプログラミングを同時に実行することができる。いくつかの実施形態では、同時プログラム動作の開始（例えば、ステップ７０４）は、ステップ７０４が異なるメモリ構造３２６に対して異なる時間に発生するように、互い違いになる。

ステップ７０６において、プログラミングが禁止される選択されたワード線に接続されたメモリセルを含むＮＡＮＤストリングは、プログラミングを禁止するためにそれらのチャネルが昇圧されている。このようなＮＡＮＤストリングは、本明細書では「非選択ＮＡＮＤストリング」と呼ばれる。一実施形態では、非選択ワード線は、１つ以上の昇圧電圧（例えば、約７～１１ボルト）を受信して、昇圧方式を実行する。プログラム禁止電圧が、非選択ＮＡＮＤストリングに結合されたビット線に印加される。

ステップ７０８において、プログラム信号Ｖｐｇｍのプログラムパルスが、選択されたワード線（プログラミング用に選択されたワード線）に印加される。ＮＡＮＤストリング上のメモリセルがプログラムされるべきである場合、一実施形態では、対応するビット線はプログラムイネーブル電圧でバイアスされる。本明細書では、このようなＮＡＮＤストリングは、「選択されたＮＡＮＤストリング」と呼ばれる。

ステップ７０８において、プログラムパルスが、選択されたワード線に接続された全てのメモリセルに同時に印加され、その結果、（プログラミングが禁止されていない限り）選択されたワード線に接続された全てのメモリセルが同時にプログラムされる。即ち、それらは、同時に、又は重複する時間の間に（そのどちらも同時であると見なされる）プログラムされる。このようにして、選択されたワード線に接続されたメモリセルの全ては、プログラミングが禁止されていない限り、同時にそれらの閾値電圧を変化させる。

ステップ７１０において、それらの目標状態に到達したメモリセルは、更なるプログラミングからロックアウトされる。ステップ７１０は、１つ以上の検証基準レベルにおいて検証を実行することを含み得る。一実施形態では、検証プロセスは、プログラミングのために選択されたメモリセルの閾値電圧が適切な検証基準電圧に到達したどうかを試験することによって実行される。

ステップ７１０において、メモリセルがその目標状態に到達したと（Ｖｔの試験によって）メモリセルが検証された後、メモリセルをロックアウトすることができる。

ステップ７１２において、メモリセルの全てが目標閾値電圧に到達した（合格）と判定された場合、全ての選択されたメモリセルがプログラムされ、それらの目標状態へと検証されたため、プログラミングプロセスは完了して成功している。ステップ７１４において、「合格」のステータスが報告される。そうではなく、ステップ７１２において、メモリセルの全てがそれらの目標閾値電圧に到達していない（不合格）と判定された場合、プログラミングプロセスはステップ７１６に進む。

ステップ７１６において、メモリシステムは、それぞれの目標閾値電圧分布にまだ到達していないメモリセルの数をカウントする。即ち、システムは、これまでに目標状態に到達できなかったメモリセルの数をカウントする。このカウントは、状態機械３１２、メモリコントローラ１０２、又は他の論理によって行うことができる。一実装形態では、感知ブロックの各々が、それらのそれぞれのセルのステータス（合格／不合格）を記憶することになる。一実施形態では、１つの合計カウントが存在し、これは、最後の検証ステップに失敗した現在プログラムされているメモリセルの総数を反映する。別の実施形態では、データ状態毎に別個のカウントが維持される。

ステップ７１８において、ステップ７１６からのカウントが所定の限界値以下であるかどうかが判定される。一実施形態では、所定の限界値は、メモリセルのページについての読み出しプロセスの間に、誤り訂正コード（ＥＣＣ）によって訂正することができるビットの数である。失敗したセルの数が所定の限界値以下である場合、プログラミングプロセスは停止することができ、「合格」のステータスがステップ７１４において報告される。この状況では、十分なメモリセルが正確にプログラムされており、その結果、完全にプログラムされていない残りの僅かのメモリセルは、読み出しプロセスの間に、ＥＣＣを使用して訂正することができる。いくつかの実施形態では、ステップ７１８において使用される所定の限界値は、将来／追加の誤りを見越して、読み出しプロセスの間に誤り訂正コード（ＥＣＣ）によって訂正することができるビットの数よりも小さい。１ページについて全てのメモリセルよりも少ないメモリセルをプログラムする場合、又はただ１つのデータ状態（若しくは全ての状態よりも少ない状態）についてカウントを比較する場合、所定の限界値は、メモリセルのページの読み出しプロセスの間にＥＣＣによって訂正することができるビット数の（比例した、又は比例しない）一部とすることができる。いくつかの実施形態では、限界値は予め決められていない。代わりに、限界値は、そのページについて既にカウントされた誤りの数、実行されるプログラム消去サイクルの数、又は他の基準に基づいて変化する。

失敗したメモリセルの数が所定の限界値以上である場合、プログラミングプロセスはステップ７２０に進み、プログラムカウンタＰＣはプログラム限界値（program limit value、ＰＬ）と照合される。プログラム限界値の例としては、１、１２、１６、１９、及び３０が挙げられるが、他の値を使用することもできる。プログラムカウンタＰＣがプログラム限界値ＰＬ以上である場合、プログラムプロセスは失敗したと見なされ、不合格のステータスがステップ７２４において報告される。プログラムカウンタＰＣがプログラム限界値ＰＬ未満である場合、プロセスはステップ７２２に進み、このステップの時間中に、プログラムカウンタＰＣは１だけ増分され、プログラム電圧Ｖｐｇｍは次の大きさにステップアップされる。例えば、次のパルスの大きさは、ステップサイズ（例えば、０．１～１．０ボルトのステップサイズ）だけ前のパルスよりも大きい。ステップ７２２の後、このプロセスはステップ７０４にループして戻り、別のプログラムパルスが、選択されたワード線に印加され、その結果、図７のプログラミングプロセスの別の反復（ステップ７０４～７２２）が実行される。

良好なプログラミングプロセスの最後に、必要に応じて、メモリセルの閾値電圧は、プログラムされたメモリセルの閾値電圧の１つ以上の分布内、又は消去されたメモリセルの閾値電圧の分布内にあるべきである。図８Ａは、各メモリセルが４ビットのデータを記憶するときのメモリアレイの例示的な閾値電圧分布を示す。しかしながら、他の実施形態は、メモリセル当たり他のデータ容量（例えば、メモリセル当たり１、２、３、又は５ビットのデータなど）を使用してもよい。図８Ａは、メモリセルからデータを読み出すための１５個の読み出し基準電圧Ｖｒ１～Ｖｒ１５を示している。メモリセルのセットは、同じワード線に接続されてもよい。各読み出し基準レベルは、２つの隣接する閾値電圧分布を区別するために使用される。換言すれば、各読み出し基準レベルは、２つの隣接するデータ状態を区別するために使用される。例えば、読み出し基準レベルＶｒ４は、データ状態Ｓ３とデータ状態Ｓ４とを区別するために使用される。所与のメモリセルの閾値電圧がこの１５個の読み出し基準電圧よりも高いか低いかを試験する（例えば、感知動作を実行する）ことによって、システムは、メモリセルがどのデータ状態（即ち、Ｓ０、Ｓ１、Ｓ２、Ｓ３、．．．）にあるのかを判定することができる。しかしながら、上述したように、積分時間は、読出し基準電圧の効果に影響を及ぼす。

図８Ａは、データ状態Ｓ０～Ｓ１５間に何らかの重複が存在し得ることを示している。重複は、メモリセルが電荷を失うこと（したがって閾値電圧が低下する）などの要因によって生じ得る。図８Ａは、メモリセル毎に４ビットが記憶される例を示している。したがって、メモリセルのセットに４ページが記憶され得る。メモリセルのセットは、同じワード線に接続されてもよい。これらのページは、下部ページ、下部中央ページ、上部中央ページ、及び上部ページと呼ばれることもある。一実施形態では、下部ページを読み出すために、メモリセルは、４つの異なる読み出し基準電圧を使用して感知される。例えば、メモリセルは、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１において感知され得る。

読み出し又は検証動作中にメモリセルの伝導電流を測定する多くの方法がある。一例では、メモリセルの伝導電流は、それが感知増幅器内の専用キャパシタを放電又は充電する速度によって測定される。別の例では、選択されたメモリセルの伝導電流は、メモリセルを含むＮＡＮＤストリングが、対応するビット線を放電することを可能にする（又は可能にできない）。ビット線上の電圧は、それが放電されたかどうかを調べるためにある時間期間後に測定される。本明細書に記載される技術は、検証／読み出しのための当該技術分野において既知である様々な方法と共に使用され得ることに留意されたい。当該技術分野において既知である他の読み出し及び検証技術も使用することができる。

プログラムディスターブは、メモリセルの閾値電圧を意図せずに増加させることがある。同様に、読み出しディスターブは、メモリセルの閾値電圧を意図せずに増加させることがある。経時的に、閾値電圧分布の位置が変化し得る。そのような変化は、ビット誤り率を増加させることがあり、それによって復号時間が増加するか、又は復号が不可能になることさえある。基準レベルを調整することを使用して、Ｖｔ分布の位置の変化を補償することができる。基準レベルを調整するための１つの技術は、読み出し基準電圧の大きさを変化させることである。図８Ａは、Ｖｒ１基準電圧付近のＶｒ１－２Δｖ、Ｖｒ１－Δｖ、Ｖｒ１＋Δｖ、及びＶｒ１＋２Δｖなどのこの例を示している。いくつかの技術では、メモリセルは、読み出し基準電圧のこのセットにおいて感知され、感知結果の分析は、基準電圧の新たな大きさを選択するために使用される。読み出し基準電圧を較正するための１つの技術は、Ｓ３とＳ４との間の谷などの谷を探すことである。図８Ｂでは、谷はＶｒ４に示されているが、谷が、例えば、Ｖｒ４－Δｖにない場合、Ｖｒ４－Δｖは、Ｖｒ４の新たな大きさとして選択することができる。読み出し基準電圧を較正するための別の技術は、様々なレベル（例えば、Ｖｒ１－２Δｖ、Ｖｒ１－Δｖなど）を使用して読み出されたデータに基づいてコードワードを形成し、ビット誤り率（ＢＥＲ）又はシンドローム重み（ＳＷ）などの任意の誤りメトリックを分析することである。

図８Ｂは、図８Ａに示されているのと同じＶｔ分布を示している。Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の各々について、５つの積分時間が示されている。これらの５つの積分時間を使用して、５つの異なる基準電圧の大きさでの感知と同様の結果を生成することができる。例えば、積分時間ｔ－２Δｔ、ｔ－Δｔ、ｔ、ｔ＋Δｔ、及びｔ＋２Δｔを使用したＶｒ１での感知は、Ｖｒ１－２Δｖ、Ｖｒ１－Δｖ、Ｖｒ１、Ｖｒ１＋Δｖ、及びＶｒ１＋２Δｖでの感知と同様の結果を生成することができる。

本明細書に開示される実施形態では、積分時間は較正され、これは基準レベルを調整するように機能する。いくつかの技術では、メモリセルは、積分時間のこのセットにおいて感知され、感知結果の分析は、関連する基準電圧の新たな積分時間を選択するために使用される。積分時間を較正するための１つの技術は、Ｓ３とＳ４との間の谷などの谷を探すことである。例えば、較正された積分時間を使用したとき、Ｖｒ４が谷にあるような好適な積分時間を見出すことができる。積分時間を較正するための別の技術は、様々な積分時間（例えば、ｔ－２Δｔ、ｔ－Δｔ、ｔ、ｔ＋Δｔ、及びｔ＋２Δｔ）を使用して読み出されたデータに基づいてコードワードを形成し、コードワードのビット誤り率（ＢＥＲ）又はシンドローム重み（ＳＷ）などの任意の誤りメトリックを分析することである。

本明細書に開示されるいくつかの実施形態は、メモリセルの閾値電圧（Ｖｔ）によって状態が表されるメモリセルを対象とするが、メモリセルの状態は、抵抗又はコンダクタンスを含むがこれらに限定されない別の物理パラメータによって表され得ることに留意されたい。例えば、図８Ａ及び図８Ｂでは、データ状態はＶｔ分布によって表される。しかしながら、他のタイプのメモリセルでは、データ状態は、抵抗分布又はコンダクタンス分布によって表されてもよい。

図９は、１つ以上の積分時間を較正するプロセス９００のフローチャートの一実施形態を示す。積分時間は、メモリセルを感知するときに使用されるパラメータである。一実施形態では、プロセス９００は、限定はしないが、ＵＥＣＣ誤り、ＢＥＲが閾値を上回ること、復号時間が閾値を上回ることなど、いくつかのトリガに応答して実行することができる。ＵＥＣＣ誤りは、デコーダがコードワードを正常に復号できなかったことを意味する。これは、制御ダイ３０４上のデコーダ、又はメモリコントローラ１０２内のデコーダに適用され得る。

積分時間を較正した後、メモリセル内のデータを復号するための更なる試みが行われてもよい。しかしながら、プロセス９００は、任意の時点に実行されてもよい。いくつかの実施形態では、積分時間は、時々較正される。例えば、積分時間は、所定の数のプログラム／消去サイクル後に較正することができる。

ステップ９０２は、１つ以上の基準電圧を不揮発性メモリセルのセットに印加することを含む。一実施形態では、１つ以上の基準電圧の各々は、２つのデータ状態を区別するために使用される。例えば、図８Ｂを参照すると、１つ以上の基準電圧は、Ｖｒ１～Ｖｒ１５のいずれかであり得る。一実施形態では、状態機械３１２は、１つ以上の基準電圧をメモリセルに印加するように電力制御３１６を指示する。一実施形態では、１つ以上の基準電圧は、メモリセルに接続されたワード線に印加される。

ステップ９０４は、１つ以上の基準電圧をメモリセルのセットに印加しながら、異なる積分時間についてメモリセルのセットを感知することを含む。例えば、Ｖｒ１を印加するとき、メモリセルは、積分時間ｔ－２Δｔ、ｔ－Δｔ、ｔ、ｔ＋Δｔ、及びｔ＋２Δｔを使用して感知される。積分時間間の時間差は均一であり得るが、それは必要とされない。したがって、積分時間間に同じΔｔが存在することは必要とされない。メモリセルはまた、Ｖｒ４、Ｖｒ６、及びＶｒ１１を適用しながら、それらの積分時間について感知されてもよい。これは、下部ページの場合である例に関する。次いで、プロセス９００を他のページについて反復することができる。しかしながら、所与のページに関連する基準レベルの全てについてプロセス９００を実行することは必要とされない。

ステップ９０６は、１つ以上の基準電圧の１つの積分時間（又は複数の積分時間）を較正することを含む。各基準電圧について別個の積分時間を判定することができ、その場合、各基準電圧に対する積分時間は異なってもよいが、異なることが必要とはされない。しかしながら、一実施形態では、複数の基準電圧に同じ積分時間が使用される。一実施形態では、較正された積分時間は、例えば、誤り回復プロセスにおいて、メモリセルのこのセットを感知するためにのみ使用される。較正された積分時間は、記憶され、メモリセルのこのセット又はメモリセルの別のセットのために再び使用されてもよい。

異なる積分時間についてメモリセルのセットを感知した結果に基づいて、所与の基準電圧に対する積分時間が較正される。積分時間を較正するために使用できるいくつかの技術が存在する。一実施形態では、積分時間を較正するためにビット誤り率推定スキャン（ＢＥＳ）が使用される。手短に述べると、ＢＥＳは、１つ以上の基準電圧の各々に対して積分時間のセットを使用してメモリセルを感知することと、次いで、感知から導出されたコードワードについて誤りメトリックを判定することとを含み得る。誤りメトリックは、例えば、シンドローム重み又はビット誤り率（ＢＥＲ）であってもよい。ＢＥＳスキャンに基づいて積分時間を較正する一実施形態の更なる詳細を図１２に記載する。いくつかの実施形態では、積分時間は、２つのＶｔ分布間の谷のスキャンを実行することによって較正される。谷探索に基づいて積分時間を較正する一実施形態の更なる詳細を図１３に記載する。

いくつかの実施形態では、較正された積分時間は、コードワードの誤り回復において使用される。較正された積分時間を使用してコードワードを回復する更なる詳細を図１４に関連して記載する。いくつかの実施形態では、較正された積分時間は、将来において、メモリセルのこのセットから、又はメモリセルの別のセットからデータを読み出すために使用される。したがって、一実施形態では、１つ以上の基準電圧は、積分時間を較正した後に、不揮発性メモリセルのセットに再び印加される。次いで、メモリセルのセットは、較正された積分時間を使用して感知されて、データ結果が生成される。データ結果に基づいて、メモリセルのセットに記憶されたコードワードが復号される。

図１０Ａは、基準電圧の積分時間を較正するプロセス１０００の一実施形態のフローチャートを示す。プロセス１０００は、プロセス９００の一実施形態についての更なる詳細を提供する。プロセス１０００では、１つの基準電圧の積分時間が判定される。一実施形態では、プロセス１０００は、ＢＥＳを使用して積分時間を較正するときに使用される。しかしながら、プロセス１０００は、ＢＥＳを使用して積分時間を較正することに限定されない。

ステップ１００２は、基準電圧を不揮発性メモリセルのセットに印加することを含む。一実施形態では、基準電圧は、メモリセルの制御ゲートに接続された選択ワード線に印加される。一例として図８を参照すると、基準電圧は、Ｖｒ１～Ｖｒ１５のいずれかであり得る。基準電圧Ｖｒ４は、プロセス１０００を説明するための一例として使用される。ステップ１００２は、ステップ９０２の一実施形態である。

ステップ１００４は、いくつかの積分時間ｔ－２Δｔ、ｔ－Δｔ、ｔ、ｔ＋Δｔ、ｔ＋２Δｔの各々の後の読み出し結果を判定することを含む。この例では、５つの異なる積分時間が存在するが、５より多く又は少なく存在し得る。この例では、積分時間は、同じ時間（Δｔ）だけ分離される。しかしながら、これは、その通りである必要はない。同じ基準電圧と共に５つの異なる積分時間を使用することは、５つの異なる基準電圧に同じ積分時間を使用することと等価であり得る。例えば、Ｖｒ４と共に５つの異なる積分時間を使用することは、同じ積分時間を使用してＶｒ４－２Δｖ、Ｖｒ４－Δｖ、Ｖｒ４、Ｖｒ４＋Δｖ、及びＶｒ４＋２Δｖを印加することと等価であり得る。しかしながら、Ｖｒ４と共に５つの異なる積分時間を使用することは、同じ積分時間を使用してＶｒ４－２Δｖ、Ｖｒ４－Δｖ、Ｖｒ４、Ｖｒ４＋Δｖ、及びＶｒ４＋２Δｖを印加することよりもはるかに速く実行することができる。後者の例は、選択されたワード線を基準電圧のうちの１つまで充電し、続いて積分時間を感知する。したがって、選択されたワード線は５回充電されることになり、毎回その後に、積分時間が感知される。ステップ１００４では、選択されたワード線は１回だけ充電され、その後に、積分時間が５回感知される必要がある。選択されたワード線を複数回充電する必要がないことにより、かなりの時間節約が提供される。時間節約の量は、選択されたワード線と隣接する導電性要素との間の容量結合などの要因に依存する。したがって、時間節約は、アーキテクチャに応じて変化する。ステップ１００４においてメモリセルを感知する時間は、複数の基準電圧を印加することに対して、半分に削減するか、又は更にいっそう低減することができる。

ステップ１００６は、ステップ１００４からの結果に基づいて、５ページの感知情報を判定することを含む。各ページは、積分時間のうちの１つを使用して感知することに対応する。各ページは、メモリセル毎に１ビットを含む。例えば、各ページは、各メモリセルについて、積分時間感知ノード４６４を放電したことに応答して比較回路４６６によって判定された結果を示すことができる。

ステップ１００８は、５ページの感知情報をメモリコントローラ１０２に渡すことを含む。一実施形態では、メモリダイ３００がステップ１００２～１００８を実行する。例えば、メモリダイ３００上の制御回路３１０がステップ１００２～１００８を実行してもよい。一実施形態では、制御ダイ３０４がステップ１００２～１００８を実行する。ステップ１００４～１００８は、ステップ９０４の一実施形態である。

ステップ１０１０は、５ページの情報に基づいて、基準レベルに対して積分時間を較正することを含む。一実施形態では、ステップ１０１０においてＢＥＳが使用される。ＢＥＳの更なる詳細は図１２に示されている。一実施形態では、メモリコントローラ１０２がステップ１０１０を実行する。一実施形態では、制御ダイ３０４は、ページをメモリコントローラ１０２に送信せず、その場合、制御ダイ３０４は、ステップ１０１０をも実行する。ステップ１０１０は、ステップ９０６の一実施形態である。

プロセス１０００を反復して、他の基準電圧の積分時間を較正することができる。他の基準電圧は、同じページ（例えば、下部ページ）又は異なるページ（例えば、上部ページなど）に関し得る。

図１０Ｂは、複数の基準電圧の積分時間を較正するプロセス１０５０の一実施形態のフローチャートを示す。プロセス１０５０では、複数の基準レベルの各々に対して積分時間が判定される。いくつかの実施形態では、ページを感知するために使用される各基準レベルに対して積分時間が判定される。Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１（図８Ｂを参照）の各々に対して積分時間が較正される例が論じられる。プロセス１０５０は、プロセス９００の一実施形態についての更なる詳細を提供する。一実施形態では、プロセス１０５０は、ＢＥＳを使用して積分時間を較正するときに使用される。しかしながら、プロセス１０５０は、ＢＥＳを使用して積分時間を較正することに限定されない。

ステップ１０５２は、基準電圧の大きさにアクセスすることを含む。ステップ１０５４は、基準電圧を不揮発性メモリセルのセットに印加することを含む。一実施形態では、基準電圧は、メモリセルの制御ゲートに接続された選択ワード線に印加される。ステップ１０５２～１０５４は、ステップ９０２の一実施形態である。

ステップ１０５６は、いくつかの積分時間ｔ－２Δｔ、ｔ－Δｔ、ｔ、ｔ＋Δｔ、ｔ＋２Δｔの各々の後の感知結果を判定することを含む。この例では、５つの異なる積分時間が存在するが、５より多く又は少なく存在し得る。これはステップ１００４と同様であり得る。したがって、各集積時間についての感知結果は、各メモリセルについて、積分時間感知ノード４６４を放電したことに応答して比較回路４６６によって判定された結果を示すことができる。したがって、この例では、５セットの感知結果が存在する。

ステップ１０５８は、考慮すべき別の基準電圧が存在するかどうかの判定を含む。そうである場合、ステップ１０５２において次の基準電圧の大きさにアクセスし、ステップ１０５４においてそれを印加する。ステップ１０５６において、感知結果の追加のセットが判定される。全ての基準電圧に対する感知結果が判定された後、プロセスはステップ１０６０に進む。

ステップ１０６０は、各積分時間について情報ページを判定することを含む。各ページは、各メモリセルに対して１ビットを含む。したがって、５つの積分時間が存在する場合、５ページの情報が存在する。一実施形態では、積分時間に関する情報ページは、ページの基準電圧において読み出すときにページを判定するのと同様の方法で判定されてもよい。例えば、下部データページを読み出すことは、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１において読み出して、各読み出し基準電圧の各メモリセルの結果を生成することを含み得る。これらの結果に対して論理演算を実行して、１ページのデータ（即ち、メモリセル毎に１ビット）を生成することができる。メモリセル毎のこの１ビットは、メモリセルが下部ページについて「１」を記憶するか「０」を記憶するかを示す。概念的には、「ｔ」の積分時間は、データの下部ページを判定するこのプロセスに対応するものとして考えることができる。いくつかの実施形態では、各積分時間についての感知結果に対して同じ論理演算が実行されて、それによって、各積分時間に関する情報ページが生成される。例えば、５つの積分時間のうちの１つ（例えば、ｔ－２Δｔ）について、各基準レベル（例えば、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１）からの感知結果に対して論理演算を実行して、積分時間ｔ－２Δｔに関する情報ページを生成することができる。概念的には、これは、感知が積分時間ｔ－２Δｔを使用したことを仮定して、各メモリセルが下部ページについて「１」を記憶するか「０」を記憶するかを判定するものとして考えることができる。ステップ１０５６、１０６０は、ステップ９０４の一実施形態である。

ステップ１０６２は、感知情報ページをメモリコントローラ１０２に渡すことを含む。各ページは、積分時間のうちの１つを使用して感知することに対応する。各ページは、メモリセル毎に１ビットを含む。一実施形態では、メモリダイ３００がステップ１０５２～１０６２を実行する。例えば、メモリダイ３００上の制御回路３１０がステップ１０５２～１０６２を実行してもよい。一実施形態では、制御ダイ３０４がステップ１０５２～１０６２を実行する。

ステップ１０６４は、５ページの情報に基づいて、各基準レベルに対して積分時間を較正することを含む。一例として、ステップ１０６４を使用して、Ｖｒ１の積分時間、Ｖｒ４の積分時間、Ｖｒ６の積分時間、及びＶｒ１１の積分時間を較正することができる。一実施形態では、ステップ１０６４においてＢＥＳが使用される。ＢＥＳの更なる詳細は図１２に示されている。一実施形態では、メモリコントローラ１０２がステップ１０６４を実行する。一実施形態では、制御ダイ３０４は、ページをメモリコントローラ１０２に送信せず、その場合、制御ダイ３０４は、ステップ１０６４をも実行する。ステップ１０６４は、ステップ９０６の一実施形態である。

ステップ９０４、１００４、及び１０５６において論じたように、メモリセルは、メモリセルに同じ基準電圧を印加しながら、複数の積分時間において感知される。図１１は、基準電圧をメモリセルに印加しながら、複数の積分時間においてメモリセルを感知するプロセス１１００の一実施形態を示す。プロセス１１００は、ステップ９０４、１００４、又は１０５６において使用することができる。したがって、プロセス１１００は、基準電圧をメモリセルに印加した後に開始することができる。ステップ１１０２は、積分時間にアクセスすることを含む。この積分時間は、試験積分時間のセットのうちの１つである。一実施形態では、セットは、基準電圧に対する積分時間の現在値と、現在値からのオフセット（例えば、Δｔ）とに基づいて判定される。一実施形態では、セットは、積分時間の現在値とは無関係に同じセットが使用されるように固定される。いくつかの実施形態では、積分時間の現在値、積分時間の試験セット、及び／又はΔｔは、記憶領域３２６ａ、又は記憶領域３１８に記憶される。いくつかの実施形態では、メモリコントローラ１０２は、プロセス１１００において使用される積分時間のセットを、制御ダイ３０４又はメモリダイ３００のいずれかに提供する。

ステップ１１０４は、例えば、感知ノードを充電することによって、感知ノード４６４上に初期電圧を確立することを含む。各メモリセルは、感知ノード４６４を有する感知増幅器３５０に関連付けられ得ることを想起されたい。

ステップ１１０６は、各メモリセルをそのそれぞれの感知ノード４６４に接続することを含む。これにより、任意のメモリセル電流が感知ノード４６４を放電することが可能になる。いくつかの実施形態では、メモリセルは、ビット線（ＢＬ）によって感知ノードに接続される。

ステップ１１０８は、積分時間待機した後、感知ノードの各々における電圧を試験することを含む。換言すれば、メモリセル電流は、積分時間、感知ノード４６４を放電させることができる。比較回路４６６は、感知ノード４６４上の電圧を、トリップ電圧を用いて試験することができる。

ステップ１１１０は、結果を記憶することを含む。一実施形態では、結果は、管理回路４８０内のプロセッサ４８２に提供される。プロセッサ４８２は、結果を、図４に示すラッチのうちの１つに、図４に示されていないラッチに記憶することができ、又は、結果を状態機械３１２に提供することができる。

ステップ１１１２は、別の積分時間が存在するかどうかを判定することを含む。そうである場合、制御はステップ１１０２に移って、次の積分時間にアクセスする。プロセス１１００は、ステップ１１０４において感知ノード４６４を再充電することなどによって継続する。メモリセルに印加される基準電圧を変更する必要はないことに留意されたい。例えば、選択されたワード線に印加される基準電圧は、一定のままであってもよい。したがって、選択されたワード線を別の基準電圧まで充電する（並びに、選択されたワード線上の電圧が安定するのを待つ）必要がないことにより、かなりの時間節約が存在する。したがって、積分時間を較正することは、時間と電力の両方において効率的である。プロセス１１００からの結果は、ステップ９０６（プロセス９００を参照）、ステップ１００６（プロセス１０００を参照）、又はステップ１０６０（プロセス１０５０を参照）において使用されてもよい。

上述のように、いくつかの実施形態では、積分時間は、ＢＥＳに基づいて較正される。図１２は、ＢＥＳに基づいて積分時間を較正するプロセス１２００の一実施形態のフローチャートを示す。プロセス１２００は、ステップ９０６、ステップ１０１０、又はステップ１０６４において使用されてもよい。プロセス１２００の説明を容易にするために、図８Ｂの例示的なＶｔ分布を参照する。プロセス１２００は、１ページのデータ（例えば、コードワード）を感知するために使用される読み出し基準電圧に使用されてもよい。プロセス１２００は、一実施形態では下部ページを感知するために使用される、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の積分時間を較正するために使用されてもよい。プロセス１２００は、他のページについて反復されてもよい。

ステップ１２０２は、異なる積分時間を使用して感知したことからの情報ページを入力することを含む。例えば、プロセス１０５０において判定された５ページの情報が入力されてもよい。各ページは１つの積分時間に関することを想起されたい。したがって、１ページは、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の各々についてｔ－２Δｔを感知するためのものであってもよく、別のページは、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の各々についてｔ－Δｔを感知するためのものであってもよく、別のページは、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の各々についてｔを感知するためのものであってもよい、など。一実施形態では、ＢＥＳは、５つの積分時間のセットに基づく（図８Ｂを参照）。一実施形態では、ＢＥＳは、７つの積分時間のセットに基づく。例えば、ｔ－３Δｔ及びｔ＋３Δｔを図８Ｂの例に加えることができる。

ステップ１２０４は、積分時間／読み出し基準電圧の組み合わせにおいて感知することをエミュレートすることを含む。積分時間／読み出し基準電圧の組み合わせは、所与の読み出し基準電圧に対する積分時間のいずれかを使用してもよい。この例では、入力ページは各々、１つの特定の積分時間において感知するためであることに留意されたい。しかしながら、ステップ１２０４は、様々な読み出し基準電圧について異なる積分時間に感知することをエミュレートすることを含む。例えば、実際の感知は、各メモリセルに対して１ビットを生成するために、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の各々について積分時間ｔ－２Δｔを用いて行われていてもよい。しかしながら、Ｖｒ１の積分時間ｔ－２Δｔ、Ｖｒ４の積分時間ｔ－Δｔ、Ｖｒ６の積分時間ｔ－２Δｔ、及びＶｒ１１の積分時間ｔ＋Δｔのエミュレートされた感知など、他の組み合わせをエミュレートすることが可能である。明らかに、多くの可能な積分時間／基準電圧の組み合わせが存在する。例えば、５つの積分時間が使用されると仮定して、下部ページについて合計５＾４個の可能な組み合わせが存在し得る。７つの積分時間が使用される場合、下部ページについて７＾４個の可能な組み合わせが存在する。エミュレートは、積分時間／基準電圧のあらゆる可能な組み合わせを使用して感知することが必要とされないことを指す。

ステップ１２０６は、エミュレートされた感知に基づいてコードワードを生成することを含む。コードワードは、メモリセルに記憶されたデータのコードワードを指す。本例では、コードワードは、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１での感知に関連付けられた下部ページに関する。実際には数個の組み合わせ（例えば、Ｖｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１の各々についての積分時間ｔ－Δｔ）が感知されることに留意されたい。エミュレートされた感知に基づくコードワードは、本明細書ではエミュレートされたコードワードと呼ばれる。実際の感知に基づくコードワードも、ステップ１２０６において使用されてもよい。しかしながら、コードワードの大部分は、エミュレートされたコードワードになる。

ステップ１２０８は、生成されたコードワードのＥＣＣメトリックを判定することを含む。一実施形態では、ＥＣＣメトリックはＳＷである。これは、初期ＳＷであってもよい。一実施形態では、初期ＳＷは、反復メッセージパッシングデコーダ内で復号の１回の反復を実行することによって判定される。一実施形態では、ＥＣＣメトリックは、推定されたＢＥＲである。一実施形態では、ＢＥＲは、初期ＳＷに基づいて推定される。したがって、ＥＣＣメトリックを判定するために、コードワードは完全に復号される必要はないことに留意されたい。

ステップ１２１０は、プロセスが完了したかどうかの判定である。プロセスが完了したかどうかの１つの試験は、ＳＷが十分に低いかどうかである。この試験はまた、プロセス１２００においていくつの積分時間／基準電圧の組み合わせが試験されたかに基づいてもよい。いくつかの実施形態では、積分時間／基準電圧の組み合わせのサブセットの非全数探索（又は、グリーディ探索）が実行される。いくつかの実施形態では、全数探索（又は包括的探索）が、積分時間／基準電圧の組み合わせの全てについて実行される。

別のコードワードが試験されると仮定すると、プロセスはステップ１２０４に戻って、別の積分時間／基準電圧の組み合わせにおいて感知することをエミュレートする。プロセス１２００は、数百又は更には数千の異なる積分時間／基準電圧の組み合わせについて試験することができる。十分な数の組み合わせが試験された後、ステップ１２１２が実行される。ステップ１２１２は、コードワードのＥＣＣメトリックに基づいて、各読み出し基準電圧について新たな積分時間を判定することを含む。一実施形態では、最も低いＳＷを有するコードワードが選択される。選択されたコードワードに関連付けられた積分時間／基準電圧の組み合わせは、各基準電圧の新たな積分時間に使用され得る。したがって、各基準電圧に対する積分時間を較正することができる。「新たな積分時間」という用語は、積分時間の値が前の値と異なることを必ずしも意味しないことに留意されたい。むしろ、新たな積分時間という用語は、これが、必ずしもあらゆる積分時間を変化させない較正プロセスの結果であることを示すために使用されている。

上述したように、いくつかの実施形態では、積分時間は、谷探索に基づいて較正される。図１３は、谷探索に基づいて積分時間を較正するプロセス１３００の一実施形態のフローチャートを示す。プロセス１３００は、プロセス９００の一実施形態の更なる詳細を示す。一実施形態では、谷探索は、同じ読み出し基準電圧を使用して積分時間のセットを使用して読み出すことを含む。例えば、図８Ｂに関して、谷探索は、Ｖｒ４をメモリセルに印加し、異なる積分時間において感知することができる。ステップ１３０２は、メモリセルに基準電圧を印加することを含む。一実施形態では、基準電圧は、選択されたワード線に印加される。ステップ１３０２は、ステップ９０２の一実施形態である。

ステップ１３０４は、積分時間についてメモリセルを感知することを含む。ステップ１３０６は、各メモリセルについて、メモリセルが電流を伝導するかどうかを判定することを含む。一実施形態では、比較回路４６６は、（積分時間の後の）感知ノード４６４上の電圧を、トリップ電圧Ｖｔｒｉｐと比較する。感知ノード電圧がＶｔｒｉｐを下回って減衰しない場合、メモリセルは非導電性状態にある。そうでなければ、メモリセルは導電性状態にある。この結果は、例えば、ラッチのうちの１つ（例えば、ＵＤＬ、ＵＭＤＬ、ＬＭＤＬ、ＬＤＬ）又は他の場所に記憶されてもよい。ステップ１３０８は、ビットフリップの数の判定を含む。このようにして、各積分時間を用いて、以前に使用された積分時間に対して状態が「フリップ」するメモリセルの数をカウントすることができる。したがって、このビットフリップ試験は、第１の積分時間に対して実行されない。一実施形態では、カウントは、非導電性から導電性に遷移するメモリセルの数について行われる。ステップ１３０４～１３０８は、ステップ９０４の一実施形態である。

ステップ１３１０は、考慮すべき更なる積分時間が存在するかどうかの試験である。ビットフリップの数が（前の積分時間に対して）各積分時間について判定された後、新たな積分時間がステップ１３１２において選択される。新たな積分時間は、谷の位置として選択される（図８Ｂを参照）。一実施形態では、谷は、最も少ないそのような遷移を有する位置に基づいて選択される。例えば、新たな積分時間は、最も少ないそのような遷移に基づいて選択することができる。これらの遷移は積分時間のペアに基づくため、新たな積分時間は、ペアのうちの一方、２つの中点のいずれかなどであり得る。谷探索を実行するために他の技術を使用してもよい。ステップ１３１２は、ステップ９０６の一実施形態である。

いくつかの実施形態では、積分時間は、メモリセルのセットから読み出されたデータ（例えば、コードワード）を復号することの失敗に応答して較正される。図１４は、積分時間を較正することを含む、復号失敗から回復するプロセス１４００の一実施形態のフローチャートを示す。積分時間を較正することは、回復プロセスにかなりの時間節約を提供する。プロセス１４００は、ハードビット復号を使用してコードワードを復号することの失敗に応答して開始され得る。ハードビット復号は、ハードビット基準レベルでの読み出しによって判定されたハードビットを使用することができる。例えば、図８Ｂを参照すると、メモリセルは、各メモリセルに対してハードビットを生成するために、ハードビット基準レベルＶｒ１、Ｖｒ４、Ｖｒ６、及びＶｒ１１において感知され得る。

ステップ１４０２は、１つ以上の基準レベルに対して積分時間を較正することを含む。例えば、Ｖｒ１、Ｖｒ４、Ｖｒ６、及び／又はＶｒ１１のうちの１つ以上に対する積分時間が較正される。プロセス９００、１０００、又は１０５０を、ステップ１４０２において使用することができる。以下により完全に論じるように、積分時間を較正することにより、ＳＷなどのメトリックが生成され得る。

ステップ１４０４は、積分時間較正プロセスからのＳＷが閾値を上回るかどうかの判定である。より低いＳＷを有することが望ましい。ＳＷが閾値を下回る場合、プロセスは、ステップ１４０８において、ソフトビット（ＳＢ）復号に進む。

しかしながら、ＳＷが閾値を上回る場合、ステップ１４０６において読み出し基準電圧が較正される。読み出し基準電圧を較正することは、読み出し基準電圧について新たな電圧の大きさを判定することを指す。例えば、Ｖｒ１、Ｖｒ４、Ｖｒ６、及び／又はＶｒ１１に対して、新たな電圧の大きさが判定され得る。電圧の大きさを較正することは、読み出し基準電圧の積分時間を較正することとは異なり、典型的にはより多くの時間がかかることに留意されたい。読み出し基準電圧を較正するための任意の技術が使用されてもよい。一実施形態では、読み出し基準電圧を較正することは、Ｖｔ分布間の谷の探索に基づく。一実施形態では、読み出し基準電圧を較正することは、ＢＥＳに基づく。

ステップ１４０８は、ＳＢ復号を実行することを含む。ソフトビット復号は、ハードビットの信頼性を示すために使用され得るソフトビット基準レベルにおいて感知することを伴う。改善された誤り訂正能力は、ソフトビットを使用してデータを復号することによって達成され得る。ソフトビットは、「ソフトビット基準レベル」のセットにおいてメモリセルを感知することに由来する。ソフトビットは、各メモリセルについてのハードビットの信頼性を示すことができる。例示のために、ソフトビットは、メモリセルエラー及び内部伝送エラーを経験し得る不揮発性メモリシステムにおける誤り訂正能力を向上させるために、ＥＣＣ（誤り訂正コード）復号と共に使用することができる。例えば、改善された誤り訂正能力は、低密度パリティチェック（ＬＤＰＣ）コードを使用することと、ハードビットのみを使用することに基づく復号方式と比較して、デコーダへの入力としてソフトビット値を含めることと、によって達成され得る。

ソフトビット基準電圧は、対応するハードビット基準電圧よりもわずかに高い電圧及びわずかに低い電圧における基準電圧である。ソフトビット基準電圧のセットは、デコーダの訂正能力を増大させる「ソフト」信頼性情報を生成するために使用される。ソフトビット基準電圧での感知は、ハードビット基準レベルに近いメモリセルの物理パラメータ（例えば、Ｖｔ、抵抗）が、そのメモリセルのハードビットの信頼性をより低くさせるか、又はハードビット基準レベルから遠いメモリセルの物理パラメータが、ハードビットの信頼性をより高くさせるかを示す、「ソフトビット」を生成する。換言すれば、ソフト信頼性情報が、メモリセルがハードビット基準レベルに近い物理パラメータの値を有することを示す場合、これは、ソフト信頼性情報が、メモリセルがハードビット基準レベルから遠い物理パラメータの値を有することを示す場合よりも信頼性が低いと考えられる。

ステップ１４１０は、ＳＢ復号が成功したかどうかの判定である。そうである場合、プロセスは終了する。データはホスト１２０に返されてもよい。そうでなければ、ステップ１４１２を実行してＸＯＲ回復を使用する。一実施形態では、ＸＯＲエンジン２２４／２５４は、ＸＯＲ回復を実行するために使用される。

図１５は、読み出し基準電圧を較正するプロセス１５００の一実施形態のフローチャートを示す。プロセス１５００は、ステップ１４０６の一実施形態である。ステップ１５０２は、ＢＥＳ５技術を使用して読み出し基準電圧を較正することを含む。ＢＥＳ５技術は、処理されるページの各ハードビット基準電圧に近い５つの位置においてメモリセルを感知する。図８Ａを参照すると、メモリセルは、Ｖｒ１に近い５つの位置に対して５つの電圧（例えば、Ｖｒ１－２Δｖ、Ｖｒ１－Δｖ、Ｖｒ１、Ｖｒ１＋Δｖ、Ｖｒ１＋２Δｖ）において感知され得る。同様の感知は、Ｖｒ４、Ｖｒ６、及びＶｒ１１に近い５つの位置において実行されてもよい。ＢＥＳ５プロセスは、感知から導出されたコードワードの誤りメトリックを判定する。誤りメトリックは、例えば、シンドローム重み又はビット誤り率（ＢＥＲ）であってもよい。

ステップ１５０４は、ＳＷが閾値を上回るかどうかの判定である。ＳＷは、ＢＥＳ５プロセスにおいて分析されるコードワードのＳＷを指す。ＳＷは、ＢＥＳ５プロセスによって判定された新たな読み出しレベルに対応する、コードワードの最も低いＳＷであり得る。ＳＷが閾値を下回る場合、プロセスは終了する。ＳＷが閾値を上回る場合、ステップ１５０６においてＢＥＳ７技術を使用して、読み出し基準電圧を較正する。ＢＥＳ７技術は、処理されるページの各ハードビット基準電圧に近い７つの位置を使用する。図８Ａを参照すると、メモリセルは、５つの電圧（例えば、Ｖｒ１－２Δｖ、Ｖｒ１－Δｖ、Ｖｒ１、Ｖｒ１＋Δｖ、Ｖｒ１＋２Δｖ）、及び２つの追加の電圧Ｖｒ１－３Δｖ、Ｖｒ１＋３Δｖにおいて感知され得る。読み出し基準電圧が較正された後、ＳＢ復号を実行することができる（図１４のステップ１４０８を参照）。

図１６～図１８は、異なる積分時間を使用してメモリセルを感知する実施形態の更なる詳細を提供する。図１６は、感知増幅器３５０（図４を参照）からの回路を示す概略図である。以下に説明するように、図１６の回路は、キャパシタ（又は他の電荷蓄積デバイス）をプリチャージの大きさ（又は初期電圧）までプリチャージし、積分時間メモリセルを介してキャパシタを放電し、積分時間後にキャパシタにおける電圧を感知する。図１６は、１つのキャパシタを特徴とするが、いくつかの実施形態では、任意の好適な電荷蓄積デバイスは、このキャパシタを交換又は補完することができる。感知電圧は、メモリセルが、感知されている電流を伝導したかどうかを示すものであり、これは、メモリセルの閾値電圧が、試験されている閾値電圧を超えるか下回るかを示す。

図１６は、ビット線に接続されたトランジスタ１６００と、トランジスタ１６０２とを示す。トランジスタ１６００は、そのゲートにおいて信号ＢＬＳを受信し、ビット線に接続するか、又はビット線を分離するために使用される。トランジスタ１６０２は、そのゲートにおいて信号ＢＬＣを受信し、電圧クランプとして使用される。ゲート電圧ＢＬＣは、所望のビット線電圧＋トランジスタ１６０２の閾値電圧に等しい定電圧でバイアスされる。したがって、トランジスタ１６０２の機能は、ビット線を通る電流が変化しても、感知動作中（読み出し又は検証中）に一定のビット線電圧を維持することである。

トランジスタ１６０２は、トランジスタ１６０４、１６０６、及び１６０８に接続される。トランジスタ１６０６は、キャパシタ１６１６に接続される。トランジスタ１６０６の目的は、キャパシタ１６１６がビット線と選択的に通信しているように、キャパシタ１６１６をビット線に接続し、ビット線からキャパシタ１６１６を切断することである。換言すれば、トランジスタ１６０６は、ステップ９０４、１００４、１０５６、１１０２に関して上述した積分時間を調節する。即ち、トランジスタ１６０６がオンにされている間、キャパシタ１６１６は、ビット線を通して放電することができ、トランジスタ１６０６がオフされているとき、キャパシタ１６１６は、ビット線を通して放電することができない。

トランジスタ１６０６がキャパシタ１６１６に接続するノードも、トランジスタ１６１０及びトランジスタ１６１４に接続される。トランジスタ１６１０は、トランジスタ１６０８、１６１２、及び１６１８に接続される。トランジスタ１６１８もトランジスタ１６２０に接続される。トランジスタ１６１８及び１６２０は、ＰＭＯＳトランジスタであり、図１６の他のトランジスタは、ＮＭＯＳトランジスタである。トランジスタ１６１０、１６１８、及び１６２０は、キャパシタ１６１６へのプリチャージ経路を提供する。トランジスタ１６２０のソースに電圧（例えばＶｄｄ又は他の電圧）が印加される。トランジスタ１６１０、１６１８、及び１６２０を適切にバイアスすることにより、トランジスタ１６２０のソースに印加される電圧を使用してキャパシタ１６１６をプリチャージすることができる。プリチャージ後、キャパシタ１６１６は、トランジスタ１６０６を介してビット線を通して放電することができる（トランジスタ１６００及び１６０２が導通していると仮定する）。

図１６の回路は、ラッチ回路を形成するインバータ１６３０及び１６３２を含む。インバータ１６３２の出力は、インバータ１６３０の入力に接続され、インバータ１６３０の出力は、インバータ１６３２の入力、並びにトランジスタ１６２０及び１６２２に接続される。インバータ１６３２の入力はＶｄｄを受信し、２つのインバータ１６３０、１６３２は、Ｖｄｄを蓄積するためのラッチとして働く。インバータ１６３２の入力はまた、別の値に接続することができる。トランジスタ１６１２及び１６２２は、インバータ１６３０及び１６３２によって記憶されたデータをトランジスタ１６１４に通信するための経路を提供する。トランジスタ１６２２は、そのゲートにおいて信号ＦＣＯを受信する。トランジスタ１６１２は、そのゲートにおいて信号ＳＴＲＯを受信する。ＦＣＯ及びＳＴＲＯを上昇又は下降させることにより、インバータ１６３０、１６３２とトランジスタ（感知スイッチ）１６１４との間に経路が設けられるか、又は切断される。トランジスタ１６１４のゲートは、ＳＥＮとマークされたノードにおいてキャパシタ１６１６、トランジスタ１６０６、及びトランジスタ１６１０に接続される。キャパシタ１６１６の他端は、信号ＣＬＫに接続される。

上述のように、キャパシタ１６１６は、トランジスタ１６１０、１６１８、及び１６２０を介してプリチャージされる。これにより、ノードＳＥＮにおける電圧をプリチャージ電圧レベル（Ｖｐｒｅ）まで上昇させる。トランジスタ１６０６がオンになると、メモリセルの閾値電圧が、試験される電圧レベルを下回る場合、キャパシタ１６１６は、ビット線及び選択されたメモリセルを介してその電荷を放電することができる。キャパシタ１６１６が放電可能である場合、（ＳＥＮノードにおける）キャパシタにおける電圧が低下する。

ＳＥＮノードにおけるプリチャージ電圧（Ｖｐｒｅ）は、トランジスタ１６１４の閾値電圧よりも大きい。したがって、積分時間の前に、トランジスタ１６１４はオンである（導通している）。トランジスタ１６１４は積分時間中にオンであるため、トランジスタ１６１２はオフであるべきである。キャパシタが積分時間中に放電しない場合、ＳＥＮノードにおける電圧はトランジスタ１６１４の閾値電圧を超えたままであり、インバータ１６３０、１６３２における電荷は、ＳＴＲＯがトランジスタ１６１２をオンにしたとき、ＣＬＫ信号に放電され得る。キャパシタが積分時間中に十分に放電した場合、ＳＥＮノードにおける電圧は、トランジスタ１６１４の閾値電圧未満に低下する。これにより、トランジスタ１６１４はオフになり、インバータ１６３０、１６３２に記憶されたデータ（例えば、Ｖｄｄ）は、ＣＬＫを介して放電される。そのため、インバータ１６３０、１６３２がそれらの充電又は放電を維持するかどうかを試験することは、検証プロセスの結果を示す。一実施形態では、結果は、トランジスタ１６３４ゲート信号ＮＣＯをオンにすることによって、トランジスタ１６３４（データアウト）を介してノードＡにおいて読み出され得る。

キャパシタ１６１６のプリチャージレベル（即ち、ノードＳＥＮにおけるプリチャージ電圧）は、トランジスタ１６１０を通過する電流によって制限される。トランジスタ１６１０を通過する電流は、ゲート電圧Ｈ００によって制限される。したがって、ノードＳＥＮにおけるプリチャージ電圧は、トランジスタ１６１０の閾値電圧未満の電圧Ｈ００によって制限される。この構成により、システムは、ノードＳＥＮにおいて、Ｈ００を調節することによってプリチャージ電圧を調節することができる。Ｈ００におけるより大きい電圧は、プリチャージ時にＳＥＮノードにおいてより大きい電圧をもたらす。Ｈ００におけるより低い電圧は、プリチャージ時にＳＥＮノードにおいてより低い電圧をもたらす。

システムが（例えば、積分時間較正中に）感知動作を実行するとき、メモリセルの制御ゲートに印加される電圧は、セルの（ビット線に接続された）チャネルを導通させることができる。これが起こった場合、キャパシタがチャネルを通して放電され、キャパシタが放電するにつれて電圧が低下する。

図１７は、メモリセルを通る電流を感知するためのプロセス１７００の一実施形態を説明するフローチャートである。図１７のプロセスは、図１６の回路によって実行することができる。図１７の実施形態は、電荷蓄積デバイスが、電流を検出するために、選択されたメモリセルを介してその電荷を放電する構造を仮定する。このような構造の一例は、上述のように、少なくとも部分的に図１６によって示されている。図１６の例では、電荷蓄積デバイス１６１６はキャパシタを備える。しかしながら、他の実施形態では、他のタイプの電荷蓄積デバイスを使用することもできる。

図１７のステップ１７０２において、キャパシタ（又は他の電荷蓄積デバイス）を所定の電圧レベルまでプリチャージする。ステップ１７０４において、プリチャージされたキャパシタ（又は他の電荷蓄積デバイス）をビット線に接続する。ステップ１７０６において、キャパシタは、（選択されたメモリセルが検証されることを含めて）ビット線及びＮＡＮＤストリングを介してその電荷を放電させることを可能にされる。ステップ１７０８において、システムは、積分時間待機する。積分時間の終了時に（ステップ１７１０）、システム（例えば、比較回路４６６）は、キャパシタの両端間の電圧を試験する。システムは、プリチャージ電圧から、ステップ１７１０において検出された電圧までの、キャパシタの両端間の電圧の変化を計算する。ステップ１７１２において、この計算された電圧の変化を比較値と比較する。例えば、比較回路４６６は、感知キャパシタ上の電圧をトリップ電圧と比較する。電圧の変化が比較値以上である場合、メモリセルが、感知される電流レベルよりも大きい電流を伝導したと仮定される。

図１８は、図１６からの様々な信号の挙動を説明するタイミング図である。信号ＢＬＳは、示されている時間全体でＶｄｄにあり、信号ＢＬＣは、Ｖｂｌ＋Ｖｓｒｃ＋Ｖｔｈにあり、Ｖｂｌはビット線の電圧であり、Ｖｓｒｃはソース線の電圧であり、Ｖｔｈはトランジスタ１６０２の閾値電圧である。信号ＦＬＡは、ｔ０においてＶｓｓで開始し、Ｔ６においてＶｄｄになる。信号ＦＬＡがＶｓｓにあるとき、プリチャージ経路はトランジスタ１６１０によって調節される。ｔ０において、Ｈ００の電圧は、プリチャージレベルまで上昇する。Ｈ００において電圧を上昇させると、トランジスタ１６１０がオンになり、プリチャージ経路が開放される。Ｈ００における電圧の大きさが設定される。Ｈ００が高い間、トランジスタ１６１０はオンになり、キャパシタ１６１６は、（図１８の下部から２番目に示されている）ＳＥＮにおける電圧によって示されるように、Ｔ０とＴ１との間でプリチャージされる。時間ｔ１において、Ｈ００はＶｓｓに引き下げられ、プリチャージが完了する。

信号Ｘ００は、キャパシタがビット線及び選択されたメモリセルを介して放電できるように、キャパシタ１６１６がビット線と通信していることを可能にするために使用される。時間ｔ３において、Ｘ００はＶｂｌｃ＋Ｖｂｌｘに上昇され、Ｖｂｌｃは信号ＢＬＣの電圧であり、Ｖｂｌｘは信号ＢＬＸの電圧である（両方とも上述された）。時間ｔ４において、Ｘ００における電圧がＶｓｓに下げられる。時間ｔ３と時間ｔ４との間では、キャパシタ１６１６は、それが（選択されたメモリセルの閾値電圧に応じて）ビット線及び選択されたメモリセルを介して充電されると放電できるようにするために、ビット線と通信していることになる。信号ＣＬＫは、時間ｔ２においてＶｂｌｘまで上昇され、時間Ｔ５においてＶｓｓまで元に下げられて、回路内のいかなるファイティング条件も防止され、キャパシタ１６１６の適切な放電が可能になる。

上述したように、Ｈ００はｔ０とｔ１との間で上昇するため、キャパシタ１６１６（及びＳＥＮノード）は、ｔ０とｔ１との間で充電される（プリチャージ）。これは図１８に示されており、ＳＥＮノードはＶｓｓからＶｐｒｅまで充電される。ｔ３においてＸ００が上昇すると、キャパシタ１６１６は、（閾値電圧が適切なレベルにある場合）ビット線を通して放電することができる。図１８に示されるように、ｔ３とｔ４との間で、Ｖｐｒｅは、Ｖｐｏｓｔ＿ｃｏｎｓｔまで放電する。試験されるメモリセルの閾値電圧が十分に高い場合、キャパシタ１６１６は放電せず、電圧はＶｐｒｅに留まる。

図１８は、信号ＦＣＯがｔ７においてＶｄｄまで上昇し、Ｔ９においてＶｓｓに下げられることを示している。信号ＳＴＲＯは、ｔ８においてＶｄｄまで上昇し、ｔ９において下げられる。時間ｔ８と時間ｔ９との間には、インバータ１６３０、１６３２とトランジスタ１６１４との間の経路が存在する。ノードＳＥＮにおける電圧がトランジスタ１６１４の閾値電圧よりも大きい場合、インバータ１６３０、１６３２からＣＬＫへの経路が存在し、インバータ１６３０、１６３２におけるデータは、信号ＣＬＫを通してかつトランジスタ１６１４を通して放散する。ノードＳＥＮにおける電圧がトランジスタ１６１４の閾値電圧よりも低い場合（例えば、キャパシタが放電された場合）、トランジスタ１６１４はオフになり、インバータ１６３０、１６３２によって蓄積された電圧はＣＬＫに放散しない。図１８は、Ａにおいて、Ｖｄｄにおける電圧レベルを示している。（例えば、選択されたメモリセルの閾値電圧が、試験される電圧よりも大きいため、十分な電流が流れないことにより）キャパシタの電圧が放散しない場合、トランジスタ１６１４はオンに留まり、ノードＡにおける電圧は、（破線によって示されるように）Ｖｓｓまで放散したままとなる。（例えば、選択されたメモリセルの閾値電圧が、試験される電圧を下回るため、十分な電流が流れることにより）キャパシタの電圧が放散した場合、トランジスタ１６１４はオフになり、ノードＡにおける電圧は、（実線によって示されるように）Ｖｄｄに留まる。ノードＡの出力は、Ｖｄｄを信号ＮＣＯに印加することによって、トランジスタ１６３４を介してデータアウト信号に提供される。

上記を考慮すると、第１の実施形態は、通信インターフェースと、通信インターフェースに結合された制御回路と、を備える装置を含むことが分かる。制御回路は、不揮発性メモリセルに接続するように構成される。制御回路は、１つ以上の基準電圧を不揮発性メモリセルのセットに印加するように構成される。制御回路は、１つ以上の基準電圧を不揮発性メモリセルのセットに印加しながら、複数の異なる積分時間について不揮発性メモリセルのセットを感知して、感知結果を生成するように構成される。制御回路は、感知結果に基づいて、１つ以上の基準電圧のうちの少なくとも１つの基準電圧の積分時間を較正するように構成される。

第２の実施形態では、かつ第１の実施形態の促進では、制御回路は、感知結果のための異なる積分時間の各々の間に、セット内の各メモリセルに関する情報のビットを判定するように更に構成される。制御回路は、異なる積分時間の各々の間に、セット内の各メモリセルに関する情報のビットに基づいて、少なくとも１つの基準電圧の積分時間を較正するように更に構成される。

第３の実施形態では、かつ第１又は第２の実施形態の促進では、１つ以上の基準電圧は、データページを感知するための複数の基準電圧を含む。制御回路は、感知結果に基づいて、複数の基準電圧の各々に対して別個の積分時間を較正するように構成される。

第４の実施形態では、かつ第１から第３の実施形態のいずれかの促進では、制御回路は、感知結果を使用して、ビット誤り率推定スキャン（ＢＥＳ）に基づいて、少なくとも１つの基準電圧の積分時間を較正するように構成される。

第５の実施形態では、かつ第１から第４の実施形態のいずれかの促進では、制御回路は、感知結果に基づいて、不揮発性メモリセルのセットに記憶されたデータのコードワードを生成するように構成される。制御回路は、コードワードの各々の誤りメトリックに基づいて、少なくとも１つの基準電圧の積分時間を較正するように構成される。

第６の実施形態では、かつ第５の実施形態の促進では、制御回路は、感知結果に基づいて、複数の積分時間／基準電圧の組み合わせを感知することをエミュレートするように構成される。制御回路は、複数の積分時間／基準電圧の組み合わせを感知することをエミュレートすることに基づいて、コードワードを生成するように構成される。

第７の実施形態では、かつ第１から第６の実施形態のいずれかの促進では、制御回路は、感知結果に基づいて、２つの閾値電圧分布間の谷を探索するように構成される。制御回路は、谷の位置に基づいて、１つ以上の基準電圧のうちの第１の基準電圧の積分時間を較正するように構成される。

第８の実施形態では、かつ第１から第７の実施形態のいずれかの促進では、１つ以上の基準電圧を不揮発性メモリセルのセットに印加しながら、複数の異なる積分時間について不揮発性メモリセルのセットを感知するために、制御回路は、セット内の各メモリセルについて、及び各積分時間について、複数の感知ノードの各々上に初期電圧を確立することであって、各感知ノードが、メモリセルのうちの１つに関連付けられている、確立することと、感知ノード上に初期電圧を確立した後に、各感知ノードを、関連付けられたメモリセルに接続することと、感知ノードを、関連付けられたメモリセルに接続した後の、積分時間待機した後に、各感知ノード上の電圧を検出することと、を行うように構成される。

第９の実施形態では、かつ第１から第８の実施形態のいずれかの促進では、制御回路は、メモリセルのセットから読み出されたコードワードを復号することに失敗したことに応答して、少なくとも１つの基準電圧の積分時間を較正するように構成される。制御回路は、少なくとも１つの基準電圧に対する積分時間を使用して、メモリセルを感知することに基づいて、コードワードを回復するように構成される。

第１０の実施形態では、かつ第１から第９の実施形態のいずれかの促進では、制御回路は、少なくとも１つの基準電圧の積分時間を較正した後に、１つ以上の基準電圧を不揮発性メモリセルのセットに印加することと、少なくとも１つの基準電圧に対する較正された積分時間を使用してメモリセルのセットを感知して、データ結果を生成することと、データ結果に基づいて、メモリセルのセットに記憶されたコードワードを復号することと、を行うように更に構成される。

一実施形態は、基準電圧のセットを、不揮発性メモリセルのグループに接続されたワード線に印加することと、基準電圧のセットのうちの各基準電圧をワード線に印加しながら、複数の異なる積分時間について不揮発性メモリセルのグループを感知して、感知結果を生成することと、感知結果に基づいて、不揮発性メモリセルのグループに記憶されたデータのコードワードを生成することと、コードワードの誤りメトリックに基づいて、基準電圧のセットのうちの各基準電圧の積分時間を較正することと、を含む方法を含む。

一実施形態は、不揮発性記憶システムを含み、この不揮発性記憶システムは、不揮発性メモリセルと、メモリセルに接続されたワード線と、複数のビット線であって、ビット線の各々が、メモリセルのうちの１つに関連付けられている、複数のビット線と、ワード線に基準電圧を提供するように構成されている電力制御モジュールと、基準電圧がワード線に印加されながら、複数の積分時間についてメモリセルを感知して、複数の積分時間のうちの各積分時間の感知結果を生成するための手段と、各積分時間の感知結果に基づいて、基準電圧の積分時間を較正するための手段と、を備える。

実施形態では、基準電圧がワード線に印加されながら、複数の積分時間について不揮発性メモリセルを感知して、複数の積分時間のうちの各積分時間の感知結果を生成するための手段は、状態機械３１２、アドレスデコーダ３１４、電力制御３１６、読み出し／書き込み回路３２８、感知ブロック３４０、感知増幅器３５０、ラッチ３６０、感知回路４６０、及び／又は管理回路４８０のうちの１つ以上を含む。実施形態では、基準電圧がワード線に印加されながら、複数の積分時間について不揮発性メモリセルを感知して、複数の積分時間のうちの各積分時間の感知結果を生成するための手段は、プロセス１１００、プロセス１７００、及び／又はプロセス１３００のステップ１３０４～１３０８のうちの１つ以上を実行することを含む。

実施形態では、各積分時間の感知結果に基づいて、基準電圧の積分時間を較正するための手段は、プロセッサ、ＰＧＡ（プログラマブルゲートアレイ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＡＳＩＣ（特定用途向け集積回路）、集積回路、又は他のタイプの回路を含む。実施形態では、各積分時間の感知結果に基づいて、基準電圧の積分時間を較正するための手段は、状態機械３１２、プロセッサ２２０、プロセッサ２５０、及び／又はメモリプロセッサ１５６のうちの１つ以上を含む。一実施形態では、各積分時間の検出結果に基づいて、基準電圧の積分時間を較正するための手段は、プロセス１２００を実行する。

本発明の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本発明を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。

Claims (14)

1. 通信インターフェースと、
   前記通信インターフェースに結合された制御回路と、を備え、前記制御回路が、不揮発性メモリセルに接続するように構成されており、前記制御回路が、
   １つ以上の基準電圧を前記不揮発性メモリセルのセットに印加することと、
   前記１つ以上の基準電圧を前記不揮発性メモリセルの前記セットに印加しながら、複数の異なる積分時間について前記不揮発性メモリセルの前記セットを感知して、感知結果を生成することであって、前記感知結果は、前記異なる積分時間の各々に対して、前記セット内の各不揮発性メモリセルに関する情報のビットを含んでいることと、
   前記異なる積分時間の各々に対する、前記セット内の各不揮発性メモリセルに関する前記情報のビットに基づいて、前記１つ以上の基準電圧のうちの少なくとも１つの基準電圧の積分時間を較正することと、
   それぞれの積分時間について、
   前記セット内の各不揮発性メモリセルについて、前記不揮発性メモリセルが前記それぞれの積分時間に応答して電流を伝導するかどうかを判定することと、
   前記それぞれの積分時間の結果と別の積分時間の結果との間のビットフリップの数を判定することと、
   を行うように構成されている、装置。
2. 前記制御回路が、前記感知結果を使用して、ビット誤り率推定スキャン（ＢＥＳ）を実行し、前記少なくとも１つの基準電圧の前記積分時間を較正するように構成されている、請求項１に記載の装置。
3. 前記制御回路が、
   前記感知結果に基づいて、前記不揮発性メモリセルの前記セットに記憶されたデータのコードワードを生成することと、
   前記コードワードの各々の誤りメトリックに基づいて、前記少なくとも１つの基準電圧の前記積分時間を較正することと、を行うように構成されている、請求項１に記載の装置。
4. 前記制御回路が、
   複数の前記１つ以上の基準電圧に対する前記感知結果に基づいて、複数の積分時間／基準電圧の組み合わせを感知することをエミュレートすることと、
   前記複数の積分時間／基準電圧の組み合わせを感知することを前記エミュレートすることに基づいて、前記コードワードを生成することと、を行うように構成されている、請求項３に記載の装置。
5. 前記１つ以上の基準電圧が、データページを感知するための複数の基準電圧を含み、
   前記制御回路が、前記感知結果に基づいて、前記複数の基準電圧の各々に対して別個の積分時間を較正するように構成されている、請求項１に記載の装置。
6. 前記１つ以上の基準電圧を前記不揮発性メモリセルの前記セットに印加しながら、前記複数の異なる積分時間について前記不揮発性メモリセルの前記セットを感知するために、前記制御回路が、前記セット内の各不揮発性メモリセルについて、及び各積分時間について、
   複数の感知ノードの各々上に初期電圧を確立することであって、各感知ノードが、前記不揮発性メモリセルのうちの１つに関連付けられている、確立することと、
   前記感知ノード上に前記初期電圧を確立した後に、各感知ノードを、前記関連付けられた不揮発性メモリセルに接続することと、
   前記感知ノードを、前記関連付けられた不揮発性メモリセルに接続した後の、前記積分時間待機した後に、各感知ノード上の電圧を検出することと、を行うように構成されている、請求項１に記載の装置。
7. 前記制御回路が、
   前記不揮発性メモリセルの前記セットから読み出されたコードワードを復号することに失敗したことに応答して、前記少なくとも１つの基準電圧の前記積分時間を較正することと、
   前記少なくとも１つの基準電圧に対する前記積分時間を使用して、前記不揮発性メモリセルを感知することに基づいて、前記コードワードを回復することと、を行うように構成されている、請求項１に記載の装置。
8. 前記制御回路が、
   前記少なくとも１つの基準電圧の前記積分時間を較正した後に、前記１つ以上の基準電圧を前記不揮発性メモリセルの前記セットに印加することと、
   前記少なくとも１つの基準電圧に対する前記較正された積分時間を使用して前記不揮発性メモリセルの前記セットを感知して、データ結果を生成することと、
   前記データ結果に基づいて、前記不揮発性メモリセルの前記セットに記憶されたコードワードを復号することと、を行うように更に構成されている、請求項１に記載の装置。
9. 基準電圧のセットを、不揮発性メモリセルのグループに接続されたワード線に印加することと、
   前記基準電圧のセットのうちの各基準電圧を前記ワード線に印加しながら、複数の異なる積分時間について前記不揮発性メモリセルの前記グループを感知して、感知結果を生成することと、
   前記感知結果に基づいて、前記不揮発性メモリセルの前記グループに記憶されたデータのコードワードを生成することと、
   前記コードワードの誤りメトリックに基づいて、前記基準電圧のセットのうちの各基準電圧の積分時間を較正することと、
   を含む方法であって、
   前記コードワードを生成することは、前記感知結果に基づいて、前記異なる積分時間の各々に関する情報ページであって、前記グループ内の各不揮発性メモリセルのビットを含む前記情報ページを判定することを含んでおり、
   前記積分時間を較正することは、前記異なる積分時間の各々に関する前記情報ページに基づいて、前記基準電圧のセットのうちの各基準電圧の別個の積分時間を較正することを含んでいる、
   方法。
10. 前記感知結果に基づいて、前記不揮発性メモリセルの前記グループに記憶された前記データの前記コードワードを生成することが、
    前記感知結果に基づいて、複数の積分時間／基準電圧の組み合わせを感知することをエミュレートすることと、
    前記複数の積分時間／基準電圧の組み合わせを感知することを前記エミュレートすることに基づいて、前記コードワードを生成することと、を含む、請求項９に記載の方法。
11. 前記基準電圧のうちの所与の１つを前記ワード線に印加しながら、前記複数の異なる積分時間について前記不揮発性メモリセルのうちの特定のメモリセルを感知することが、各積分時間について、
    前記特定のメモリセルに関連付けられた感知キャパシタを初期電圧まで充電することと、
    前記感知キャパシタを前記初期電圧まで充電した後に、前記感知キャパシタを前記特定のメモリセルに接続して、前記感知キャパシタから前記初期電圧を放電させることと、
    前記積分時間前記感知キャパシタを放電した後に、前記感知キャパシタ上の電圧を試験することと、を実行することを含む、請求項９に記載の方法。
12. 不揮発性記憶システムであって、
    不揮発性メモリセルと、
    前記不揮発性メモリセルに接続されたワード線と、
    複数のビット線であって、前記ビット線の各々が、前記不揮発性メモリセルのうちの１つに関連付けられている、複数のビット線と、
    前記ワード線に基準電圧を提供するように構成されている電力制御モジュールと、
    前記不揮発性メモリセルのセットの閾値電圧分布をプログラムするための手段と、
    複数の積分時間のうちの各積分時間の感知結果を生成するために、前記基準電圧が前記ワード線に印加されながら、前記複数の積分時間について前記不揮発性メモリセルの前記セットを感知するための手段と、
    各積分時間の前記感知結果に基づいて、２つの前記閾値電圧分布間の谷を探索するための手段と、
    前記谷の位置に基づいて、前記基準電圧の積分時間を較正するための手段と、を備え、
    前記不揮発性メモリセルの前記セットを感知するための手段は、それぞれの積分時間について、
    前記セット内の各不揮発性メモリセルについて、前記不揮発性メモリセルが前記それぞれの積分時間に応答して電流を伝導するかどうかを判定し、
    前記それぞれの積分時間の結果と別の積分時間の結果との間のビットフリップの数を判定するように構成されている、
    不揮発性記憶システム。
13. 前記谷の前記位置に基づいて、前記基準電圧の前記積分時間を較正するための前記手段が、
    前記ビットフリップに基づいて前記積分時間を較正するように構成されている、請求項１２に記載の不揮発性記憶システム。
14. 前記複数の積分時間について前記不揮発性メモリセルの前記セットを感知するための前記手段が、それぞれの積分時間について、
    複数の感知ノードを初期電圧まで充電することであって、各感知ノードが、前記セット内の前記不揮発性メモリセルのうちの１つに関連付けられている、充電することと、
    前記セット内の各不揮発性メモリセルをその関連付けられた感知ノードに接続して、前記不揮発性メモリセルが前記それぞれの積分時間前記感知ノードを放電させることを可能にし、
    前記不揮発性メモリセルが、前記それぞれの積分時間、前記関連付けられた感知ノードを放電したことに応答して、各感知ノード上の電圧をトリップ電圧と比較することと、を行うように構成されている、請求項１２に記載の不揮発性記憶システム。

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