KR950011966B1 - 판독전용메모리 - Google Patents

Abstract

내용 없음.

Description

판독전용메모리

제1도와 제2도는 본 발명의 마스크 ROM의 등가회로의 패턴배치도.

제3도는 마스크 ROM의 동작을 예시하는 회로도.

제4도는 종래의 뱅크형 ROM의 동작을 예시하는 회로도.

제5도는 종래의 일반형 ROM의 등가회로를 표시한도.

제6도는 종래의 뱅크형 ROM의 등가회로를 표시한도.

본 발명은 반도체메모리에 관한 것이고, 특히 전류를 승압하여 신속하고 안정된 동작을 할 수 있는 반도체메모리에 관한 것이다. ROM(판독전용메모리)의 일반형(이후 "정상형 ROM"이라한다)은 제5도에 표시된 것과 같은 등가회로를 가진다.

이 ROM은 각 메모리셀 M의 게이트를 통하여 행을 따라 연재하는 워드선 WL1, WL2 ...WLM에서 접속되는 매트릭스로 위치하는 MOSFETS로 구성하고, 소스 S와 드레인 d를 통하여 열을 따라 연재하는 비트선 B1, B2, B3...Bi와 Bi+1에 접속된다. 인접메모리셀의 소스와 드레인은 칩영역을 축소하도록 확산측으로 형성하는 비트선에 접속된다.

예를들면 제5도의 화살표로 표시된 메모리셀 M을 판독하기 위해, high 레벨에 유지되는 워드선 WL1과 접지레벨 비트선 B1의 센스앰프(표시되지 않음)에 접속된다. 이리하여, 데이터 1 또는 0은 메모리셀 M이 각각 온 또는 오프로 턴될 때 판독된다.

이 일반형 ROM의 결함은 비트선의 확산레지스터는 메모리셀어레이에서 메모리 셀 M의 위치에 크게 의존한다는 것이고, 그래서 판도에서의 방전전류는 불안정하고, 판독속도를 느리게 된다. 열을 따라 정렬된 메모리셀의 모든 접합 커패시턴스는 비트선의 기생커패시턴스에 동일하여 역시 판독속도를 느리게하고 비트선에 접속되는 메모리셀의 수를 증가하게 한다.

근래 제6도에 표시된 것과 같이(이후 "뱅크형 ROM"이라한다) 메모리셀어레이를 복수뱅크로 분할함으로서 감소되는 기생커패시턴스를 가지는 ROM이 제안되었다.

이 ROM에서, 제6도의 파선에 표시된 뱅크 Bm2i-1, Bm+12i-1...그리고 Bm2i, Bm+12i...열을 따른 메모리셀어레이의 모든 열을 분할하여 구성된다. 확산층으로 구성하는 부비트선 SBm2i-2, SBm2i-1, SBm2i...는 인근뱅크사이에 배치되고, 그리고 각 부비트선에 제5도에 표시되는 일반형 ROM의 비트선과 같은 방법으로서 각 뱅크의 메모리셀 M에 접속된다.

이러한 부비트선은 뱅크선택트랜지스터 MOSFETS QOM2i-1, QOm2i...를 경유하여 열을 따라 연재하는 주비트선 MBi-1, MBi...에 역시 접속된다. 저저항의 금속층으로 구성하고, 그리고 2개 부비트선은 1메인 비트선에 함께 접속된다.

예를들면 홀수뱅크 Bm2i-1에 속하는 제1메모리셀을 선택하기 위해, 주비트선 MBi-1는 접지되고, 그리고 주비트선 MBi는 센스앰프에 접속된다. 뱅크 Bm2i-1의 선택을 표시하는 뱅크 선택 신호는 하이레벨에 뱅크선택 MOSFETS QOm2i-2와 QOm2i-1로서 유지되고, 그리고 부비트선 SBm2i-2와 SBm2i-1은 주비트선 MBi-1과 MBi에 각각 접속된다. 그리고 나서 메모리셀 M에서의 데이터는 하이레벨에 워드선 WL1로 판독된다.

이러한 방법으로 비트선은 주비트선과 부비트선으로 접속되고, 그리고 확산층(부비트선)의 경로는 비트선의 배선저항을 감소하도록 열을 따라 분할된다. 그래서 방전전류는 고속판독동작을 실행할 수 있게 충분히 승압된다. 비트선은 감축된 기생커패시턴스를 가질 수 있고, 결과로서 메모리용량은 열의 방향으로 분할되는 모든 열에서 메모리셀 M의 증가된 접합커패시턴스 때문에 증가된다. 비트선은 감축된 기생커패시턴스를 가질 수 있고, 결과로서, 메모리용량은 열의 방향으로 분할되는 모든 열에서 메모리셀 M의 증가된 접합커패시턴스 때문에 증가된다.

그러나, 종래의 뱅크형 ROM에서는, 제4도에 표시된 것과 같이 메모리는 3개 MOSFET를 통하여 판독되고, 즉 메모리셀 M와 2개 뱅크선택 MOSFET QOm2i-2와 QOm2i-1이다. 그래서 트랜지스터의 온저항은 방전경로에 신호메모리셀 M을 가지는 일반형 ROM에 있어서보다 더욱 증가되어 비록 비트선의 확산 저항(저항7)이 작더라도 전체 저항은 증가된다. 이리하여 방전전류는 판독을 위해 작게된다. 따라서 판독동작은 감속된다.

선행기술의 상기 많은 결점을 능가하는 본 발명의 ROM은 메모리셀어레이의 열과, 열을 따르는 메모리셀어레이의 각 열을 분할하여 형성되는 복수의 뱅크와, 행을 따라 위치하는 인근 뱅크사이에 위치하고 각 인접뱅크의 메모리셀의 트랜지스터에 접속되는 부비트선 그리고 메모리셀어레이의 2개 다른 열사이에 배치되고, 열을 따라 연재하는 주비트선을 포함하고, 그 부비트선은 행을 따라 위치하는 1쌍의 인근뱅크에 접속되는 3개 부비트선의 세트로분할되어 각 센터부비트선의 1단부는 제1선택 트랜지스터를 제1주비트선에 접속되고, 센터비트선이 속하는 세트의 한쪽을 통하여 통과하고, 그리고 부비트선의 다른 단부는 제2선택트랜지스터를 통하여 제2주비트선에 접속되고, 제2주비트선은 센터부비트선이 속하는 세트의 다른쪽을 통과하고, 2개의 외부부비트선은 뱅크의 세트에 인접한 주비트선에 각각 직접 접속되고, 뱅크의 세트의 특수메모리트랜지스터를 선택하는데 있어 제1선택트랜지스터는 턴오프되고 그리고 제2선택트랜지스터는 턴온되고, 그리고 뱅크의 세트의 다른쪽에 속하는 특수 메모리트랜지스터를 선택에 있어, 제1선택트랜지스터는 턴온되고, 그리고 제2선택트랜지스터는 턴오프된다.

쌍으로된 뱅크중의 하나는 제1뱅크이고 그리고 다른 하나는 제2뱅크로 한다. 판독되는 특수메모리트랜지스터가 제1뱅크에 속할 때 제1선택트랜지스터는 턴오프되고 그리고 제2선택트랜지스터는 턴온된다.

이러한 방법으로 온인 제2선택트랜지스터를 통하여 제2뱅크의 주비트선, 센터부비트선, 메모리트랜지스터, 제1뱅크의 부비트선 그리고 최종적으로 주비트선에서 개시하는 방전경로가 형성된다.

한편, 특수메모리트랜지스터가 제2뱅크에 속할 때, 제1선택트랜지스터는 턴온되고, 그리고 제2선택트랜지스터는 턴오프된다.

이리하여, 부비트선을 통하여 제2뱅크의 주비트선, 메모리트랜지스터, 센터부비트선, 온이되는 제1선택트랜지스터와 제1뱅크의 부비트선, 그리고 최종적으로 주비트선에서 개시하는 방전경로가 형성된다. 또한 경우에서, 방전경로는 단 2개의 트랜지스터만을 가지고 즉 판독되는 메모리 트랜지스터와 제1 또는 제2선택트랜지스터이다. 이것은 알려진 뱅크형 ROM과 비교할 때 판독을 위해 방전전류를 증가하여 판독동작을 속도를 내게 한다. 큰 방전전류도 역시 S/N비로 더욱 커지게 되어 넓은 범위에서 안정동작을 허용한다.

ROM에서 뱅크시스템의 사용때문에 비트선의 기생커패시턴스는 종래의 일반형 ROM에 비할 때 유리하게 감축되어 메모리커패시턴스를 향상한다. 이리하여 여기에 설명된 발명은 고속으로 안정하게 동작하는 판독전용메모리를 제공하는 목적을 가능하게하고, 그의 뱅크시스템은 판독이 증가될 수 있을 때 비트선을 통하여 흐르는 방전전류와 큰 메모리커패시턴스를 얻는다.

[실시예]

제1도를 참조하여이 발명의 ROM은 열에 따라 흐르는 매트릭스로 메모리셀어레이의 각 열에서 분할되는 파선 Bm2i-1, Bm2i+1...표시되는 뱅크를 가진다. 메모리셀어레이의 부분은 종래의 뱅크 ROM에 비하여 메모리커패시턴스를 증가한다. 부호 Bm과 Bi는 뱅크 B가 m번째선과 i열상에 위치되는 것을 뜻하고, 그리고 도면에 표시되지 않은 상기 뱅크 B이외의 많은 뱅크는 선과 열을 따라 정렬된다. 뱅크의 한 세트는 예를 들면, 뱅크 Bm2i-1과 뱅크 Bm2i인 홀수뱅크와 짝수뱅크로 구성한다. 부비트선 SBm2i-2, SBm2i-2, SB2i+1...은 행의 방향으로 위치하는 인접뱅크사이에 배치되고, 그리고 각 부비트선 SB는 인접뱅크 B의 각 메모리셀 M(MOSFET로 구성하고 워드선 WL1...WLn에 의해 선택된다)에 접속된다. 모든 2개열의 메모리셀러에이는 열에 따라 연재하는 주비트선 MBi-1, MBi,...를 가진다. 주비트선 MBi-1과 MBi는 각각 행을 따라 서로 인접하여 각각 위치되는 뱅크 Bm2i-1과 Bm2i의 세트의 왼쪽과 오른쪽을 흐른다.

뱅크 Bm2i-1과 Bm2i의 세트에 인도하는 3개비트선중 센터부비트선 SBm2i-1의 하단부는 노드 XEmi-1에서 뱅크선택 MOSFETQEMi를 경유하여 왼쪽주비트선 MBi-1에 접속되고 그리고 부비트선 SMm2i-1의 상단부는 노드 Xomi에서 뱅크선택 MOSFET QOmi를 경유하여 오른쪽주비트선 MBi에 접속된다. 뱅크선택 MOSFETS QEMi와 QOmi는 뱅크세렉트선 BEm과 BOm에 의해 각각 할성화된다. 뱅크 Bm2i-1과 Bm2i의 세트에서 왼쪽부비트선 Bm2i-2의 상단부와 하단부는 노드 XOmi-1과 XEMi-1에서 각각 왼쪽주비트선 MBi-1에 접속된다. 오른쪽 부비트선 SBm2i의 상단부와 하단부는 노드 XOmi과 XEmi에서 오른쪽주비트선 MBi에 접속된다. 뱅크의 다른 세트에 링크되는 3개의 부비트선도 역시 같은 방법으로 각 세트에 인접한 주비트선에 접속된다.

ROM은 제2도에 표시된 것과 같이 등가회로는 정밀하게 설계되었다. 부비트선 SB와 노느 XO와 XE는 확산층과 워드선 WL과, 폴리실리콘층의 뱅크세렉트선 BO와 BE, 그리고 금속층의 주비트선 MB로서 구성된다. 모든 메모리셀은 행에 따른 서로에 인접하여 위치하는 부비트선사이의 워드선 WL하에 형성된다. 뱅크선택 MOSFET QO와 QE는 노드 XO와 XE의 환산부분과 부비트선 SB사이에 각각 형성된다. 확산층과 금속층(주비트선 MB)은 각 노드 XO와 XE위의 콘택트홀을 통하여 접속된다.

이 ROM의 판독이 다음과 같이 동작된다. 판독될 데이터는 제1도의 홀수뱅크 Bm2i-1에 속하는 메모리셀 M에 있다. 뱅크선택 MOSFET QOmi는 턴온되고 그리고 뱅크선택 MOSFET QEM이 턴오프되고 그것에 의해 뱅크선택 BOm을 활성화하고, 그리고 뱅크세렉트선 BEm을 불활성하고, 메모리셀 M에 인도하는 워드선 WLJ(J=1,..., 그리고 n)는 활성화된다.

이러한 방법으로 노드 XOmi을 통한 주비트선 MBi와 온인 뱅크선택 MOSFETQOml와, 부비트선 SBm2i-1에서 개시하는 방전경로가 형성되어 이것이 위쪽과 아래쪽으로 부비트선 SB2i-2에 분기된후 메모리셀 M은 노드 XOmi-1과 XEMi-1를 통하여 각각 주비트선 MBi-1에 도달한다.

제1도의 짝수뱅크 Bm2i에 속하는 메모리셀에서 데이터를 판독하기 위해, 뱅크 선택 MOSFET QOmi는 턴오프되고 그리고 뱅크선택 MOSFET QEmi는 턴온되어, 뱅크세렉트선 Bom은 불활성화하고 뱅크세렉트선 BEm은 활성화한다.

이것이 노드 XOmi과 XEmi를 각각 통하여 주비트선 MBi에서 개시하는 방전경로를 형성한다. 이 방전경로는 부비트선 SBm2i의 상부와 하부를 각각 흐르고, 부비트선 SBm2i의 통로에 이어지고, 메모리 셀 M, 부비트선 SBm2i-1, 온이되는 뱅크선택 MOSFET, 노드 XEMi-1을 통하여 흐르고, 그리고 주비트선 MBi-1에 도달한다. 홀수뱅크 Bm2i-1속하는 메모리셀이 제3도에 표시되는 것과 같이 할당되는 상기 언급한 방전경로를 형성하는데 있어, 단 2개의 트랜지스터만을 가지는 것이 가능하고 즉 그것은 방전경로상의 메모리셀 M과 뱅크선택 MOSFET QOmi이다.

더욱, 부비트선 SBmi2-1의 경로는 일반뱅크형 ROM(복합저항 r1, r2/(r1+2r<r1)에서 보다 더작은 확산저항을 감축하여 2개 시스템으로 분할될 수가 있다. 같은 방법으로 짝수뱅크 Bm2i에 속하는 메모리셀이 할당될 때, 단 2개의 트랜지스터만을 가지는 것이 역시 가능하고, 그것은 방전경로에서 메모리셀 M과 뱅크선택 MOSFET QEMi이고, 그리고 부비트선 SBm2i의 경로는 상기와 같은 방법으로 2개 시스템으로 분할될 수 있다.

그래서 메모리셀이 홀수뱅크 Bm2i의 또는 짝수뱅크 Bm2i에 속하건, 판독에서의 반전전류는 종래의 뱅크시스템 ROM(방전 경로상에 3개 트랜지스터를 가지는)에다 보다 커지고, 판독속도를 증가한다. 더큰 방전전류와 더 큰 S/N비는 더넓은 동작여유와 안정된 동작에 귀착한다. 설명된 예에서, 마스크 ROM은 한예로서 설명되었다. 그러나, 이 발명은 EPROM과 E²PROM과는 매트릭스에서의 메모리셀어레이로 모든 ROM에 역시 적용될 수가 있다. 각종 다른 변형은 이 발명의 범위와 정신에서 이탈함이 없이 이 기술에 익숙한 사람들에게는 명백하고 그리고 즉시 만들게 될 수 있는 것이 이해된다.

따라서, 여기에 첨부되는 특허청구범위는 여기서 설명한 것에 한정되는 것은 의도되지 않고, 오히려 이 청구범위는 이 발명이 속하는 기술에 익숙한 사람에 의해 동등한 것이라고 취급되는 모든 특징을 포함하여 본 발명에 존재하는 특허가능신규성의 모든 특성을 망라하는 것으로 해석된다.

Claims (3)

1. 행 열모양의 메모리셀어레이의 각 열을 열방향으로 구획해서 구성된 복수의 뱅크(B)와, 행방향으로 들어선 상기 뱅크(B)간에 각각 설치되며 양측의 뱅크(B)내의 각 메모리트랜지스터에 접속된 부비트선(SB)과, 상기 메모리셀(M)어레이의 2열마다의 열사이에 설치되며, 열방향으로 연장된 주비트선(MB)을 구비하고, 행방향으로 인접하는 2개의 뱅크(B)를 조로 연결하는 3개의 부비트선(SB)가운데 중앙의 부비트선(SB)의 일단을 제1선택용 트랜지스터를 통해서 상기 조의 일방측을 통하는 주비트선(MB)을 접속하는 한편, 상기 중앙의 부비트선의 타단을 제2선택용 트랜지스터를 통해서 상기 조의 다른쪽의 측을 통하는 주비트선(MB)에 접속하는 동시에, 상기 3개의 부비트선(SB)중 양측의 부비트선(SB)을 각각 상기 뱅크의 조의 양측의 주비트선(MB)에 1개씩 직접 접속해서, 상기 메모리셀(M)어레이의 특정의 메모리트랜지스터가 선택될때에, 상기 특정의 메모리트랜지스터가 상기 뱅크(B)조 중 상기 한쪽의 뱅크(B)에 속할 때 상기 제1선택용 트랜지스터(QE)를 오프, 제2선택용 트랜지스터(QO)를 온으로 하는 한편, 상기 특정의 메모리트랜지스터가 상기 다른쪽의 뱅크(B)에 속할 때 상기 제1선택용트랜지스터(QE)를 온, 제2선택용 트랜지스터(QO)를 오프하도록 한 판독전용메모리.
2. 제1항에 있어서, 부비트선(SB)과, 주비트선(MB)과 부비트선(SB)의 노드(XE, XO)는 모두 확산층으로 구성되고, 부비트선(SB)의 한쪽과 뱅크선택선(BE, B0) 및 메모리셀(M)을 선택하는 워드선(WL)은 폴리실리콘층으로 형성되며, 주비트선(MB)은 금속으로 형성되는 판독전용메모리.
3. 제2항에 있어서, 제1 및 제2선택트랜지스터(QE, QO)는 MOSFET이고, 확산층의 노드와 부비트선의 한쪽사이와, 확산층의 노드와 부비트선의 다른쪽 사이에 배치되는 판독전용메모리.