KR920005797A - 불휘발성 반도체 기억장치 - Google Patents
불휘발성 반도체 기억장치 Download PDFInfo
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1실시예에 따른 구성을 나타낸 회로도,
제 2 도는 제 1 도에 대한 실시예회로에서의 Y셀렉터부분의 구체적구성을 나타낸 패턴평면도,
제 3 도 및 제 4 도는 각각 제 1 도에 대한 실시예회로에서의 메모리셀어레이부분의 구체적구성을 나타낸 패턴평면도,
제 5 도는 종래의 EPROM의 구성을 나타낸 회로도,
제 6a 도는 종래의 EPROM의 패턴평면도,
제 6b 도는 제 6a 도의 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1-1, 1-2 : 메모리셀어레이 2-1, 2-2 : Y선택용 트랜지스터
3-1, 3-2 : 트랜스퍼게이트 4 : 감지증폭기
: 비트선
Claims (9)
1비트의 데이터를 기억하는 메모리셀이 각각 2개의 트랜지스터로 구성되고, 각 메모리셀을 구성하는 한쪽의 트랜지스터가 복수의 비트선(BL)과 워드선(WL)으로 이루어진 제 1메모리셀어레이(1-1)내에 형성되며, 각 메모리셀을 구성하는 다른쪽의 트랜지스터가 복수의 비트선과 워드선(WL)으로 이루어진 제 2메모리셀어레이(1-2)내에 형성되도록 된 것을 특징으로 하는 불휘발성 반도체기억장치.
제 1 항에 있어서, 상기 각 메모리셀을 구성하는 2개의 트랜지스터가 불휘발성 트랜지스터로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
1비트의 데이터를 기억하는 메모리셀이 각각 2개의 트랜지스터로 구성된 불휘발성 반도체기억장치에 있어서, 상기 각 메모리셀을 구성하는 한쪽의 트랜지스터가 형성된 제 1메모리셀어레이(1-1)와, 상기 각메모리셀을 구성하는 다른쪽의 트랜지스터가 형성된 제 2메모리셀어레이(1-2), 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)에 접속된 워드선군(WL), 상기 제 1메모리셀어레이(1-2)에 접속된 제 1비트선군(BL),상기 제 2메모리셀어레이(1-2)에 접속된 제 2반도체선군, 상기 제 1비트선군 및 제 2비트선군을 선택하는 비트선선택수단(2-1,2-2) 및, 이 비트선선택수단(2-1,2-2)에 의해 선택된 제 1비트선및 제 2비트선의 신호레벨을 비교하여 데이터를 검출하는 데이터감지회로(4)를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
제 2 항에 있어서, 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)가 공통의 레이아웃패턴으로 구성되고, 동일 어드레스신호에 의해 선택되는 메모리셀의 물리번지가 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)에서 동일한 장소인 것을 특징으로 하는 불휘발성 반도체기억장치.
제 2 항에 있어서, 상기 제 1메모리셀어레이 및 제 2메모리셀어레이(1-1,1-2) 각각이 복수의 블럭으로 분할되어 있고, 각 블럭마다 분할된 제 1메모리셀어레이와 제 2메모리셀어레이(1-1,1-2)의 1조마다 상기 데이터감지회로(4)가 설치되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
제 2 항에 있어서, 상기 제 1메모리셀어레이(1-1)내에는 상기 제 1비트선의 N개(N은 정의 정수) 간격으로 트랜지스터의 소오스배선이 배치되고, 상기 제 2메모리셀어레이(1-2)내에는 상기 제 2비트선의 N개(N은 정의 정수) 간격으로 트랜지스터의 소오스배선이 배치되며, 상기 제 1 및 제 2비트선이 M×N개(M=1,2…) 간격으로 교대로 상기 제 1 및 제 2비트선군군을 형성하도록 된 것을 특징으로 하는 불휘발성 반도체기억장치.
제 2 항에 있어서, 상기 비트선선택수단(2-1,2-2)에 있어서 상기 제 1비트선군(BL)의 선택수단과 상기 제 2비트선군의 선택수단을 구성하는 패턴레이아웃이 대칭으로 동등한 것을 특징으로 하는 불휘발성 반도체기억장치.
제 2 항에 있어서, 상기 각 메모리셀을 구성하는 2개의 트랜지스터가 불휘발성 트랜지스터로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
1비트의 데이터를 기억하는 메모리셀이 각각 2개의 불휘발성 트랜지스터로 구성된 불휘발성 반도체기억장치에 있어서, 상기 각 메모리셀을 구성하는 한쪽의 트랜지스터가 형성된 제 1메모리셀어레이(1-1)와, 상기 각 메모러셀을 구성하는 다른쪽의 트랜지스터가 형성된 제 2메모리셀어레이(1-2), 상기 제 1 및 제 2메모리(1-1,1-2)에 접속된 워드선군(WL), 상기 제 1메모리셀어레이(1-1)에 접속된 제 1비트선군(BL),상기 제 2메모리셀어레이(1-2)에 접속된 제 2비트선군, 상기 제 1비트선군 및 제 2비트선군을 선택하는 비트선선택수단(2-1,2-2) 및, 이 비트선선택수단(2-1,2-2)에서 선택된 제 1비트선 및 제 2비트선의 신호레벨을 비교하여 데이터를 검출하는 데이터감지회로(4)를 구비하여, 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)가 공통의 레이아웃패턴으로 구성되고, 상기 한쪽의 트랜지스터가 상기 제 1메모리셀어레이내(1-1)에 배열되면서 상기 다른쪽의 트랜지스터가 상기 제 2메모리셀어레이(1-2)내에서 각각 공통소오스영역을 사이에 두고 서로 다르게 배열되며, 상기 워드선군(WL)이 상기 공통소오스영역을 사이에 두고 2개씩이 동일 전위에 접속되도록 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910005068A KR940010840B1 (ko) | 1991-03-30 | 1991-03-30 | 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910005068A KR940010840B1 (ko) | 1991-03-30 | 1991-03-30 | 불휘발성 반도체 기억장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920005797A true KR920005797A (ko) | 1992-03-28 |
| KR940010840B1 KR940010840B1 (ko) | 1994-11-17 |
Family
ID=19312686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910005068A KR940010840B1 (ko) | 1991-03-30 | 1991-03-30 | 불휘발성 반도체 기억장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940010840B1 (ko) |
-
1991
- 1991-03-30 KR KR1019910005068A patent/KR940010840B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010840B1 (ko) | 1994-11-17 |
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