KR940010840B1 - 불휘발성 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치

제 1 도는 본 발명의 1실시예에 따른 구성을 나타낸 회로도,

제 2 도는 제 1 도에 대한 실시예회로에서의 Y셀렉터부분의 구체적구성을 나타낸 패턴평면도,

제 3 도 및 제 4 도는 각각 제 1 도에 대한 실시예회로에서의 메모리셀어레이부분의 구체적구성을 나타낸 패턴평면도,

제 5 도는 종래의 EPROM의 구성을 나타낸 회로도,

제 6a 도는 종래의 EPROM의 패턴평면도,

제 6b 도는 제 6a 도의 등가회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1-1, 1-2 : 메모리셀어레이 2-1, 2-2 : Y선택용 트랜지스터

3-1, 3-2 : 트랜스퍼게이트 4 : 감지증폭기

: 비트선

[산업상의 이용분야]

본 발명은 불휘발성 트랜지스터를 메모리셀에 사용한 불휘발성 반도체기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

EPROM(Erasable Programmable Read Only Memory)등의 불휘발성 반도체기업장치에서는, 일반적으로 메모리셀이 1개의 트랜지스터로 구성되어 있고, 선택된 메모리셀이 온 또는 오프됨에 따라 데이터의 "1", "0"레벨이 결정되게 된다.

그런데, 최근에는 CPU(중앙연산처리장치)의 고속화에 따라 반도체메모리의 고속화가 요구되고 있는 바, 이에 대해 종래에는 고속동작이 가능한 EPROM이 몇가지의 문헌에 발표되어 있다. 이들 문헌으로서는 1985년 2월 미국에서 반포된 「ISSCC, DIGEST OF TECHNICAL PAPERS」의 제 162페이지 내지 제 163페이지에 기재되어 있는 「A 25ns 16K CMOS PROM Using a 4-Transistor Cell」이나, 1989년 2월 미국에서 반포된 「ISSCC,DIGEST OF TECHNICAL PAPERS」의 제 130페이지 내지 제 131폐이지에 기재되어 있는 「A 23ns 256K EROM with Double-Layer Metal and Address Transition Detection」 및, 1989년 일본국 전기통신학회 분과회에서 발표된 「16ns CMOS EPROM」등이 있다.

이들 문헌에 기재되어 있는 EPROM은 전부 디퍼렌셜 셀(differential cell, 이하 차동형 셀로 칭함)로 불리우는 메모리셀을 채용하고 있는 바, 이 차동형 셀은 최저 2개의 트랜지스터로 메모리셀을 구성하는 것으로, 데이이터기록시에는 2개의 트랜지스터가 예컨대 문턱치전압의 높음과 낮음등, 다른 2종류의 상태로 설정되고, 데이터의 독출은 2개의 트랜지스터로부터의 독출전위를 감지증폭기에서 비교함으로써 실행된다.

상기 차동형 셀은 메모리셀이 1개의 트랜지스터로 구성되고, 감지증폭기에서 상기 셀트랜지스터로부터의 독출전위가 기준전위인 중간레벨과 비교되는 종래의 메모리셀의 경우보다 노이즈마진이 커지게 됨에 따라 고속동작에 적합하다고 하는 이점을 지니고 있다.

여기서 상기 차동형 셀의 패턴레이아웃에 대해 설명하는 바, 상기 차동형 셀에서의 2개의 트랜지스터는인접하게 배치되어 있다.

제 5 도는 차동형 셀을 구비한 종래의 EPROM의 독출계회로를 나타낸 회로도인 바, 도면에 나타낸 바와같이 종래에는 각 2개의 Y(컬럼)선택용 트랜지스터(31-1,31-2)에 의해 선택되는 한쌍의 비트선(

)이 각각 인접되게 배치되어 있다. 또한 도면중, 참조부호 32는 트랜스퍼게이트용 트랜지스터이고, 33은 상기 Y선택용 트랜지스터(31-1,31-2)에 따라 선택된 한쌍의 비트선(

)의 전위가 입력되어 양전위를 비교하여 메모리셀(도시되지 않았음)으로부터의 독출데이터를 검출하는 감지증폭기이다.

이와같은 구성으로 이루어진 EPROM은 1개의 메모리셀이 서로 다른 신호레벨을 기억하고 있는 2개의 트랜지스터에 의해 구성되고, 이 2개의 트랜지스터가 서로 인접되게 배치된 SRAM(static random accesmemory)과 동일한 패턴레이아웃으로 할 필요가 있다. 그러나, 이와 같은 패턴레이아웃으로 하게 되면, 다음과 같은 문제가 발생되게 된다.

먼저, 제 5 도중 Y선택용 트랜지스터의 배치가 곤란해진다고 하는 문제가 발생한다. 여기서 메모리셀의 사이즈는 극한까지 축소되어 있으면서 열방향의 피치도 최소칫수로 되어 있는 바, 이와 같은 상황에 있어서, 열방향과 교차하는 방향으로 각 2개의 비트선을 병행되게 설치할 필요가 있기 때문에 비트선의 레이아웃이 상당히 곤란해지게 된다. 또, 패턴적으로는 배치가 가능하더라도 비트선끼리 교차하는 부분이 발생되고, 이부분에서는 어느 쪽인가 한쪽의 비트선을 다른 배선수단, 예컨대 확산층등을 사용하여 점프시킬 필요가 있기 때문에, 배선패턴이 복잡해 지게되며, 또 비트선상호간의 배선저항에 오차가 발생됨으로써 Y선택용 트랜지스터의 대칭성이 손상되게 된다.

또, 상기와같이 구성함으로써 차동형 셀자체의 대칭성도 손상된다고 하는 문제가 있다. 예컨대, 제 6a 도에 도시된 바와 같은 차동형 셀은 인터리브드셀(Interleaved cell, 이하 인터리브형 셀로 칭함)로 불리우고 있으며, 이와 같은 형태의 각 메모리셀은 서로 다르게 배치된 2개의 불휘발성 트랜지스터로 구성되어 있는 바, 제 6b 도는 제 6a 도의 등가회로도이다. 상기 메모리셀에서는 비트선(

)과 교차되도록 워드선(WL)이 배치되어 있고, 또 2개 1조의 트랜지스터로부터 1쌍의 비트선(

)에 다른 신호레벨을 독출할 필요가 있으므로 1개의 워드선(WL)은 트랜지스터의 소오스배선(SL)을 삽입하여 도면중 경사방향으로 인접하는 2개의 트랜지스터

에 공통되도록 배치되어 있다.

그런데, 메모리셀을 구성하는 각 2개의 트랜지스터의 챈널영역에는 문턱치전압제어를 위해 평상시 불순물이 이온주입되어 있으며, 특성이 양호한 얕은 챈널영역을 형성할 목적으로 이온주입시에 주입방향으로 소정의 각도를 부여하고 있다. 이 때문에 인터리브형 셀에서는 1비트분의 메모리셀을 구성하는 2개의 트랜지스터의 소오스측에서 본 각 챈널영역에 대한 이온주입방향이 다르기 때문에, 원래는 동일하게 하는 것이 바람직한 트랜지스터

에다 특성상의 상이를 부여한다는 결점이 있다.

또, 소오스영역에 대해 콘택트를 설치하여 배선되는 소오스배선은 서로 다르게 배열되는 비트선

이 몇개씩 걸려 형성되기 때문에 소오스배선과 각 트랜지스터쌍의 위치관계도 대칭성이 없다고 말할 수 있는데, 이는 인터리브형 셀에 한정되는 것이 아니라 비트선

을 교대로 배치하는 레이아웃패턴의 차동형 셀 모두에게 해당되는 것이다.

상기한 바와 같은 종래의 불휘발성 반도체기억장치에서는 1비트분의 메모리셀을 구성하는 2개의 트랜지스터가 인접되게 배치됨에 따라 한쌍의 비트선이라도 교대로 배치할 필요가 있기 때문에 Y선택용 트랜지스터의 배치가 곤란하고, 또한 메모리셀을 구성하는 2개의 트랜지스터의 특성에 차이가 발생된다고 하는 결점이 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, Y선택용 트랜지스터의 레이아웃패턴이 간소화되고, 메모리셀을 구성하는 2개의 트랜지스터의 특성이 동일하게 되는 레이아웃을 구비한 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 1비트의 데이터를 기억하는 메모리셀이 각각 2개의 트랜지스터로 구성되고, 각 메모리셀을 구성하는 한쪽의 트랜지스터가 복수의 비트선과 워드선으로 이루어진 제 1메모리셀어레이내에 형성되고, 각 메모리셀을 구성하는 다른쪽의 트랜지스터가 복수의 비트선과 워드선으로 이루어진 제 2메모리셀어레이내에 형성되도록 된 것을 특징으로 한다.

또한 본 발명은, 1비트의 데이터를 기억하는 메모리셀이 각각 2개의 트랜지스터로 구성되고, 상기 각 메모리셀을 구성하는 한쪽의 트랜지스터가 형성된 제 1메모리셀어레이와, 상기 각 메모리셀을 구성하는 다른쪽의 트랜지스터가 형성된 제 2메모리셀어레이, 상기 제 1 및 제 2메모리셀어레이에 접속된 워드선군, 상기제 1메모리셀어레이에 접속된 제 1비트선군, 상기 제 2메모리셀어레이에 접속된 제 2비트선군, 상기 제 1비트선군 및 제 2비트선군을 선택하는 비트선선택수단, 상기 비트선선택수단에 의해 선택된 제 1비트선 및 제 2비트선의 신호레벨을 비교하여 데이터를 검출하는 데이터감지회로를 구비하여 구성된 것을 특징으로 한다.

[작용]

상기와 같은 구성된 본 발명은, 1비트분의 메모리셀을 구성하는 각 2개의 트랜지스터의 각각을 별도의 메모리셀어레이내에 형성함으로써 메모리셀어레이 및 Y선택용 트랜지스터등을 대칭적인 패턴으로 레이아웃할수가 있게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.

제 1 도는 본 발명을 EPROM에 실시한 경우의 독출계회로의 구성을 나타낸 회로도로서, 도면중 참조부호1-1과 1-2는 각각 메모리셀어레이이고, 상기 양 메모리셀어레이(1-1,1-2)내에는 1비트의 데이터를 기억하는 각각 2개의 불휘발성 트랜지스터(도시되지 않았음)로 구성된 복수의 차동형 셀이 형성되어 있지만, 각차도형 셀의 2개의 트랜지스터는 각기 다른 메모리셀어레이내에 형성되어 있다. 즉, 복수의 차동형 셀을 구성하는 각 한쪽의 불휘발성 트랜지스터는 메모리셀어레이(1-1)내에 통합되어 형성되고, 각 다른쪽의 불휘발성 트랜지스터는 메모리셀어레이(1-2)내에 통합되어 형성되어 있다.

상기 한쪽의 메모리셀어레이(1-1)내에 형성된 트랜지스터는 복수개의 비트선(BL,…)의 어느 한쪽에 접속되어 있고, 상기 복수개의 비트선(BL,…)의 도중에는 각 게이트에 열선택신호(Y₀,Y₁,…,Y_n)가 공급되는 Y(열)선택용 트랜지스터(2-1,…)의 각각이 삽입되어 있으며, 이들 Y선택용 트랜지스터(2-1,…)에서 선택된 비트(BL)의 전위는 게이트에 소정전위(Vref)가 공급되는 트랜스퍼게이트(3-1)를 매개로 감지증폭기(4)의 한쪽 입력단으로 공급되게 된다. 마찬가지로, 상기 다른쪽의 메모리셀어레이(1-2)내에 형성된 트랜지스터는 복수개의 비트선(BL,…)의 어느 한쪽에 접속되고, 이들 복수개의 비트선(BL,…)의 도중에는 각 게이트에 열선택신호(Y₀,Y₁,…Y_n)가 공급되는 Y선택용 트랜지스터(2-2,…)의 각각이 삽입되어 있다. 그리고 상기 Y선택용 트랜지스터(2-2,…)에 의해 선택된 비트선(BL)의 전위는 게이트에 소정전위(Vref)가 공급되는 트랜지스터게이트(3-2)를 매개로 상기 감지증폭기(4)의 다른쪽 입력단으로 공급된다.

본 실시예의 EPROM에서는 1비트의 데이터를 기억하는 각 메모리셀을 2개의 트랜지스터로 구성하고, 이들 2개의 트랜지스터의 각각을 별도의 메모리셀어레이(1-2, 1-2)내에 나누어 형성하며, 또한 메모리셀어레이(1-1)에 대해서는 비트선

을 접속하도록 함과 더불어 메모리셀어레이(1-2)에 대해서는 비트선(BL, …)을 각각 접속하도록 한 것이다.

상기와 같이 구성함으로써 동일한 열선택신호가 공급되는 2개의 Y선택용 트랜지스터(2-1,2-2)는 종래와 같이 인접되지 않고 일정거리를 유지하면서 배치되게 되어 한쪽의 비트선(BL,…)과 다른쪽의 비트선(BL,…)이 교차하는 부분이 발생되지 않는다. 이 때문에 종래와 같이 비트선을 확산층등을 사용하여 점프시킬 필요가 없어지게 되므로 배선패턴의 형성이 용이하게 된다. 또, 비트선상호간의 배선저항이 오차가 완화되므로 Y선택용 트랜지스터의 대칭성이 손상될 우려도 없어지게 된다.

제 2 도는 제 1 도의 실시예회로에 대한 메모리셀어레이(1-1)측의 Y선택용 트랜지스터부분(Y셀렉터)의 구체적인 구성을 나타낸 패턴평면도로서, 메모리셀어레이(1-2)측도 이와 마찬가지로 구성되어 있다. 이 경우, 열선택신호는 Y₀,Y₁,…,Y₁₅로 이루어지는 16비트이고, 이 16비트의 신호에서 16개의 비트선(BL,…)중 어느 하나가 선택된다. 도면중, 상하방향으로 연장되는 도체페턴(11,…)은 각각 상기 비트선(BL)으로 이루어지는 것인 바, 이들 도체패턴은 제 1 도중의 메모리셀어레이(1-1)에 접속되게 된다. 상기 도체패턴(11,…)과 교차되도록 형성된 도체패턴(12)은 Y선택용 트랜지스터(2-1,…)의 게이트배선이고, 참조부호 13은 Y선택트랜지스터의 소오스 드레인영역으로 구성되는 확산영역으로서, 이들 확산영역(13)은 소정의 접속홀을 매개로 상기 도체패턴(11,…)중 어느 한쪽에 접속되어 있다. 또한, 도면의 거의 중앙에 배치된 도체패턴(14)은 상기 Y선택트랜지스터의 공통소오스 또는 공통드레인영역으로 이루어진 확산영역(13)에 대해 접속홀을 매개로 접속되어 있고, 이 도체패턴(14)은 상기 트랜스퍼게이트(3-1)를 매개해서 감지증폭기(SA : 4)의 한쪽입력단에 접속되어 있다.

이와 같이 Y셀렉터에서는 패턴의 중복없이 단순한 패턴이 반복되고 있기 때문에 용이하게 형성할 수 있고, 또 패턴이 단순하므로 메모리셀어레이(1-1측, 1-2측)에서 패턴의 대칭화를 용이하게 도모할 수 있어 Y선택트랜지스터를 포함하는 특성을 갖출 수 있게 된다.

제 3 도는 제 1 도의 실시예회로에 대한 메모리셀어레이(1-1)의 구체적인 구성을 나타낸 패턴평면도로서,상기한 바와같이 각 메모리셀은 2개의 트랜지스터로 구성되어 있고, 이중 각 한쪽의 트랜지스터가 이 메모리셀어레이(1-1)내에 형성되어 있다. 도면중, 참조부호 21,…은 소자분리영역으로서, 이들 복수의 소자분리영역(21)을 도면중의 횡방향으로 넘어가도록 복수의 워드(WL)이 형성되어 있고, 이 워드선(WL)은 도면중 종방향에서 소자분리영역(21)에 삽입된 공통소오스영역(22)을 매개로 서로 대향되게 일치되어 2개씩 동일전위가 되도록 배선되어 있다. 또, 각각 도면중의 횡방향으로 소자분리영역(21)에 삽입된 사선영역에는 워드선(WL)의 하중에 부유게이트가 형성되어 있고, 2개씩의 불휘발성 트랜지스터가 서로 다르게 배치되어 인터리브형 셀과 동일한 패턴을 구성하고 있다. 또, 상기 워드선(WL)과 교차하도록 복수의 비트선(BL)이 형성되어 있고, 이들 비트선(BL)은 1개의 소자분리영역(21)에 삽입된 2개를 1조로 하는 트랜지스터의 공통드레인영역(23)에 대해 드레인콘택트(24)를 매개로 접속되어 있다.

또, 상기 복수의 비트선(BL)의 N개(N은 정의 정수) 간격으로 상기 트랜지스터의 공통소오스(22)과 소오스콘택트(25)를 매개로 접속된 소오스배선(SL)이 형성되어 있는데, 이 소오스배선(SL)은 비트선 1개 간격으로 배치되도록 하여도 되지만, 각 트랜지스터의 소오스와 소오스배선(SL)간의 저항이 큰 문제로 되지않을 경우에는 상기 제 3 도와 같이 비트선을 복수개 간격으로 형성할 수 있게 된다.

다른쪽의 메모리셀어레이(1-2측)에서도 도시하지 않았으나 상기와 동일한 패턴레이아웃으로 구성되는바, 즉 각 메모리셀을 구성하는 2개의 트랜지스터의 채널영역에 문턱치전압제어등을 위해 불순물을 이온주입할 경우, 메모리셀어레이(1-1측)의 각 트랜지스터와 메모리셀어레이(1-2)측의 각 트랜지스터에서 동일방향 및 각도로 주입할 수 있기 때문에 각 메모리셀의 각각 2개의 트랜지스터의 특성을 용이하게 갖출 수 있게 된다. 또, 복수의 비트선

의 N개(N은 정의 정수) 간격으로 소오스배선을 형성함으로써 상기 제 3 도와 동일한 패턴레이아웃이 실현된다. 따라서 메모리셀어레이(1-1,1-2)의 양자 모두에 등간격으로 소오스배선(SL)이 형성되어 각 메모리셀과의 거리의 평균화를 도모할 수 있게 된다.

이와 같이 상기 실시예에 의하며, 차동형 셀을 사용한 메모리에 있어서, 2개의 메모리셀어레이에서 대칭인 메모리셀패턴을 형성할 수 있으며, 또한 쌍으로되는 데이터기억용 트랜지스터가 동일패턴의 신호선을 매개로 감지증폭기에 접속되기 때문에, 차동형 셀에 있어서 바람직한 패턴레이아웃이 실현된다. 또, Y선택트랜지스터에 있어서도 데이터가 다른 신호선을 서로 다르게 배치할 필요가 없어지므로 패턴형성이 간소화됨과 더불어 특성의 대칭성 및 신뢰성이 향상된다.

또한, 본 발명은 상기 실시예에 한정되는 것이 아니라 여러가지 형태로 변형이 가능한 것은 말할 필요도없다. 예컨대, 상기 실시예에서는 메모리셀어레이가 인터리브형 구성의 패턴으로 설명되었지만, 트랜지스터가 서로 다른 배열이 아니라 제 4 도에 도시된 바와 같은 통상의 메모리셀어레이 또는 그 변형에 대해서도 동일한 효과를 기대할 수 있다.

제 4 도는 제 3 도와 동일한 장소이므로 동일한 참조부호를 붙이기로 한다. 즉, 상기 제 4 도도 메모리셀어레이(1-1)에 대한 구체적인 구성을 나타낸 패턴평면도로서, 각 한쪽의 트랜지스터가 상기 메모리셀어레이(1-1)내에 형성되어 있고, 각각의 소자분리영역(21)에 삽입된 사선영역에는 워드선(WL)의 하층에 부유게이트가 형성되어 불휘발성 트랜지스터가 형성된다. 또, 워드선(WL)과 교차되도록 복수의 비트선(BL)이 형성되어 있고, 이들 비트선(BL)은 1개의 소자분리영역(21)에 삽입된 2개의 1조로 하는 트랜지스터의 공통드레인영역(23)에 대해 드레인콘택트(24)를 매개로 접속되어 있다. 그리고, 상기 복수의 비트선(BL)의 N개(N는 정의 정수)간격으로 상기 트랜지스터의 공통소오스영역(22)과 소오스콘택트(25)를 매개로 접속된 소오스배선(SL)이 형성되어 있고, 다른쪽의 메모리셀어레이(1-2측)에서도 도시하지 않은 상기와 동일한 패턴레이아웃으로 구성되어 복수의 비트선

의 N개 간격으로 소오스배선(SL)이 형성된다.

또, 본 발명은 2개의 메모리셀어레이를 구비한 EPROM에 실시한 경우에 대해 설명하였지만, 이는 상기 실시예에서의 2개의 메모리셀어레이(1-1,1-2) 각각을 복수의 블럭으로 분할하도록 구성해도 된다. 이 경우에는 각 블럭마다 분할된 BL측의 메모리셀어레이와

측의 메모리셀어레이를 1조로 하고, 각 메모리셀어레이의 조마다 상기 감지증폭기(4)를 설치하도록 된다.

[발명의 효과]

상기한 바와 같이 본 발명에 따르면, Y선택용 트랜지스터의 레이아웃패턴이 간소화되고, 메모리셀을 구성하는 2개의 트랜지스터의 특성이 동일하게 레이아웃을 구비한 불휘발성 반도체기억장치를 제공할 수 있게된다.

Claims (9)

1비트의 데이터를 기억하는 메모리셀이 각각 2개의 트랜지스터로 구성되고, 각 메모리셀을 구성하는 한쪽의 트랜지스터가 복수의 비트선(BL)과 워드선(WL)으로 이루어진 제 1메모리셀어레이(1-1)내에 형성되며, 각 메모리셀을 구성하는 다른쪽의 트랜지스터가 복수의 비트선

과 워드선(WL)으로 이루어진 제 2메모리셀어레이(1-2)내에 형성되도록 된 것을 특징으로 하는 불휘발성 반도체기억장치.

제 1 항에 있어서, 상기 각 메모리셀을 구성하는 2개의 트랜지스터가 불휘발성 트랜지스터로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.

1비트의 데이터를 기억하는 메모리셀이 각각 2개의 트랜지스터로 구성된 불휘발성 반도체기억장치에 있어서, 상기 각 메모리셀을 구성하는 한쪽의 트랜지스터가 형성된 제 1메모리셀어레이(1-1)와, 상기 각메모리셀을 구성하는 다른쪽의 트랜지스터가 형성된 제 2메모리셀어레이(1-2), 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)에 접속된 워드선군(WL), 상기 제 1메모리셀어레이(1-2)에 접속된 제 1비트선군(BL),상기 제 2메모리셀어레이(1-2)에 접속된 제 2반도체선군

, 상기 제 1비트선군 및 제 2비트선군

을 선택하는 비트선선택수단(2-1,2-2) 및, 이 비트선선택수단(2-1,2-2)에 의해 선택된 제 1비트선및 제 2비트선의 신호레벨을 비교하여 데이터를 검출하는 데이터감지회로(4)를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.

제 2 항에 있어서, 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)가 공통의 레이아웃패턴으로 구성되고, 동일 어드레스신호에 의해 선택되는 메모리셀의 물리번지가 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)에서 동일한 장소인 것을 특징으로 하는 불휘발성 반도체기억장치.

제 2 항에 있어서, 상기 제 1메모리셀어레이 및 제 2메모리셀어레이(1-1,1-2) 각각이 복수의 블럭으로 분할되어 있고, 각 블럭마다 분할된 제 1메모리셀어레이와 제 2메모리셀어레이(1-1,1-2)의 1조마다 상기 데이터감지회로(4)가 설치되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.

제 2 항에 있어서, 상기 제 1메모리셀어레이(1-1)내에는 상기 제 1비트선의 N개(N은 정의 정수) 간격으로 트랜지스터의 소오스배선이 배치되고, 상기 제 2메모리셀어레이(1-2)내에는 상기 제 2비트선의 N개(N은 정의 정수) 간격으로 트랜지스터의 소오스배선이 배치되며, 상기 제 1 및 제 2비트선이 M×N개(M=1,2…) 간격으로 교대로 상기 제 1 및 제 2비트선군

군을 형성하도록 된 것을 특징으로 하는 불휘발성 반도체기억장치.

제 2 항에 있어서, 상기 비트선선택수단(2-1,2-2)에 있어서 상기 제 1비트선군(BL)의 선택수단과 상기 제 2비트선군

의 선택수단을 구성하는 패턴레이아웃이 대칭으로 동등한 것을 특징으로 하는 불휘발성 반도체기억장치.

제 2 항에 있어서, 상기 각 메모리셀을 구성하는 2개의 트랜지스터가 불휘발성 트랜지스터로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.

1비트의 데이터를 기억하는 메모리셀이 각각 2개의 불휘발성 트랜지스터로 구성된 불휘발성 반도체기억장치에 있어서, 상기 각 메모리셀을 구성하는 한쪽의 트랜지스터가 형성된 제 1메모리셀어레이(1-1)와, 상기 각 메모러셀을 구성하는 다른쪽의 트랜지스터가 형성된 제 2메모리셀어레이(1-2), 상기 제 1 및 제 2메모리(1-1,1-2)에 접속된 워드선군(WL), 상기 제 1메모리셀어레이(1-1)에 접속된 제 1비트선군(BL),상기 제 2메모리셀어레이(1-2)에 접속된 제 2비트선군

, 상기 제 1비트선군 및 제 2비트선군

을 선택하는 비트선선택수단(2-1,2-2) 및, 이 비트선선택수단(2-1,2-2)에서 선택된 제 1비트선 및 제 2비트선의 신호레벨을 비교하여 데이터를 검출하는 데이터감지회로(4)를 구비하여, 상기 제 1 및 제 2메모리셀어레이(1-1,1-2)가 공통의 레이아웃패턴으로 구성되고, 상기 한쪽의 트랜지스터가 상기 제 1메모리셀어레이내(1-1)에 배열되면서 상기 다른쪽의 트랜지스터가 상기 제 2메모리셀어레이(1-2)내에서 각각 공통소오스영역을 사이에 두고 서로 다르게 배열되며, 상기 워드선군(WL)이 상기 공통소오스영역을 사이에 두고 2개씩이 동일 전위에 접속되도록 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.

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