JPH06111592A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06111592A JPH06111592A JP34215591A JP34215591A JPH06111592A JP H06111592 A JPH06111592 A JP H06111592A JP 34215591 A JP34215591 A JP 34215591A JP 34215591 A JP34215591 A JP 34215591A JP H06111592 A JPH06111592 A JP H06111592A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- memory
- line
- cells
- interference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000002955 isolation Methods 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 230000010354 integration Effects 0.000 abstract description 8
- 238000000926 separation method Methods 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 101
- 238000009792 diffusion process Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000001744 T-lymphocyte Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 Ｘ型セル，フラット型セル構造の半導体記憶
装置において、メモリセル間の干渉を排除し高速化を達
成する。 【構成】 横方向のメモリセルのつながりを分離領域に
おいて区切ったアレイ構造を実現する。そしてその分離
を、メモリセルトランジスタＭｉｊにコア注入を行なっ
て分離用トランジスタＳｉｊに変化させることにより行
なう。 【効果】 メモリセルの横方向のつながりが分離領域で
分断されるため、セル間の干渉を排除でき、集積度を殆
んど劣化せずに高速アクセスが可能となる。
装置において、メモリセル間の干渉を排除し高速化を達
成する。 【構成】 横方向のメモリセルのつながりを分離領域に
おいて区切ったアレイ構造を実現する。そしてその分離
を、メモリセルトランジスタＭｉｊにコア注入を行なっ
て分離用トランジスタＳｉｊに変化させることにより行
なう。 【効果】 メモリセルの横方向のつながりが分離領域で
分断されるため、セル間の干渉を排除でき、集積度を殆
んど劣化せずに高速アクセスが可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にマスクＲＯＭ，ＥＰＲＯＭ，Ｅ2 ＰＲＯＭ等の
不揮発性メモリの高速化を達成できる、メモリセルアレ
イのアーキテクチャの改良に関するものである。
し、特にマスクＲＯＭ，ＥＰＲＯＭ，Ｅ2 ＰＲＯＭ等の
不揮発性メモリの高速化を達成できる、メモリセルアレ
イのアーキテクチャの改良に関するものである。
【０００２】
【従来の技術】図２はフラットセル型マスクＲＯＭのア
レイ構造の一例である。図２において、Ｍｉｊは情報が
固定記憶されたメモリセル、ＱＲ０〜ＱＲ９は右バンク
選択トランジスタ、ＱＬ０〜ＱＬ９は左バンク選択トラ
ンジスタ、ＬＷＬ0 〜ＬＷＬMは横方向に並んだメモリ
セルのゲートに接続されたワード線、ＢＳＬi ，ＢＳＲ
i ，ＢＳＲi+1 はバンクセレクト線である。
レイ構造の一例である。図２において、Ｍｉｊは情報が
固定記憶されたメモリセル、ＱＲ０〜ＱＲ９は右バンク
選択トランジスタ、ＱＬ０〜ＱＬ９は左バンク選択トラ
ンジスタ、ＬＷＬ0 〜ＬＷＬMは横方向に並んだメモリ
セルのゲートに接続されたワード線、ＢＳＬi ，ＢＳＲ
i ，ＢＳＲi+1 はバンクセレクト線である。
【０００３】フラットセル型の特徴はメモリセル（Ｍｉ
ｊ）が埋込拡散層（ソース，ドレイン）とポリシリコン
（ゲート）の規則的な格子パターンにより形成され、図
３に示すような、従来のＴセル構造のようにビットライ
ンのコンタクトを必要としないため、高密度セルとなり
高集積度メモリが実現できることにある。このような、
フラットセル型ＲＯＭに関しては例えば特公昭５９−４
４７８７号公報にその記載がある。
ｊ）が埋込拡散層（ソース，ドレイン）とポリシリコン
（ゲート）の規則的な格子パターンにより形成され、図
３に示すような、従来のＴセル構造のようにビットライ
ンのコンタクトを必要としないため、高密度セルとなり
高集積度メモリが実現できることにある。このような、
フラットセル型ＲＯＭに関しては例えば特公昭５９−４
４７８７号公報にその記載がある。
【０００４】これに対し、フラットセル構造のデメリッ
トの１つはビットラインが拡散層となるため、寄生容
量，抵抗が大となるところである。この点に関してはメ
モリアレイを小ブロックに分割することにより防ぐこと
ができ、これは“16Mb ROM Design Using Bank Select
Architecture”Symposium on VLSI Circuits, Tokyo,Ja
pan,Aug.22−24, 1988 Digest of Technical Papers, p
p.85−86にその改善方が記載されている。
トの１つはビットラインが拡散層となるため、寄生容
量，抵抗が大となるところである。この点に関してはメ
モリアレイを小ブロックに分割することにより防ぐこと
ができ、これは“16Mb ROM Design Using Bank Select
Architecture”Symposium on VLSI Circuits, Tokyo,Ja
pan,Aug.22−24, 1988 Digest of Technical Papers, p
p.85−86にその改善方が記載されている。
【０００５】また、フラットセル構造のもう１つのデメ
リットは、目的とするメモリセルを選択する際、他のメ
モリセルとの干渉を生じることである。即ち、図３に示
すＴ型セルではワードラインとビットラインをそれぞれ
１つ選択することによりメモリセル・トランジスタを１
つ選択でき、その際、他のメモリセルの干渉を受けない
のに対し、フラット型セル構造においては、他のメモリ
セルとの干渉を生ずる。その理由は、図２に示すフラッ
ト型セルではワードラインとビットライン、それと仮想
グランドを選択することで目的とするメモリセルを選択
するのであるが、その際、メモリセル・トランジスタが
横方向に接続されているため、干渉が生じるためであ
る。
リットは、目的とするメモリセルを選択する際、他のメ
モリセルとの干渉を生じることである。即ち、図３に示
すＴ型セルではワードラインとビットラインをそれぞれ
１つ選択することによりメモリセル・トランジスタを１
つ選択でき、その際、他のメモリセルの干渉を受けない
のに対し、フラット型セル構造においては、他のメモリ
セルとの干渉を生ずる。その理由は、図２に示すフラッ
ト型セルではワードラインとビットライン、それと仮想
グランドを選択することで目的とするメモリセルを選択
するのであるが、その際、メモリセル・トランジスタが
横方向に接続されているため、干渉が生じるためであ
る。
【０００６】このフラット型セル構造におけるセル間干
渉として次の２種類がある。
渉として次の２種類がある。
【０００７】(1) ターゲットセル（選択するメモリセ
ル）がＯＦＦ状態のときにリークパスを通って電流が流
れる（“Ileak ”）場合 図２の例でメモリセルＭ００がターゲットセルでＯＦＦ
状態、即ちコア注入された状態とする。このメモリセル
Ｍ００を選択するためにはワードラインＬＷＬ0 ，ｉバ
ンクのバンクセレクト線ＢＳＬi を選択（Ｈ）し、かつ
ｉバンクのバンクセレクト線ＢＳＲi ，ｉバンク以外の
バンクセレクト線ＢＳＬj 、ワードラインＬＷＬ1 〜Ｌ
ＷＬM を非選択（Ｌ）とする。
ル）がＯＦＦ状態のときにリークパスを通って電流が流
れる（“Ileak ”）場合 図２の例でメモリセルＭ００がターゲットセルでＯＦＦ
状態、即ちコア注入された状態とする。このメモリセル
Ｍ００を選択するためにはワードラインＬＷＬ0 ，ｉバ
ンクのバンクセレクト線ＢＳＬi を選択（Ｈ）し、かつ
ｉバンクのバンクセレクト線ＢＳＲi ，ｉバンク以外の
バンクセレクト線ＢＳＬj 、ワードラインＬＷＬ1 〜Ｌ
ＷＬM を非選択（Ｌ）とする。
【０００８】また、ビットラインはＢＬ１がセンスアン
プに接続され、ビットラインＢＬ０，ＢＬ４が仮想グラ
ント線となって接地される。ビットラインＢＬ３はＢＬ
１とは別のセンスアンプに接続される。ビットラインＢ
Ｌ２はビットラインＢＬ１とＢＬ３の干渉を軽減するた
め中間電位に接続される。
プに接続され、ビットラインＢＬ０，ＢＬ４が仮想グラ
ント線となって接地される。ビットラインＢＬ３はＢＬ
１とは別のセンスアンプに接続される。ビットラインＢ
Ｌ２はビットラインＢＬ１とＢＬ３の干渉を軽減するた
め中間電位に接続される。
【０００９】ターゲットセルＭ００はコア注入によりＯ
ＦＦ状態であるので、理想的にはビットラインＢＬ１に
電流が流れないのがよい。このときメモリセルＭ０１〜
Ｍ０６がＯＮ状態、即ち、コア注入されていない状態で
あれば、ビットラインＢＬ１から左バンク選択トランジ
スタＱＬ２，メモリセルＭ０２，Ｍ０３，Ｍ０４，Ｍ０
５，Ｍ０６，左バンク選択トランジスタＱＬ７を通って
隣の仮想グランド線に電流が流れる（Ileak)。
ＦＦ状態であるので、理想的にはビットラインＢＬ１に
電流が流れないのがよい。このときメモリセルＭ０１〜
Ｍ０６がＯＮ状態、即ち、コア注入されていない状態で
あれば、ビットラインＢＬ１から左バンク選択トランジ
スタＱＬ２，メモリセルＭ０２，Ｍ０３，Ｍ０４，Ｍ０
５，Ｍ０６，左バンク選択トランジスタＱＬ７を通って
隣の仮想グランド線に電流が流れる（Ileak)。
【００１０】(2) ターゲットセルがＯＮ状態のとき他の
ビットラインからの電流が仮想グラント線に流れ込み、
本来のセンス電流を減らす場合（Imin) ターゲットセルをＭ１３とし、これがＯＮ状態とすると
ともに、ワードラインＬＷＬ1 を選択（Ｈ）し、ＬＷＬ
0 を非選択（Ｌ）、ＬＷＬ2 〜ＬＷＬM を非選択（Ｌ）
とし、ｉバンクのバンクセレクト線ＢＳＬi を非選択
（Ｌ）とし、バンクセレクト線ＢＳＲi を選択（Ｈ）
し、ｉバンク以外のバンクセレクト線ＢＳＬj ，ＢＳＲ
j を非選択（Ｌ）とする。かつ、ビットラインＢＬ２を
ＧＮＤ（接地）に接続するとともに、ビットラインＢＬ
１，ＢＬ３をセンスアンプに接続し、ビットラインＢＬ
０，ＢＬ４を中間電位に接続する。
ビットラインからの電流が仮想グラント線に流れ込み、
本来のセンス電流を減らす場合（Imin) ターゲットセルをＭ１３とし、これがＯＮ状態とすると
ともに、ワードラインＬＷＬ1 を選択（Ｈ）し、ＬＷＬ
0 を非選択（Ｌ）、ＬＷＬ2 〜ＬＷＬM を非選択（Ｌ）
とし、ｉバンクのバンクセレクト線ＢＳＬi を非選択
（Ｌ）とし、バンクセレクト線ＢＳＲi を選択（Ｈ）
し、ｉバンク以外のバンクセレクト線ＢＳＬj ，ＢＳＲ
j を非選択（Ｌ）とする。かつ、ビットラインＢＬ２を
ＧＮＤ（接地）に接続するとともに、ビットラインＢＬ
１，ＢＬ３をセンスアンプに接続し、ビットラインＢＬ
０，ＢＬ４を中間電位に接続する。
【００１１】この場合ビットラインＢＬ２の仮想グラン
ト線をビットラインＢＬ１とＢＬ３が共用していると同
時に、ビットラインＢＬ０，ＢＬ４の中間電位からも電
流が流れ込み、ビットラインＢＬ１を流れるセンス電流
が減る（Imin) 。
ト線をビットラインＢＬ１とＢＬ３が共用していると同
時に、ビットラインＢＬ０，ＢＬ４の中間電位からも電
流が流れ込み、ビットラインＢＬ１を流れるセンス電流
が減る（Imin) 。
【００１２】センスアンプはメモリセルがＯＮ状態であ
るか、ＯＦＦ状態であるかをビットラインに流れる電流
で検出する。つまりＩONとＩOFF の差が大である方が高
速に検出できるわけである。セル間の干渉によりＯＦＦ
時の電流ＩOFF が増加し（Ileak)、ＯＮ時の電流ＩONが
減少する（Ｉmin ) ため、センスアンプの動作を遅くす
る方向に働く。
るか、ＯＦＦ状態であるかをビットラインに流れる電流
で検出する。つまりＩONとＩOFF の差が大である方が高
速に検出できるわけである。セル間の干渉によりＯＦＦ
時の電流ＩOFF が増加し（Ileak)、ＯＮ時の電流ＩONが
減少する（Ｉmin ) ため、センスアンプの動作を遅くす
る方向に働く。
【００１３】
【発明が解決しようとする課題】従来のフラット型の半
導体記憶装置は以上のように構成されており、Ｔ型のメ
モリセルに比べ高い集積度が得られる反面、上述のよう
にメモリセル・トランジスタが横方向に接続されている
ため他のメモリセルとの干渉が生じ、これが装置の高速
化を妨げる原因となっていた。
導体記憶装置は以上のように構成されており、Ｔ型のメ
モリセルに比べ高い集積度が得られる反面、上述のよう
にメモリセル・トランジスタが横方向に接続されている
ため他のメモリセルとの干渉が生じ、これが装置の高速
化を妨げる原因となっていた。
【００１４】この発明は、上記のような従来のものの問
題点を解消するためになされたものであり、Ｘ型セルや
フラット型セル構造等、横方向にメモリ素子がつながっ
た構造を有する半導体記憶装置において、集積度を殆ん
ど損なうことなく、セル間の干渉による電流の減少を防
止でき、装置の高速化を達成できる半導体記憶装置を得
ることを目的とする。
題点を解消するためになされたものであり、Ｘ型セルや
フラット型セル構造等、横方向にメモリ素子がつながっ
た構造を有する半導体記憶装置において、集積度を殆ん
ど損なうことなく、セル間の干渉による電流の減少を防
止でき、装置の高速化を達成できる半導体記憶装置を得
ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、Ｘセルやフラットセル等、横方向にメモリ素
子がつながった構造を有する装置において、メモリ領域
を複数のブロックに分割するとともに、ブロック同士を
分離する分離領域を所定間隔で設けるようにしたもので
ある。
憶装置は、Ｘセルやフラットセル等、横方向にメモリ素
子がつながった構造を有する装置において、メモリ領域
を複数のブロックに分割するとともに、ブロック同士を
分離する分離領域を所定間隔で設けるようにしたもので
ある。
【００１６】また、この発明に係る半導体記憶装置は、
メモリセルにコア注入を行うことによりブロック同士を
分離するようにしたものである。
メモリセルにコア注入を行うことによりブロック同士を
分離するようにしたものである。
【００１７】
【作用】この発明においては、横方向にメモリ素子がつ
ながった構造を有する半導体記憶装置を複数のブロック
に分割し、ブロック同士を分離する分離領域を所定間隔
で設けるようにしたので、目的とするメモリセルをアク
セスする際に、セル間の干渉による電流の減少を防止で
き、セルを高速化できる。
ながった構造を有する半導体記憶装置を複数のブロック
に分割し、ブロック同士を分離する分離領域を所定間隔
で設けるようにしたので、目的とするメモリセルをアク
セスする際に、セル間の干渉による電流の減少を防止で
き、セルを高速化できる。
【００１８】また、この発明においては、そのブロック
同士の分離をコア注入により行なうようにしたので、Ｌ
ＯＣＯＳで分離を行なう場合に比し集積度の劣化を殆ん
ど招くことはない。
同士の分離をコア注入により行なうようにしたので、Ｌ
ＯＣＯＳで分離を行なう場合に比し集積度の劣化を殆ん
ど招くことはない。
【００１９】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体記憶装置
を示す。図１において、ＱＢ01，ＱＢ11，…，ＱＢ33は
ブロック選択のトランジスタであり、ブロック選択のデ
コード信号によりローカルビットラインをメタルビット
ラインＢＬ１，ＢＬ２，…に接続する。ＱＲ11，Ｑ
Ｒ12，…は右バンク選択用トランジスタ、ＱＬ11，ＱＬ
12，…は左バンク選択用トランジスタで、これらはメモ
リセルと同じくフラットセル・トランジスタとなってい
る。また、Ｍijはメモリトランジスタ（フラットセル・
トランジスタ）、Ｓijが分離用トランジスタ（フラット
セル・トランジスタ）、１００〜１１２は拡散のビット
線である。なお、図中の×印はコア注入を行なったトラ
ンジスタを示し、これによりそのトランジスタは高ＶTH
状態となる。
する。図１はこの発明の一実施例による半導体記憶装置
を示す。図１において、ＱＢ01，ＱＢ11，…，ＱＢ33は
ブロック選択のトランジスタであり、ブロック選択のデ
コード信号によりローカルビットラインをメタルビット
ラインＢＬ１，ＢＬ２，…に接続する。ＱＲ11，Ｑ
Ｒ12，…は右バンク選択用トランジスタ、ＱＬ11，ＱＬ
12，…は左バンク選択用トランジスタで、これらはメモ
リセルと同じくフラットセル・トランジスタとなってい
る。また、Ｍijはメモリトランジスタ（フラットセル・
トランジスタ）、Ｓijが分離用トランジスタ（フラット
セル・トランジスタ）、１００〜１１２は拡散のビット
線である。なお、図中の×印はコア注入を行なったトラ
ンジスタを示し、これによりそのトランジスタは高ＶTH
状態となる。
【００２０】一般に、フラット型セル構造のメモリは高
密度セルが特徴であり、大容量メモリが実現できる。さ
らにＮＡＮＤ型セル構造と違い、本質的にＮＯＲ型であ
るためメモリセル電流が多くとれ高速化に向いている。
しかし、コンベンショナルなＴ型セル（ＮＯＲ型）に比
べ、
密度セルが特徴であり、大容量メモリが実現できる。さ
らにＮＡＮＤ型セル構造と違い、本質的にＮＯＲ型であ
るためメモリセル電流が多くとれ高速化に向いている。
しかし、コンベンショナルなＴ型セル（ＮＯＲ型）に比
べ、
【００２１】(1) ビットラインが拡散であることによる
寄生容量，抵抗の増大、(2) セル間干渉によるＯＮ／Ｏ
ＦＦ電流差の減少、
寄生容量，抵抗の増大、(2) セル間干渉によるＯＮ／Ｏ
ＦＦ電流差の減少、
【００２２】という欠点（どちらも高速動作を妨げる）
を持っている。
を持っている。
【００２３】これに対し、(1) の欠点は小ブロック分割
による階層化により防ぐことができ、(2) の欠点を防ぐ
のが本発明の目的である。
による階層化により防ぐことができ、(2) の欠点を防ぐ
のが本発明の目的である。
【００２４】このような、セル間干渉による電流差の減
少を防ぐため、本実施例では、メモリセル５列を１単位
とする小ブロックを構成とし、その内の端の１列のメモ
リセルに対してコア注入を行って、高ＶTH状態とするこ
とで横方向のセル間干渉を防止する。つまり記憶素子と
して働くメモリセル４列とブロック間分離用セル１列に
て小ブロックを構成する。
少を防ぐため、本実施例では、メモリセル５列を１単位
とする小ブロックを構成とし、その内の端の１列のメモ
リセルに対してコア注入を行って、高ＶTH状態とするこ
とで横方向のセル間干渉を防止する。つまり記憶素子と
して働くメモリセル４列とブロック間分離用セル１列に
て小ブロックを構成する。
【００２５】次に、この実施例を図１を用いて説明す
る。本実施例では、フラットセル構造において拡散のビ
ット線（１００〜１１２）のピッチはメタルの最小ピッ
チよりも小さいため、拡散のローカルビット線２本に対
し、メタルビット線１本を基本とする構成をとる。さら
に本発明の特徴である分離用セル１つを加え、拡散のロ
ーカルビット線５本に対してメタルビット線２本の構成
をとる。
る。本実施例では、フラットセル構造において拡散のビ
ット線（１００〜１１２）のピッチはメタルの最小ピッ
チよりも小さいため、拡散のローカルビット線２本に対
し、メタルビット線１本を基本とする構成をとる。さら
に本発明の特徴である分離用セル１つを加え、拡散のロ
ーカルビット線５本に対してメタルビット線２本の構成
をとる。
【００２６】ターゲットセルをＭ01とする場合、バンク
セレクト線ＢＳ１を選択（Ｈ），バンクセレクト線ＢＳ
ｉ（ｉ≠１）を非選択（Ｌ），右バンク選択ラインＳＲ
１を非選択（Ｈ），左バンク選択ラインＳＬ１を選択
（Ｈ），ワードラインＬＷＬ０を選択（Ｈ），ＬＷＬｉ
（ｉ≠１）を非選択（Ｌ）とする。
セレクト線ＢＳ１を選択（Ｈ），バンクセレクト線ＢＳ
ｉ（ｉ≠１）を非選択（Ｌ），右バンク選択ラインＳＲ
１を非選択（Ｈ），左バンク選択ラインＳＬ１を選択
（Ｈ），ワードラインＬＷＬ０を選択（Ｈ），ＬＷＬｉ
（ｉ≠１）を非選択（Ｌ）とする。
【００２７】このときセンス電流はビットラインＢＬ１
→ブロック選択トランジスタＱＢ11→メモリトランジス
タＭ01→左バンク選択用トランジスタＱＬ12→ＧＮＤ１
の経路を流れ、メモリトランジスタＭ01はそのＶTHの状
態（コア注入をしているか否か）によって、ＯＮ／ＯＦ
Ｆが決まる。
→ブロック選択トランジスタＱＢ11→メモリトランジス
タＭ01→左バンク選択用トランジスタＱＬ12→ＧＮＤ１
の経路を流れ、メモリトランジスタＭ01はそのＶTHの状
態（コア注入をしているか否か）によって、ＯＮ／ＯＦ
Ｆが決まる。
【００２８】(1) Ｍ01がＯＦＦ状態のとき 選択されたワードラインＬＷＬ０に接続され、ターゲッ
トセルＭ01とドレインを共用するトランジスタ、Ｓ02は
分離用セルとしてコア注入されているためＯＦＦ状態
（高ＶTH状態）でありリークパスがなくなる（Ileak は
０となる）。
トセルＭ01とドレインを共用するトランジスタ、Ｓ02は
分離用セルとしてコア注入されているためＯＦＦ状態
（高ＶTH状態）でありリークパスがなくなる（Ileak は
０となる）。
【００２９】(2) Ｍ01がＯＮのとき この場合セル間干渉があると、ビットライン（ＢＬ１）
に流れるセンス電流の減少となるが、本発明のアレイ構
成においてはこれが全くない。つまりビットラインＢＬ
１に流れるセンス電流はターゲットセルＭ01のＯＮ抵抗
及び拡散ビットラインの抵抗によって決まる。分離用セ
ルＳ0i，Ｓ1iによりメモリセルＭ01〜ＭM4までのブロッ
クは他のブロックから独立であり、ビットラインＢＬ２
の電流は隣のブロックに流れる（ビットラインＢＬ２→
ブロック選択トランジスタＱＢ12→メモリトランジスタ
Ｍ06→左バンク選択用トランジスタＱＬ17→ＧＮＤ
２）。
に流れるセンス電流の減少となるが、本発明のアレイ構
成においてはこれが全くない。つまりビットラインＢＬ
１に流れるセンス電流はターゲットセルＭ01のＯＮ抵抗
及び拡散ビットラインの抵抗によって決まる。分離用セ
ルＳ0i，Ｓ1iによりメモリセルＭ01〜ＭM4までのブロッ
クは他のブロックから独立であり、ビットラインＢＬ２
の電流は隣のブロックに流れる（ビットラインＢＬ２→
ブロック選択トランジスタＱＢ12→メモリトランジスタ
Ｍ06→左バンク選択用トランジスタＱＬ17→ＧＮＤ
２）。
【００３０】つまりビットラインＢＬ１の左側からメモ
リトランジスタＭ01に流れこむ干渉電流は分離用トラン
ジスタＳ02で阻止され、ＧＮＤ線（ＧＮＤ１）にはビッ
トラインＢＬ１以外からの電流の流れこみがない。
リトランジスタＭ01に流れこむ干渉電流は分離用トラン
ジスタＳ02で阻止され、ＧＮＤ線（ＧＮＤ１）にはビッ
トラインＢＬ１以外からの電流の流れこみがない。
【００３１】つまり本アレイ構造により、フラットセル
構造メモリにおける欠点であるセル間干渉を排除でき
る。さらに本アレイ構造ではメタルのビットライン，グ
ランドラインが位置固定となるので次の２つの利点があ
る。
構造メモリにおける欠点であるセル間干渉を排除でき
る。さらに本アレイ構造ではメタルのビットライン，グ
ランドラインが位置固定となるので次の２つの利点があ
る。
【００３２】(1) グランド線をスイッチングする必要が
ないため、メタルのグランド線を直接接地できる。従来
例ではグランドラインは仮想グランドであり、スイッチ
ング・トランジスタを介して接地されていた。これに対
し、本実施例では、スイッチング・トランジスタの抵抗
分がなくなるためグランド線のインピーダンスが下が
り、ＩONが大きくとれる。
ないため、メタルのグランド線を直接接地できる。従来
例ではグランドラインは仮想グランドであり、スイッチ
ング・トランジスタを介して接地されていた。これに対
し、本実施例では、スイッチング・トランジスタの抵抗
分がなくなるためグランド線のインピーダンスが下が
り、ＩONが大きくとれる。
【００３３】(2) グランド線は常時接地であるため、従
来例で必要であったバイアス電流が不要になる。従っ
て、Ｉ0Nが大きくとれる。
来例で必要であったバイアス電流が不要になる。従っ
て、Ｉ0Nが大きくとれる。
【００３４】つまりこの２つの利点はともに装置の高速
化に寄与する。このアレイ構成においては５セル分のス
ペースで実際に記憶に用いるセルは４セルである。つま
り同じデザインルールのフラットセル構造のメモリと比
較した場合、アレイの面積が１．２５倍となる欠点があ
る。しかし同じデザインルールで比較して、ＮＯＲ型の
他のセル構造（Ｔ型セル，Ｘ型セル）よりもセル面積は
小である。
化に寄与する。このアレイ構成においては５セル分のス
ペースで実際に記憶に用いるセルは４セルである。つま
り同じデザインルールのフラットセル構造のメモリと比
較した場合、アレイの面積が１．２５倍となる欠点があ
る。しかし同じデザインルールで比較して、ＮＯＲ型の
他のセル構造（Ｔ型セル，Ｘ型セル）よりもセル面積は
小である。
【００３５】このように、上記実施例によれば、フラッ
トセル構造のメモリアレイにおいて、メモリトランジス
タにコア注入を行ったものをブロック間の分離として１
列追加することにより、セル間の干渉電流を排除すると
同時に接地線を固定（常時接地）にでき、集積度をあま
り劣化させることなくオン電流（Ｉ0N）を増大でき、高
速のメモリが得られる効果がある。
トセル構造のメモリアレイにおいて、メモリトランジス
タにコア注入を行ったものをブロック間の分離として１
列追加することにより、セル間の干渉電流を排除すると
同時に接地線を固定（常時接地）にでき、集積度をあま
り劣化させることなくオン電流（Ｉ0N）を増大でき、高
速のメモリが得られる効果がある。
【００３６】なお、分離用のメモリセルを用いず、例え
ばＬＯＣＯＳ分離を用いることも可能であるが、ＬＯＣ
ＯＳ分離を用いると厚い酸化膜とフラットセル領域の境
界条件により、大きな領域を必要とし、高集積という点
からみて得策ではない。
ばＬＯＣＯＳ分離を用いることも可能であるが、ＬＯＣ
ＯＳ分離を用いると厚い酸化膜とフラットセル領域の境
界条件により、大きな領域を必要とし、高集積という点
からみて得策ではない。
【００３７】また、上記実施例ではフラットセル構造を
例にとって説明したが、Ｘ型セルについても同様に適用
でき、上記実施例と同様の効果を奏する。なお、Ｘ型セ
ルの場合、セルサイズがフラットセル程に稠密でないた
め、ＬＯＣＯＳ分離を用いることも可能である。
例にとって説明したが、Ｘ型セルについても同様に適用
でき、上記実施例と同様の効果を奏する。なお、Ｘ型セ
ルの場合、セルサイズがフラットセル程に稠密でないた
め、ＬＯＣＯＳ分離を用いることも可能である。
【００３８】さらに、フラットセル構造やＸセル構造に
限らず、横方向にメモリ素子がつながることにより、メ
モリセル間に干渉が生じる素子であれば、適用できるこ
とは言うまでもない。
限らず、横方向にメモリ素子がつながることにより、メ
モリセル間に干渉が生じる素子であれば、適用できるこ
とは言うまでもない。
【００３９】また、上記実施例では、メモリトランジス
タ５列につき１列の割合で、コア注入を行なうようにし
たが、この割合は集積度とメモリセル間の干渉の度合い
とのかねあいで適宜設定できることは言うまでもない。
タ５列につき１列の割合で、コア注入を行なうようにし
たが、この割合は集積度とメモリセル間の干渉の度合い
とのかねあいで適宜設定できることは言うまでもない。
【００４０】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、Ｘセルやフラットセル等、横方向にメ
モリ素子がつながった構造を有する装置において、メモ
リ領域を複数のブロックに分割するとともに、ブロック
同士を分離する分離領域を所定間隔で設けるようにした
ので、目的とするメモリセルをアクセスする際に、セル
間の干渉による電流の減少を防止でき、セルを高速化で
きる効果がある。
憶装置によれば、Ｘセルやフラットセル等、横方向にメ
モリ素子がつながった構造を有する装置において、メモ
リ領域を複数のブロックに分割するとともに、ブロック
同士を分離する分離領域を所定間隔で設けるようにした
ので、目的とするメモリセルをアクセスする際に、セル
間の干渉による電流の減少を防止でき、セルを高速化で
きる効果がある。
【００４１】また、この発明に係る半導体記憶装置は、
メモリセルにコア注入を行うことによりブロック同士を
分離するようにしたので、集積度の劣化を殆んど招くこ
となくメモリの高速化を達成できる効果がある。
メモリセルにコア注入を行うことによりブロック同士を
分離するようにしたので、集積度の劣化を殆んど招くこ
となくメモリの高速化を達成できる効果がある。
【図１】この発明の一実施例の回路図である。
【図２】フラット型セル構造の従来例を示す回路図であ
る。
る。
【図３】Ｔ型セル構造の従来例を示す回路図である。
ＱＢ01，ＱＢ11，…，ＱＢ33 ブロック選択用トランジ
スタ ＢＬ１，ＢＬ２，… メタルビットライン ＱＲ11，ＱＲ12，… 右バンク選択用トランジスタ ＱＬ11，ＱＬ12，… 左バンク選択用トランジスタ ＳＲ１ 右バンク選択ライン ＳＬ１ 左バンク選択ライン Ｍij メモリトランジスタ Ｓij 分離用トランジスタ １００〜１１２ 拡散のビット線
スタ ＢＬ１，ＢＬ２，… メタルビットライン ＱＲ11，ＱＲ12，… 右バンク選択用トランジスタ ＱＬ11，ＱＬ12，… 左バンク選択用トランジスタ ＳＲ１ 右バンク選択ライン ＳＬ１ 左バンク選択ライン Ｍij メモリトランジスタ Ｓij 分離用トランジスタ １００〜１１２ 拡散のビット線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】これに対し、フラットセル構造のデメリッ
トの１つはビットラインが拡散層となるため、寄生容
量，抵抗が大となるところである。この点に関してはメ
モリアレイを小ブロックに分割することにより防ぐこと
ができ、これは“16Mb ROM Design Using Bank Select
Architecture”Symposium on VLSI Circuits, Tokyo,Ja
pan,Aug.22−24, 1988 Digest of Technical Papers, p
p.85−86にその改善方法が記載されている。
トの１つはビットラインが拡散層となるため、寄生容
量，抵抗が大となるところである。この点に関してはメ
モリアレイを小ブロックに分割することにより防ぐこと
ができ、これは“16Mb ROM Design Using Bank Select
Architecture”Symposium on VLSI Circuits, Tokyo,Ja
pan,Aug.22−24, 1988 Digest of Technical Papers, p
p.85−86にその改善方法が記載されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】(1) ターゲットセル（選択するメモリセ
ル）がＯＦＦ状態のときにリークパスを通って電流が流
れる（“Ileak ”）場合 図２の例でメモリセルＭ００がターゲットセルでＯＦＦ
状態、即ちコア注入された状態とする。このメモリセル
Ｍ００を選択するためにはワードラインＬＷＬ0 ，ｉバ
ンクのバンクセレクト線ＢＳＬi を選択（Ｈ）し、かつ
全てのバンクセレクト線ＢＳＲj 、ｉバンク以外のバン
クセレクト線ＢＳＬj 、ワードラインＬＷＬ1 〜ＬＷＬ
M を非選択（Ｌ）とする。
ル）がＯＦＦ状態のときにリークパスを通って電流が流
れる（“Ileak ”）場合 図２の例でメモリセルＭ００がターゲットセルでＯＦＦ
状態、即ちコア注入された状態とする。このメモリセル
Ｍ００を選択するためにはワードラインＬＷＬ0 ，ｉバ
ンクのバンクセレクト線ＢＳＬi を選択（Ｈ）し、かつ
全てのバンクセレクト線ＢＳＲj 、ｉバンク以外のバン
クセレクト線ＢＳＬj 、ワードラインＬＷＬ1 〜ＬＷＬ
M を非選択（Ｌ）とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】ターゲットセルをＭ01とする場合、バンク
セレクト線ＢＳ１を選択（Ｈ），バンクセレクト線ＢＳ
ｉ（ｉ≠１）を非選択（Ｌ），右バンク選択ラインＳＲ
１を非選択（Ｌ），左バンク選択ラインＳＬ１を選択
（Ｈ），ワードラインＬＷＬ０を選択（Ｈ），ＬＷＬｉ
（ｉ≠１）を非選択（Ｌ）とする。
セレクト線ＢＳ１を選択（Ｈ），バンクセレクト線ＢＳ
ｉ（ｉ≠１）を非選択（Ｌ），右バンク選択ラインＳＲ
１を非選択（Ｌ），左バンク選択ラインＳＬ１を選択
（Ｈ），ワードラインＬＷＬ０を選択（Ｈ），ＬＷＬｉ
（ｉ≠１）を非選択（Ｌ）とする。
Claims (2)
- 【請求項１】 横方向にメモリ素子がつながった構造を
有する半導体記憶装置において、 メモリ領域を複数のブロックに分割し、 かつブロック同士を分離する分離領域を所定間隔で設け
てなることを特徴とする半導体記憶装置。 - 【請求項２】 上記ブロック同士の分離は、メモリセル
にコア注入を行うことによりなされることを特徴とする
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34215591A JP3103637B2 (ja) | 1991-11-28 | 1991-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34215591A JP3103637B2 (ja) | 1991-11-28 | 1991-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111592A true JPH06111592A (ja) | 1994-04-22 |
| JP3103637B2 JP3103637B2 (ja) | 2000-10-30 |
Family
ID=18351551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34215591A Expired - Lifetime JP3103637B2 (ja) | 1991-11-28 | 1991-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103637B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109442A1 (ja) * | 2004-05-11 | 2005-11-17 | Spansion Llc | 半導体装置およびプログラム方法 |
-
1991
- 1991-11-28 JP JP34215591A patent/JP3103637B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109442A1 (ja) * | 2004-05-11 | 2005-11-17 | Spansion Llc | 半導体装置およびプログラム方法 |
| US7206241B2 (en) | 2004-05-11 | 2007-04-17 | Spansion Llc | Semiconductor device and programming method |
| GB2432698A (en) * | 2004-05-11 | 2007-05-30 | Spansion Llc | Semiconductor device and program method |
| GB2432698B (en) * | 2004-05-11 | 2007-11-28 | Spansion Llc | Semiconductor device and programming method |
| JPWO2005109442A1 (ja) * | 2004-05-11 | 2008-03-21 | スパンション エルエルシー | 半導体装置およびプログラム方法 |
| JP4613353B2 (ja) * | 2004-05-11 | 2011-01-19 | スパンション エルエルシー | 半導体装置およびプログラム方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3103637B2 (ja) | 2000-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6760267B2 (en) | Segmented non-volatile memory array with multiple sources having improved source line decode circuitry | |
| KR100206709B1 (ko) | 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법 | |
| US5875128A (en) | Semiconductor memory | |
| US5449633A (en) | Method for fabricating an ultra-high-density alternate metal virtual ground ROM | |
| US6570810B2 (en) | Contactless flash memory with buried diffusion bit/virtual ground lines | |
| US4694428A (en) | Semiconductor memory | |
| US5627779A (en) | Non-volatile semiconductor memory having an array of non-volatile memory cells and method for driving the same | |
| JPH04115565A (ja) | 半導体記憶装置 | |
| JPH0758299A (ja) | 高速ｅｐｒｏｍアレイ | |
| JPH05198775A (ja) | 半導体読み出し専用メモリ | |
| JP2001028427A (ja) | 不揮発性半導体記憶装置 | |
| EP0880144B1 (en) | Read only memory | |
| KR940027178A (ko) | 반도체 기억장치 및 그 제조방법 | |
| US6674669B2 (en) | Nonvolatile memory structures and access methods | |
| US5793087A (en) | Segmented non-volatile memory array having multiple sources | |
| KR950011966B1 (ko) | 판독전용메모리 | |
| US5349563A (en) | Mask ROM | |
| JP3103637B2 (ja) | 半導体記憶装置 | |
| US5561624A (en) | Read-only-memory array with coding after metallization | |
| JPH10261779A (ja) | 半導体メモリ装置を実現するためのメモリブロック及びその製造方法 | |
| JP3582773B2 (ja) | 半導体記憶装置 | |
| US8013378B2 (en) | Memory device having additional selection transistors and main bit lines | |
| JP2975532B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3862409B2 (ja) | 半導体メモリ装置 | |
| JPH04305973A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070825 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 12 |