WO2005004165B1 - 半導体記憶装置、および半導体記憶装置の読み出し方法 - Google Patents

半導体記憶装置、および半導体記憶装置の読み出し方法

Info

Publication number
WO2005004165B1
WO2005004165B1 PCT/JP2004/009885 JP2004009885W WO2005004165B1 WO 2005004165 B1 WO2005004165 B1 WO 2005004165B1 JP 2004009885 W JP2004009885 W JP 2004009885W WO 2005004165 B1 WO2005004165 B1 WO 2005004165B1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
data holding
holding circuit
data
line
Prior art date
Application number
PCT/JP2004/009885
Other languages
English (en)
French (fr)
Other versions
WO2005004165A1 (ja
Inventor
Shunsaku Tokito
Original Assignee
Sony Corp
Shunsaku Tokito
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, Shunsaku Tokito filed Critical Sony Corp
Priority to KR1020057025481A priority Critical patent/KR101054801B1/ko
Priority to US10/561,965 priority patent/US7376028B2/en
Publication of WO2005004165A1 publication Critical patent/WO2005004165A1/ja
Publication of WO2005004165B1 publication Critical patent/WO2005004165B1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Abstract

ダミーメモリセルを有する半導体記憶装置およびその読み出し方法であって、ワード線ＷＬおよび一対のビット線ＢＬ，ｘＢＬに接続されたメモリセル１１と、ワード線および一対のダミービット線ＤＢＬ，ｘＤＢＬに接続されたダミーメモリセル１２と、ワード線を共通のタイミングで活性化させるワード線ドライバ１３とを設け、メモリセルからデータの読み出しを行う場合には、ダミーメモリに接続されたダミービット線のレベルに応じてデータの読み出しのタイミングを決定し、ワード線ドライバが一対のダミービット線の電位差が閾値になるとワード線を不活性化させてダミービット線のプリチャージを行う。

Claims

補正書の請求の範囲 [ 2 0 0 5年 1月 7曰 （0 7 . 0 1 . 0 5 ) 国際事務局受理：出願当初の請求の範囲1及 び 5は補正された；出願当初の請求の範囲 3及び 7は取り下げられた。 （2頁） ]
1 . (補正後） 制御ラインと第 1のデータ供給ラインを駆動して特定される第 1 データ保持回路と、
前記制御ラインと第 2のデータ供給ラインを駆動して特定され、 前記第 1デー タ保持回路の隣接した位置に設けられた第 2データ保持回路と、
前記第 2データ保持回路の出力レベルを検出し、 該検出結果と閾値との比較結 果に応じてタイミング信号を発生する比較回路と、
前記第 1データ保持回路からデータを読み出す際、 前記比較器のタイミング信 号に応じて前記第 1の制御ラインを駆動する駆動回路とを備え、
前記比較回路のタイミング信号に応じて、 前記駆動回路により制御ラインを不 活性化させ、 前記第 2データ保持回路のバイアスを所定レベルに設定するプリチ ヤージする制御回路を
備えた半導記憶装置。
2 . 前記制御ラインをワードラインとし、 前記第 1と第 2のデータ供給ラインを ビットラインとする
請求項 1に記載の半導体記憶装置。
3 . (削除）
4 . 前記第 2データ保持回路を前記第 1データ保持回路ごとに設けた
請求項 1に記載の半導体記憶装置。
5 . (補正後） 第 1制御ラインと第 1のデータ供給ラインを駆動して特定される 第 1データ保持回路と、
第 2制御ラインと第 2のデータ供給ラインを駆動して特定され、 前記第 1デー タ保持回路の隣接した位置に設けられた第 2データ保持回路と、
前記第 2データ保持回路の出力レベルを検出し、 該検出結果と閾値との比較結 果に応じてタイミング信号を発生する第 1比較回路と、 前記第 1データ保持回路からデータを読み出す際、 前記比較器のタイミング信 号に応じて前記第 1の制御ラインを駆動する第 1駆動回路と、
前記第 2制御ラインのレベルを検出し、 該検出結果と閾値との比較し結果に応 じて第 2のタイミング信号を発生する第 2の比較回路と、
前記第 1データ保持回路からデータを読み出す際、 前記第 2の比較器のタイミ ング信号に応じて前記第 2の制御ラインを駆動する第 2駆動回路とを備え、 前記前記第 1比較回路のタイミング信号に応じて、 前記駆動回路により制御ラ ィンを不活性化させ、 前記第 2データ保持回路のバイアスを所定レベルに設定す るプリチャージする制御回路を
備えた半導記憶装置。
6 . 前記第 1と第 2の制御ラインをワードラインとし、 前記第 1と第 2のデータ 供給ラインをビットラインとする
請求項 5に記載の半導体記憶装置。
7 . (削除）
8 . 前記第 2データ保持回路を前記第 1データ保持回路の行方向と列方向に設け た
請求項 5に記載の半導体記憶装置
9 . ヮード線および一対の第 1のビット線に接続された第 1のメモリセルと、 ヮード線および一対の第 2のビット線に接続された第 2のメモリセルと、 少なくとも、 前記ワード線を共通のタイミングで活性化させるワード線ドライ バと、
を有し、
前記第 1のメモリセルからデータの読み出しを行う場合には、 前記第 2のメモ リセルに接続された前記第 2のビット線のレベルに応じて、 前記データの読み出 しのタイミングを決定する半導体記憶装置であって、
前記ワード線ドライバは、 前記一対の第 2のビット線の電位差が予め設定され
32
德正された甩弒 釣第 19条)

Statement

条約 Ί 9条に基づく説明書 請求の範囲第 1項は、 比較回路と駆動回路を備え、 比較回路で第 2データ保持 回路の出力レベルを検出し、 この検出結果と閾値とを比較してタイミング信号を 発生し、 タイミングに応じて駆動回路で制御ラインを不活性化し、 第 2データ保 持回路のバイァスを所定レベルにプリチャージすることを明確にした。

引用例は、 プリチャージ回路を開示しているが、 第 2データの保持回路のレべ ルを検出し、 タイミング信号を発生する比較回路とこの比較回路のタイミング信 号に応じて制御ラインと第 2データの保持回路を駆動する駆動回路を開示してい ない。

本発明は、 第 2のデータ保持回路のビット線のプリチャージ開始時間が、 第 1 データ保持回路のビット線のプリチヤ一ジ開始時間より早くすることができ、 読 み出しのサイクル時間を第 2のデータ保持回路のビット線プリチャージに依存す ることなく短縮できるという効果を得たものである。

請求の範囲第 5項は、 第 2比較回路と第 2駆動回路を備え、 第 2比較回路で第 2データ保持回路の出力レベルを検出し、 この検出結果と閾値とを比較してタイ ミング信号を発生し、 タイミングに応じて第 2駆動回路で制御ラインを不活性化 し、 第 2データ保持回路のバイアスを所定レベルにプリチャージすることを明確 にした。

引用例は、 プリチャージ回路を開示しているが、 第 2データの保持回路のレべ ルを検出し、 タイミング信号を発生する第 2比較回路とこの第 2比較回路のタィ ミング信号に応じて制御ラインと第 2データの保持回路を駆動する第 2駆動回路 を開示していない。

本発明は、 第 2のデータ保持回路のビット線のプリチャージ開始時間が、 第 1 データ保持回路のビット線のプリチャージ開始時間より早くすることができ、 読 み出しのサイクル時間を第 2のデータ保持回路のビット線プリチャージに依存す

33 ることなく短縮できる.という効果を得たものである

34

PCT/JP2004/009885 2003-07-04 2004-07-05 半導体記憶装置、および半導体記憶装置の読み出し方法 WO2005004165A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020057025481A KR101054801B1 (ko) 2003-07-04 2004-07-05 반도체기억장치 및 반도체기억장치의 독출방법
US10/561,965 US7376028B2 (en) 2003-07-04 2004-07-05 Semiconductor memory device and method for reading semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003192396A JP2005025896A (ja) 2003-07-04 2003-07-04 半導体記憶装置、および半導体記憶装置の読み出し方法
JP2003-192396 2003-07-04

Publications (2)

Publication Number Publication Date
WO2005004165A1 WO2005004165A1 (ja) 2005-01-13
WO2005004165B1 true WO2005004165B1 (ja) 2005-03-17

Family

ID=33562401

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/009885 WO2005004165A1 (ja) 2003-07-04 2004-07-05 半導体記憶装置、および半導体記憶装置の読み出し方法

Country Status (6)

Country Link
US (1) US7376028B2 (ja)
JP (1) JP2005025896A (ja)
KR (1) KR101054801B1 (ja)
CN (1) CN100585736C (ja)
TW (1) TWI248615B (ja)
WO (1) WO2005004165A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4832004B2 (ja) * 2005-06-09 2011-12-07 パナソニック株式会社 半導体記憶装置
JP4952137B2 (ja) 2006-08-17 2012-06-13 富士通セミコンダクター株式会社 半導体メモリおよびシステム
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US8885392B1 (en) * 2009-02-27 2014-11-11 Altera Corporation RAM/ROM memory circuit
US9030884B2 (en) * 2011-04-06 2015-05-12 Micron Technology, Inc. Method and apparatus for pre-charging data lines in a memory cell array
US8934308B2 (en) 2011-10-14 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking bit cell
JP2017174484A (ja) * 2016-03-25 2017-09-28 ルネサスエレクトロニクス株式会社 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838425B2 (ja) * 1990-01-08 1998-12-16 三菱電機株式会社 半導体記憶装置
JPH06349280A (ja) 1993-06-11 1994-12-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH09128958A (ja) * 1995-11-01 1997-05-16 Sony Corp 半導体メモリ装置
JP4039532B2 (ja) * 1997-10-02 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
US5999482A (en) 1997-10-24 1999-12-07 Artisan Components, Inc. High speed memory self-timing circuitry and methods for implementing the same
US6212117B1 (en) 2000-06-07 2001-04-03 Hitachi Ltd. Duplicate bitline self-time technique for reliable memory operation
US7242609B2 (en) * 2005-09-01 2007-07-10 Sony Computer Entertainment Inc. Methods and apparatus for low power SRAM

Also Published As

Publication number Publication date
JP2005025896A (ja) 2005-01-27
CN100585736C (zh) 2010-01-27
WO2005004165A1 (ja) 2005-01-13
KR101054801B1 (ko) 2011-08-05
US7376028B2 (en) 2008-05-20
KR20060028707A (ko) 2006-03-31
TWI248615B (en) 2006-02-01
US20070109895A1 (en) 2007-05-17
CN1846277A (zh) 2006-10-11
TW200525544A (en) 2005-08-01

Similar Documents

Publication Publication Date Title
JP3917299B2 (ja) 強誘電体メモリ装置及びそのデータ保護方法
US7298660B2 (en) Bit line sense amplifier control circuit
JP4280060B2 (ja) ワードライン駆動回路
JP2003173700A (ja) 半導体記憶装置
US8363490B2 (en) Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory
US20070153592A1 (en) Over driving control signal generator in semiconductor memory device
JP2006019003A (ja) 低電源電圧フラッシュメモリ装置の感知回路
KR100506458B1 (ko) 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
WO2005004165B1 (ja) 半導体記憶装置、および半導体記憶装置の読み出し方法
US6091624A (en) SWL ferroelectric memory and circuit for driving the same
US5936897A (en) Semiconductor storage device capable of fast writing operation
KR101773283B1 (ko) 듀얼 레일 메모리, 메모리 매크로 및 관련 하이브리드 전원 공급 방법
JP4560072B2 (ja) 半導体記憶装置
KR100492800B1 (ko) 불휘발성 강유전체 메모리 제어 장치
US5386389A (en) Semiconductor memory device having a time variable sense amplifier
JP4559760B2 (ja) マルチビット制御機能を有する不揮発性強誘電体メモリ装置
JP4117683B2 (ja) 強誘電体メモリ装置及びその駆動方法
US20040202035A1 (en) Semiconductor memory storage
JP4028840B2 (ja) 半導体読み出し回路
JP2010009687A (ja) 半導体記憶装置
JP2003281882A (ja) 不揮発性強誘電体メモリ装置及びその駆動方法
US6125065A (en) Semiconductor memory with column gates and method of controlling column gates during a write mask operation
KR100609540B1 (ko) 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법
KR100564583B1 (ko) 오버 드라이빙 제어회로를 구비하는 내부 전원전압 제어회로
KR19990080862A (ko) 비휘발성 강유전체 메모리 소자

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200480025383.2

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
B Later publication of amended claims

Effective date: 20050107

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
WWE Wipo information: entry into national phase

Ref document number: 5996/DELNP/2005

Country of ref document: IN

WWE Wipo information: entry into national phase

Ref document number: 1020057025481

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020057025481

Country of ref document: KR

122 Ep: pct application non-entry in european phase
WWE Wipo information: entry into national phase

Ref document number: 2007109895

Country of ref document: US

Ref document number: 10561965

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10561965

Country of ref document: US