DE102004060350A1 - Redundanzschaltung für Nand-Flashspeichervorrichtung - Google Patents

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Abstract

Die vorliegende Erfindung offenbart eine Redundanzschaltung für eine NAND-Flashspeichervorrichtung, welche eine Testzeit und Fertigungszeit der Vorrichtung verringern kann, indem der Redundanzvorgang durch die Reparaturauswahleinheit unter Verwendung der CAM-Zelle ausgeführt wird. Zusätzlich benutzt die Redundanzschaltung das Reparaturverfahren mit Gebrauch der Redundanz-CAM, welche den Reparaturvorgang viel schneller durchführen kann als das allgemeine Reparaturverfahren mit Verwendung einer Durchtrennung einer Sicherung.

Description

  • HINTERGRUND
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft eine Redundanzschaltung für eine NAND-Flashspeichervorrichtung, und insbesondere eine Adressen-Redundanzschaltung unter Verwendung eines CAM-Reparaturschaltkreises.
  • 2. Diskussion des Standes der Technik
  • Eine allgemeine NAND-Flashspeichervorrichtung führt einen Reparaturvorgang gemäß Sicherungsdurchtrennung aus. Die Sicherung muss mit Anwendung eines Lasers durchtrennt werden. Wenn Koordinaten, Dicke und Topologie der Sicherung fehlerhaft berechnet sind, ist die Sicherung nicht normal durchtrennt. Dementsprechend ist der Reparaturvorgang nicht wirkungsvoll.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist auf eine Redundanzschaltung für eine NAND-Flashspeichervorrichtung ausgerichtet, welche Nachteile eines allgemeinen Redundanzverfahrens mit Gebrauch einer Sicherung überwinden kann, indem ein Reparaturvorgang unter Verwendung einer Redundanz-CAM ausgeführt wird.
    •
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Redundanzschaltung für eine NAND-Flashspeichervorrichtung zu schaffen, mit: einer Vielzahl von Hauptzellblöcken, in welchen eine Vielzahl von Speicherzellen zur Speicherung von Daten verbunden ist; einem Redundanzzellblock zur Reparatur der Speicherzellen der Hauptzellblöcke; einer Hauptseitenpuffereinheit zur Abtastung der Daten der Speicherzellen der Hauptzellblöcke oder zur Pufferung externer Daten und zur Aufbringung der gepufferten Daten auf die Hauptzellblöcke; einer Redundanzseitenpuffereinheit zur Abtastung der Daten der Speicherzellen des Redundanzzellblocks oder zur Pufferung der externen Daten und zur Aufbringung der gepufferten Daten auf den Redundanzzellblock; einer CAM-Zelleinheit zur Speicherung von Informationen auf der reparierten Adresse und zur Ausgabe eines vorher festgelegten Redundanzsteuersignals; und mit einer Reparaturauswahleinheit zur Aufbringung der externen Daten auf die Hauptseitenpuffereinheit oder auf die Redundanzseitenpuffereinheit gemäß dem Redundanzsteuersignal.
  • Vorzugsweise weist die Reparaturauswahleinheit Folgendes auf: ein Latch zum Latchen bzw. zur Zwischenspeicherung eines vorher festgelegten Signals; einen an einem ersten Eingabeanschluss des Latch angeschlossenen ersten NMOS-Transistor zur Steuerung des Signals des Latch gemäß dem Redundanzsteuersignal; einen an einem zweiten Eingabeanschluss des Latch angeschlossenen zweiten NMOS-Transistor zum Zurücksetzen des Latch gemäß einem externen CAM-Rücksetzsignal; einen dritten NMOS-Transistor zur Übertragung der externen Daten auf die Hauptseitenpuffereinheit gemäß dem ersten Eingabeanschluss des Latch; und einen vierten NMOS-Transistor zur Übertragung der externen Daten auf die Redundanzseitenpuffereinheit gemäß dem zweiten Eingabeanschluss des Latch.
  • Vorzugsweise weist sowohl die Hauptseitenpuffereinheit als auch die Redundanzseitenpuffereinheit Folgendes auf: einen Hauptseitenpuffer zur Aufbringung von vorher festgelegten Daten auf die Speicherzellen und zum Empfang von Daten von den Speicherzellen; und einen Cache-Seitenpuffer zum Empfang der externen Daten von der Reparaturauswahleinheit und zur Aufbringung der Daten auf den Hauptseitenpuffer.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm, welches eine Redundanzschaltung in Übereinstimmung mit der vorliegenden Erfindung darstellt;
  • 2 und 3 sind Schaltpläne, die eine Hauptseitenpuffereinheit oder eine Redundanzseitenpuffereinheit in Übereinstimmung mit der vorliegenden Erfindung darstellen; und
  • 4 ist ein Schaltplan, der eine Reparaturauswahleinheit in Übereinstimmung mit der vorliegenden Erfindung darstellt.
  • DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Eine Redundanzschaltung für eine NAND-Flashspeichervorrichtung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung wird nun im Detail mit Bezugnahme auf die beigefügten Zeichnungen beschrieben. Die Ausführungsform der vorliegenden Erfindung kann in verschiedenen Formen modifiziert werden, welche nicht eingeschränkt werden soll. Die Ausführungsform der vorliegenden Erfindung ist dazu vorgesehen, die vorliegende Erfindung dem regulären Fachmann des Bereichs zu erläutern, zu dem die vorliegende Erfindung gehört. Wo immer es möglich ist, werden die gleichen Bezugszeichen in den Zeichnungen und der Beschreibung verwendet, um die gleichen oder ähnliche Teile zu bezeichnen.
  • 1 ist ein Blockdiagramm, welches die Redundanzschaltung in Übereinstimmung mit der vorliegenden Erfindung darstellt.
  • Mit Bezugnahme auf 1 weist die Redundanzschaltung für die NAND-Flashspeichervorrichtung Folgendes auf: eine Vielzahl von Hauptzellblöcken 10, in welchen eine Vielzahl von Speicherzellen zur Speicherung von Daten verbunden sind; einen Redundanzzellblock 20 zur Reparatur der Speicherzellen der Hauptzellblöcke 10; eine Hauptseitenpuffereinheit 30 zur Abtastung der Daten der Speicherzellen der Hauptzellblöcken 10 oder zur Pufferung externer Daten und zur Aufbringung der gepufferten Daten auf die Hauptzellblöcke 10; eine Redundanzseitenpuffereinheit 40 zur Abtastung der Daten der Speicherzellen des Redundanzzellblocks 20 oder zur Pufferung der externen Daten und zur Aufbringung der gepufferten Daten auf den Redundanzzellblock 20; eine CAM-Zelleinheit 50 zur Speicherung von Informationen auf der reparierten Adresse und zur Ausgabe eines vorher festgelegten Redundanzsteuersignals REDYA; und eine Reparaturauswahleinheit 60 zur Aufbringung der externen Daten auf die Hauptseitenpuffereinheit 30 oder auf die Redundanzseitenpuffereinheit 40 gemäß dem Redundanzsteuersignal REDYA.
  • Sowohl die Hauptzellblöcke 10 und der Redundanzzellblock 20 weisen Folgendes auf: eine Vielzahl von Zellreihen bzw. Zellstrings (nicht dargestellt), in welchen eine Vielzahl von Speicherzellen in einer Reihen- bzw. Stringausführung gebildet sind; eine Vielzahl von Drainselect- bzw. Drainauswahltransistoren (nicht dargestellt) zur Auswahl von Drainanschlüssen der Zellstrings; eine Vielzahl von Sourceauswahltransistoren (nicht dargestellt) zur Auswahl von Sourceanschlüssen der Zellstrings; eine Vielzahl von Bitleitungen (nicht dargestellt), die jeweils mit den Drainauswahltransistoren verbunden sind; und eine Vielzahl von Wortleitungen (nicht dargestellt), die jeweils mit Gateanschlüssen der Zellstrings in Verbindung stehen. Zusätzlich können sowohl die Hauptzellblöcke 10 als auch der Redundanzzellblock 20 weiterhin eine Vielzahl von Bitleitungsauswahltransistoren (nicht dargestellt) zur Aufbringung von Informationen der Hauptseitenpuffereinheit 30 auf die Bitleitungen oder zur Aufbringung von Informationen der Bitleitungen auf die Hauptseitenpuffereinheit 30 gemäß einem Bitleitungsauswahlsignal aufweisen. Vorzugsweise sind die Bitleitungsauswahltransistoren in Paaren zur Steuerung jeweils gerader oder ungerader Bitleitungen ausgebildet. Außerdem können sowohl die Hauptzellblöcke 10 als auch der Redundanzzellblock 20 weiterhin eine Vielzahl von Entladungstransistoren (nicht dargestellt) zur Aufbringung einer virtuellen Spannung auf die Bitleitungen gemäß einem Entladungssignal aufweisen. Vorzugsweise ist das Paar von Entladungstransistoren an die geraden und ungeraden Bitleitungen zur Aufbringung einer Massespannung bzw. eines Massepotenzials auf die Bitleitungen angeschlossen.
  • 2 und 3 sind Schaltpläne, welche die Hauptseitenpuffereinheit oder die Redundanzseitenpuffereinheit in Übereinstimmung mit der vorliegenden Erfindung darstellen.
  • Wie in 2 und 3 dargestellt ist, weist sowohl die Hauptseitenpuffereinheit 30 als auch die Redundanzseitenpuffereinheit 40 Folgendes auf: einen Hauptseitenpuffer zur Aufbringung von vorher festgelegten Daten auf die Bitleitungen und zum Empfang von Daten von den Bitleitungen; und einen Cache-Seitenpuffer zum Empfang der externen Daten von der Reparaturauswahleinheit 60 und zur Aufbringung der Daten auf den Hauptseitenpuffer. Der Hauptseitenpuffer weist Folgendes auf: einen mit der Bitleitung verbundenen Vorladungsknoten Q1; ein erstes Latch L1 zur Speicherung und zum Latchen bzw. zur Zwischenspeicherung der externen Daten und der Daten der Bitleitung; einen ersten PMOS-Transistor P1 zur Vorladung des Vorladungsknotens Q1 gemäß einem Vorladungsfreigabesignal PRECHb; erste und zweite NMOS-Transistoren N1 und N2, die jeweils gemäß dem Vorladungsknoten Q1 und einem externen Latchsignal MLCH zur Änderung eines ersten Latchwerts des ersten Latch L1 gesteuert werden; und einen dritten NMOS-Transistor N3, der zwischen dem ersten Latch L1 und dem Vorladungsknoten Q1 angeschlossen ist und gemäß eines Programmiersignals PGM betrieben wird. Der Hauptseitenpuffer kann weiterhin einen zehnten NMOS-Transistor N10 zum Zurücksetzen des ersten Latch L1 gemäß einem externen Rücksetzsteuersignal MSET und einen gemäß dem Datenwert des ersten Latch L1 gesteuerten elften NMOS-Transistor N11 zur Übertragung einer Leistungsspannung aufweisen. Zusätzlich kann der Hauptseitenpuffer einen zwölften NMOS-Transistor (nicht dargestellt) zur Übertragung der externen Daten der Reparaturauswahleinheit 60 auf einen Eingabeanschluss des ersten Latch L1 gemäß einem Precodingsignal aufweisen. Der Cache-Seitenpuffer weist Folgendes auf: ein zweites Latch L2 zur Speicherung von externen Daten; vierte und fünfte NMOS-Transistoren N4 und N5 zur Übertragung der externen Daten EDYA der Reparaturauswahleinheit 60 auf das zweite Latch L2 gemäß einem externen ersten Datensteuersignal DC1; einen sechsten NMOS-Transistor N6 zur Übertragung der externen Daten EDYA der Reparaturauswahleinheit 60 auf das zweite Latch L2 gemäß einem zweiten externen Datensteuersignal DC2; und einen siebenten NMOS-Transistor N7 zur Übertragung der vom zweiten Latch L2 gelatchten bzw. zwischengespeicherten Daten auf den Hauptseitenpuffer gemäß einem Programmiersteuersignal PC. Der Cache-Seitenpuffer kann weiterhin einen achten NMOS- Transistor N8 zum Zurücksetzen des zweiten Latch L2 gemäß einem Cacherücksetzsignal CSET einschließen. Zusätzlich kann der Cache-Seitenpuffer Folgendes aufweisen: einen zwanzigsten NMOS-Transistor (nicht dargestellt), der in Reihe zwischen einem Eingabeanschluss des zweiten Latch L2 und dem Massepotenzial angeschlossen ist und gemäß dem Signal des Vorladungsknotens Q1 oder der externen Daten der Reparaturauswahleinheit 60 gesteuert wird; und einen einundzwanzigsten NMOS-Transistor (nicht dargestellt), der gemäß einem externen Steuersignal gesteuert wird.
  • 4 ist ein Schaltplan, der die Reparaturauswahleinheit in Übereinstimmung mit der vorliegenden Erfindung darstellt.
  • Wie in 4 gezeigt ist, beinhaltet die Reparaturauswahleinheit 60 Folgendes: ein drittes Latch L3 zur Zwischenspeicherung eines vorher festgelegten Signals, einen an einem ersten Eingabeanschluss des dritten Latch L3 angeschlossenen dreißigsten NMOS-Transistor N30 zur Steuerung des dritten Latch L3 gemäß einem externen Redundanzsteuersignal CAMR; einen an einem zweiten Eingabeanschluss des dritten Latch L3 angeschlossenen einunddreißigsten NMOS-Transistor N31 zum Zurücksetzen des dritten Latch L3 gemäß einem externen CAM-Rücksetzsignals CAMRST; einen zweiunddreißigsten NMOS-Transistor N32 zur Übertragung der externen Daten EDYA an die Hauptseitenpuffereinheit 30 gemäß dem ersten Eingabeanschluss des dritten Latch L3; und einen dreiunddreißigsten NMOS-Transistor N33 zur Übertragung der externen Daten REDYA an den Redundanzseitenpuffer 40 gemäß dem zweiten Eingabeanschluss des dritten Latch L3. Die Reparaturauswahleinheit 60 weist weiterhin einen gemäß den Bitleitungen gesteuerten vierunddreißigsten NMOS-Transistor N34 zwischen einem Eingabeanschluss des dritten Latch L3 und dem dreißigsten NMOS-Transistor N30 auf.
  • Vorzugsweise ist das Latch so ausgebildet, dass Eingänge und Ausgänge von zwei Invertern abwechselnd angeordnet werden können. Das Latch beinhaltet Folgendes: einen hundertsten PMOS-Transistor P100, der zwischen der Leistungs- bzw. Versorgungsspannung und dem ersten Eingangsanschluss angeschlossenen ist und gemäß dem zweiten Eingabeanschluss gesteuert wird; einen hundertsten NMOS-Transistor N100, der zwischen dem ersten Eingangsanschluss und dem Massepotenzial bzw. der Massespannung angeschlossenen ist und gemäß dem zweiten Eingabeanschluss gesteuert wird, einen zweihundertsten PMOS-Transistor P200, der zwischen der Leistungs- bzw. Versorgungsspannung und dem zweiten Eingangsanschluss angeschlossenen ist und gemäß dem ersten Eingabeanschluss gesteuert wird; und einen zweihundertsten NMOS-Transistor N200, der zwischen dem zweiten Eingangsanschluss und dem Massepotenzial bzw. der Massespannung angeschlossenen ist und gemäß dem ersten Eingabeanschluss gesteuert wird.
  • Der Betrieb der Redundanzschaltung in Übereinstimmung mit der vorliegenden Erfindung wird nun erläutert.
  • Wenn eine Versorgungsspannung an die Vorrichtung angelegt ist, wird das Redundanzsteuersignal CAMR durch Lesen der Daten der CAM-Zelleneinheit 50 erzeugt. Wenn ein externes Power-Up-Signal aufgebracht wird, wird die Vielzahl von Schaltkreisen zurückgesetzt. Wenn das Redundanzsteuersignal CAMR einen logischen LOW-Pegel aufweist, wird der dreißigste NMOS-Transistor N30 ausgeschaltet, und so behält das dritte Latch L3 einen anfänglichen Rücksetzwert bei. Das heißt, dass der erste Eingangsanschluss des dritten Latch L3 einen logischen HIGH-Pegel beibehält und dass der zweite Eingangsanschluss des dritten Latch L3 einen logischen LOW-Pegel beibehält. Dementsprechend wird der zweiunddreißigste NMOS-Transistor N32 eingeschaltet, der dreiunddreißigsten NMOS-Transistor N33 ausgeschaltet, und auf diese Weise wird eine vorher festgelegter Datenwert auf die Hauptseitenpuffereinheit 30 durch einen externen Y-Dekoder übertragen.
  • Wenn das Redundanzsteuersignal CAMR auf einen logischen HIGH-Pegel wechselt und die externe Adresse repariert ist, wird der dreißigste NMOS-Transistor N30 gemäß dem einen logischen HIGH-Pegel aufweisenden Redundanzsteuersignal CAMR eingeschaltet. Der erste Eingang des dritten Latch L3 erhält einen logischen LOW-Pegel, und somit erhält der zweite Eingang davon einen logischen HIGH-Pegel. Deshalb wird der zweiunddreißigste NMOS-Transistor N32 ausgeschaltet, der dreiunddreißigste NMOS-Transistor N33 eingeschaltet, und auf diese Weise wird ein vorher festgelegter Datenwert auf die Redundanzseitenpuffereinheit 40 durch den externen Y-Dekoder übertragen.
  • Wie vorher diskutiert wurde, reduziert in Übereinstimmung mit der vorliegenden Erfindung die Redundanzschaltung für die NAND-Flashspeichervorrichtung eine Testzeit und Fertigungszeit der Vorrichtung, indem der Redundanzvorgang durch die Reparaturauswahleinheit unter Verwendung der CAM-Zelle ausgeführt wird. Weiterhin wendet die Redundanzschaltung das Reparaturverfahren mit Gebrauch der Redundanz-CAM an, welche den Reparaturvorgang viel schneller durchführen kann als das allgemeine Reparaturverfahren mit Gebrauch einer Sicherungsdurchtrennung.
  • Obwohl die vorliegende Erfindung in Verbindung mit der Ausführungsform der in den beiliegenden Zeichnungen dargestellten vorliegenden Erfindung beschrieben ist, ist sie nicht darauf beschränkt. Es ist für den Fachmann selbstverständlich, dass verschiedene Ersetzungen, Modifikationen und Änderungen daran gemacht werden können, ohne den Bereich und Sinn der Erfindung zu verlassen.

Claims (3)

  1. Redundanzschaltung für eine NAND-Flashspeichervorrichtung mit: einer Vielzahl von Hauptzellblöcken, in welchen eine Vielzahl von Speicherzellen zur Speicherung von Daten verbunden ist; einem Redundanzzellblock zur Reparatur der Speicherzellen der Hauptzellblöcke; einer Hauptseitenpuffereinheit zur Abtastung der Daten der Speicherzellen der Hauptzellblöcke oder zur Pufferung externer Daten und zur Aufbringung der gepufferten Daten auf die Hauptzellblöcke; einer Redundanzseitenpuffereinheit zur Abtastung der Daten der Speicherzellen des Redundanzzellblocks oder zur Pufferung der externen Daten und zur Aufbringung der gepufferten Daten auf den Redundanzzellblock; einer CAM-Zelleinheit zur Speicherung von Informationen auf der reparierten Adresse und zur Ausgabe eines vorher festgelegten Redundanzsteuersignals; und mit einer Reparaturauswahleinheit zur Aufbringung der externen Daten auf die Hauptseitenpuffereinheit oder auf die Redundanzseitenpuffereinheit gemäß dem Redundanzsteuersignal.
  2. Redundanzschaltung nach Anspruch 1, wobei die Reparaturauswahleinheit Folgendes aufweist: ein Latch zum Latchen bzw. zur Zwischenspeicherung eines vorher festgelegten Signals; einen an einem ersten Eingabe- bzw. Eingangsanschluss des Latch angeschlossenen ersten NMOS-Transistor zur Steuerung des Signals des Latch gemäß dem Redundanzsteuersignal; einen an einem zweiten Eingabeanschluss des Latch angeschlossenen zweiten NMOS-Transistor zum Zurücksetzen des Latch gemäß einem externen CAM-Rücksetzsignal; einen dritten NMOS-Transistor zur Übertragung der externen Daten auf die Hauptseitenpuffereinheit gemäß dem ersten Eingabeanschluss des Latch; und einen vierten NMOS-Transistor zur Übertragung der externen Daten auf die Redundanzseitenpuffereinheit gemäß dem zweiten Eingabeanschluss des Latch.
  3. Redundanzschaltung nach Anspruch 1, wobei sowohl die Hauptseitenpuffereinheit als auch die Redundanzseitenpuffereinheit Folgendes aufweist: einen Hauptseitenpuffer zur Aufbringung von vorher festgelegten Daten auf die Speicherzellen und zum Empfang von Daten von den Speicherzellen; und einen Cache-Seitenpuffer zum Empfang der externen Daten von der Reparaturauswahleinheit und zur Aufbringung der Daten auf den Hauptseitenpuffer.
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