DE102006031575A1

DE102006031575A1 - Seitenpuffer, nichtflüchtiges Speicherbauelement und Betriebsverfahren

Info

Publication number: DE102006031575A1
Application number: DE102006031575A
Authority: DE
Inventors: Joo-Ah Kang; Jong-Hwa Hwaseong Kim; Moo-Sung Yongin Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-07-04
Filing date: 2006-06-30
Publication date: 2007-02-22
Also published as: JP2007018689A; JP5165215B2

Abstract

Die Erfindung bezieht sich auf eine Seitenpuffer für ein nichtflüchtiges Speicherbauelement, auf ein nichtflüchtiges Speicherbauelement mit einem solchen Seitenpuffer und auf ein korrespondierendes Verfahren zum Betrieb des nichtflüchtigen Speicherbauelements. DOLLAR A Erfindungsgemäß umfasst der Seitenpuffer eine Hauptzwischenspeicherschaltung (200), eine Cachezwischenspeicherschaltung (300) und eine geteilt genutzte Abtastschaltung (700), welche die Hauptzwischenspeicherschaltung in Reaktion auf Spannungen an einem Abtastknoten (NSEN) und der Cachezwischenspeicherschaltung selektiv mit einem Referenzpotential verbindet. DOLLAR A Verwendung z. B. für Flashspeicher vom NAND-Typ in tragbaren Geräten.

Description

Die Erfindung betrifft einen Seitenpuffer eines nichtflüchtigen Speicherbauelements, ein diesen enthaltendes nichtflüchtiges Speicherbauelement und ein korrespondierendes Verfahren zum Betrieb des nichtflüchtigen Speicherbauelements.

Der Bedarf an elektrisch programmierbaren und elektrisch löschbaren nichtflüchtigen Speicherbauelementen hat in den vergangenen Jahren dramatisch zugenommen. Solche Bauelemente sind wenigstens teilweise durch die Fähigkeit charakterisiert, gespeicherte Daten auch bei Abwesenheit zugeführter Energie zu erhalten. Die Verwendung von so genannten Flashspeichern ist insbesondere, aber nicht ausschließlich, für Anwendungen im Zusammenhang mit tragbaren Geräten wie digitalen Kameras, Mobiltelefonen, persönlichen Datenassistenten (PDAs) und Laptop-Rechnern populär geworden. Flashspeicher, wie NAND-Typ-Flashspeicher, sind in der Lage, große Datenmengen in einem relativ kleinen Bereich zu speichern.

Als Hintergrunddiskussion werden die grundlegenden Funktionsprinzipien von Flashspeicherzellen und Flashspeicherbauelementen nachfolgend angegeben. Die nachfolgende Diskussion ist jedoch, wie sich versteht, nur beispielhaft zu sehen und definiert und/oder begrenzt in keiner Weise den Schutzbereich der vorliegenden Erfindung.

Das Funktionsprinzip einer Flashspeicherzelle wird zuerst unter Bezugnahme auf die 1A bis 1C beschrieben. 1A zeigt eine typische Konfiguration, in der ein Flashspeicherzellentransistor mit Wort- und Bitleitungen eines Speicherbauelements verbunden ist, 1B zeigt ein Schaltungssymbol eines Flashspeicherzellentransistors und 1C zeigt Schwellwertspannungseigenschaften eines Flashspeicherzellentransistors.

Unter gemeinsamer Bezugnahme auf die 1A bis 1C umfasst ein Flashspeicherzellentransistor einen Sourcebereich 4 und einen Drainbereich 5, die an der Oberfläche eines Substrats 3 angeordnet sind. In diesem Beispiel ist das Substrat vom P-Typ und der Sourcebereich 4 und der Drainbereich 5 sind vom N⁺-Typ. Eine Gatestruktur ist über einem Kanalbereich ausgerichtet, der zwischen den Source- und Drainbereichen 4 und 5 definiert ist. Die Gatestruktur umfasst ein floatendes Gate 1 und ein Steuergate 2. Obwohl nicht dargestellt, ist eine dielektrische Tunnelschicht zwischen dem floatenden Gate 1 und der Oberfläche des Substrats P-sub angeordnet und eine andere dünne Oxidschicht (oder ein Steuerdielektrikum) ist zwischen dem floatenden Gate 1 und dem Steuergate 2 angeordnet. Im dargestellten Beispiel wird eine Drainspannung Vd von einer Bitleitung BL angelegt, eine Steuergatespannung Vcg wird von einer Wortleitung WL angelegt und eine Sourcespannung Vs ist mit einem Referenzpotential, wie Masse, verbunden.

Die Schwellwertspannung (oder die Schwellwertspannungen) des Flashspeicherzellentransistors definiert seinen gespeicherten logischen Wert. Das bedeutet, dass im Beispiel eines Einpegelzellentransistors (SLC-Transistors), wenn der Flashspeicherzellentransistor in seinem Anfangszustand ist (auch als „gelöschter" Zustand bezeichnet), die Schwellwertspannung Vth relativ niedrig ist, wie aus 1C ersichtlich ist. In diesem Zustand ist der Zellentransistor dazu bestimmt, einen logischen Wert „1" aufzuweisen, der allgemein mit einem An-Zustand eines herkömmlichen Transistorbauelements korrespondiert. Andererseits ist, wenn der Zellentransistor in seinem „programmierten" Zustand (PGM) ist, die Schwellwertspannung Vth relativ hoch. Dieser hohe Schwellwertspannungszustand wird dahingehend festgelegt, einen logischen Wert „0" aufzuweisen, der allgemein mit einem Aus-Zustand eines herkömmlichen Transistorbauelements korrespondiert.

Um den Zellentransistor von seinem Anfangszustand in seinen programmierten Zustand zu ändern (zu programmieren), wird ein Prozess verwendet, der als Fowler-Nordheim-Tunneln (FN-Tunneln) bekannt ist. Kurz gesagt, wird eine relativ große positive Potentialdifferenz zwischen dem Steuergate 2 und dem Substrat P-sub erzeugt und angeregte Elektronen innerhalb des Kanals an der Oberfläche des Substrats werden auf diese Weise durch das floatende Gate 1 gedrückt und dort eingefangen. Diese negativ geladenen Elektronen wirken als eine Barriere zwischen dem Steuergate 2 und dem Kanal auf dem Substrat, wodurch die Schwellwertspannung des Zellentransistors erhöht wird, wie in 1C dargestellt ist. Der Zellentransistor kann durch Ausbilden einer großen negativen Potentialdifferenz zwischen dem Steuergate 2 und dem Substrat P-sub in seinen Anfangszustand zurückgebracht werden, wodurch das resultierende FN-Tunneln die eingefangenen Elektronen durch die dünne Oxidschicht zwischen dem floatenden Gate 1 und dem Substrat zurückzieht, was die Elektronenbarriere entfernt und die Schwellwertspannung Vth reduziert.

Nichtflüchtige Mehrpegelzellen-Speicher sind dadurch charakterisiert, dass jeder Zellentransistor dazu benutzt wird, zwei oder mehr Datenbits gleichzeitig zu speichern. 2 zeigt ein Diagramm zur Erklärung der Funktionsweise eines beispielhaften nichtflüchtigen 2-Bit-Zellen-Speichers. Die Schwellwertspannungen Vth der hohen Anzahl von Flashzellentransistoren in Flashspeicherbauelementen weisen allgemein Glockenkurvenverteilungen auf. Im Beispiel gemäß 2 kann der Zellentransistor in eine von vier verschiedenen Schwellwertverteilungen gesetzt sein, d.h. in einen ersten Zustand, einen zweiten Zustand, einen dritten Zustand und einen vierten Zustand. Jeder Zellentransistor mit einer Schwellwertspannung innerhalb der durch einen dieser vier Zustände definierten Verteilung wird einem korrespondierenden 2-Bit-Logikwert zugeordnet, beispielsweise einem Wert „11 ", „10", „00" und „01 ", wie aus 2 ersichtlich ist. Die besonderen, in 2 dargestellten Bitzuordnungen sind ist als „Gray-Codierung" bekannt.

Wie oben ausgeführt ist, wird ein Zellentransistor als „programmiert" bezeichnet, wenn seine Schwellwertspannung von seinem normalen An-Zustand (seinem gelöschten Zustand) auf eine Schwellwertspannung eines höheren Zustands erhöht wird. In 2 entspricht die Schwellwertspannungsverteilung ganz links im Diagramm („11") seinem gelöschten Zustand. Bei der 2-Bit-Programmierung des Zellentransistors werden zwei aufeinander folgende Programmiervorgänge ausgeführt, nämlich ein Programmiermodus für ein niederwertigstes Bit (LSB) und ein Programmiermodus für ein höchstwertiges Bit (MSB). Beispiele für diese LSB- und MSB-Programmiermodi werden nachfolgend unter Bezugnahme auf die 3 bis 5 beschrieben.

Es sei angemerkt, dass der Zellentransistor anfänglich in seinem gelöschten Zustand ist und sein anfänglicher Logikwert „11" ist, siehe 2. In diesem Beispiel wird, wenn das LSB der zu speichernden Daten den Wert „0" aufweist, ein Programmiervorgang ausgeführt, um die Schwellwertspannung des Zellentransistors vom ersten Zustand auf den zweiten Zustand zu erhöhen, siehe 3. Andererseits wird, wenn das LSB der zu speichernden Daten den Wert „1" aufweist, keine Programmierung während des LSB-Programmiermodus ausgeführt. Hierbei ist anzumerken, dass der Zellentransistor nach dem LSB-Programmiermodus entweder den ersten oder den zweiten Zustand aufweist.

Als nächstes bestimmt das MSB der zu speichernden Daten Vorgänge im MSB-Programmiermodus. 4 zeigt den Fall, in dem die Gray-Codierung angewendet wurde. Unabhängig davon, ob der Zellentransistor nach dem LSB-Programmiermodus im ersten oder zweiten Zustand ist, wird während des MSB-Programmiermodus keine Programmierung ausgeführt, wenn das MSB der zu speichernden Daten den Wert „1" aufweist. Andererseits tritt, wenn das MSB der zu speichernden Daten den Wert „0" aufweist, eine Programmierung auf, die davon abhängig ist, ob der Zellentransistor nach dem LSB-Programmiermodus im ersten Zustand oder im zweiten Zustand ist. Dies wird in 4 durch die gestrichelt dargestellten Linien angezeigt. Wenn das MSB der zu speichernden Daten den Wert „0" aufweist und der Zellentransistor nach dem LSB-Programmiermodus im ersten Zustand ist, wird eine Programmierung durchgeführt, um die Schwellwertspannung des Zellentransistors vom ersten Zustand in den vierten Zustand zu bringen. Andererseits wird, wenn das MSB der zu speichernden Daten den Wert „0" aufweist und der Zellentransistor nach dem LSB-Programmiermodus im zweiten Zustand ist, eine Programmierung durchgeführt, um die Schwellwertspannung des Zellentransistors vom zweiten Zustand in den dritten Zustand zu bringen.

5 ist ähnlich zu 4, außer dass eine binäre Codierung angewendet wurde. In diesem Fall bezeichnen der erste bis vierte Schwellwertspannungszustand 2-Bit-Werte „11 ", „10", „01" und „00". Wieder wird unabhängig davon, ob der Zellentransistor nach dem LSB-Programmiermodus im ersten oder zweiten Zustand ist, während des MSB-Programmiermodus keine Programmierung ausgeführt, wenn das MSB der zu speichernden Daten den Wert „1" aufweist. Andererseits tritt, wenn das MSB der zu speichernden Daten den Wert „0" aufweist, eine Programmierung auf, die davon abhängig ist, ob der Zellentransistor nach dem LSB-Programmiermodus im ersten Zustand oder im zweiten Zustand ist. Dies wird in 5 durch die gestrichelt dargestellten Linien angezeigt. Wenn das MSB der zu speichernden Daten den Wert „0" aufweist und der Zellentransistor nach dem LSB-Programmiermodus im ersten Zustand ist, dann wird eine Programmierung durchgeführt, um die Schwellwertspannung des Zellentransistors vom ersten Zustand in den dritten Zustand zu bringen. Andererseits wird, wenn das MSB der zu speichernden Daten den Wert „0" aufweist und der Zellentransistor nach dem LSB-Programmiermodus im zweiten Zustand ist, eine Programmierung durchgeführt, um die Schwellwertspannung des Zellentransistors vom zweiten Zustand in den vierten Zustand zu bringen.

Nachfolgend wird das Lesen eines nichtflüchtigen Mehrbitspeichers unter Bezugnahme auf die 6 und 7 beschrieben. 6 zeigt insbesondere einen LSB-Lesemodus, während dem ein logischer Wert des LSB der gespeicherten Daten bestimmt wird. Der LSB-Lesemodus umfasst einen ersten LSB-Lesevorgang und einen bedingten zweiten LSB-Lesevorgang. Während des ersten LSB-Lesevorgangs wird eine erste Lesespannung Vread1 an die Wortleitung des Zellentransistors angelegt. Wenn der Zellentransistor als Resultat leitend geschaltet wird, muss der Zellentransistor in einem ersten Zustand („11 ") sein. Wenn der Zellentransistor gesperrt bleibt, wird der zweite LSB-Lesevorgang durch Anlegen einer zweiten Lesespannung Vread2 an die Wortleitung des Zellentransistors ausgeführt. Hierbei muss der Zellentransistor im vierten Zustand („01 ") sein, wenn der Zellentransistor während des zweiten LSB-Lesevorgangs gesperrt bleibt. Andererseits weist, wenn der Zellen transistor während des zweiten LSB-Lesevorgangs leitend geschaltet wird, das LSB der gespeicherten Daten den Wert „0" auf, aber das MSB der gespeicherten Daten bleibt unbekannt.

Im Falle der Gray-Codierung kann das MSB der gespeicherten Daten durch einen einzigen Lesevorgang detektiert werden. Dies ist in 7 dargestellt, wo der Lesevorgang durch Anlegen einer dritten Lesespannung Vread3 an die Wortleitung WL der Speicherzelle ausgeführt wird. Wenn der Zellentransistor leitend geschaltet wird, weist das MSB der gespeicherten Daten den Wert „1" auf. Wenn der Zellentransistor gesperrt bleibt, weist das MSB der gespeicherten Daten den Wert „0" auf.

Aus der bisherigen Beschreibung ergibt sich, dass die Detektion der mehreren Bits eines nichtflüchtigen Mehrbitspeichers verglichen mit der Detektion eines nichtflüchtigen Einbitspeichers ziemlich komplex ist. Es bestehen zahlreiche Anforderungen beim Entwurf und der Entwicklung des Schaltungsaufbaus, der erforderlich ist, um mehrere Bits eines individuellen Zellentransistors zu programmieren und zu lesen.

Als technisches Problem liegt der Erfindung die Bereitstellung eines Seitenpuffers, eines nichtflüchtigen Speicherbauelements und eines korrespondierenden Betriebsverfahrens zugrunde, die in der Lage sind, die oben genannten Unzulänglichkeiten des Standes der Technik zu reduzieren oder zu vermeiden und insbesondere verbesserte Programmier- und Lesevorgänge von Mehrpegelspeicherzellen zu ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Seitenpuffers mit den Merkmalen des Patentanspruchs 1, eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Patentanspruchs 3 und eines Verfahrens zum Betrieb eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Patentanspruchs 19. Vorteilhafte Weiter bildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt.
Es zeigen:
1A bis 1C eine schematische Schnittansicht, ein Ersatzschaltbild bzw. ein korrespondierendes Schwellwertspannungs-Kennliniendiagramm einer herkömmlichen nichtflüchtigen Speicherzelle,
2 ein Diagramm zur Darstellung von Schwellwertspannungsverteilungszuständen einer herkömmlichen nichtflüchtigen Mehrbitspeicherzelle,
3 bis 5 Schwellwertspannungsverteilungsdiagramme zur Erklärung eines herkömmlichen Programmiervorgangs einer nichtflüchtigen Mehrbitspeicherzelle,
6 bis 7 Schwellwertspannungsverteilungsdiagramme zur Erklärung eines herkömmlichen Lesevorgangs einer nichtflüchtigen Mehrbitspeicherzelle,
8 eine schematische Darstellung eines erfindungsgemäßen nichtflüchtigen Mehrbitspeicherbauelements,
9 eine schematische Darstellung eines Zeilendecoders und eines Speicherfelds des erfindungsgemäßen Speicherbauelements gemäß 8,
10 ein Schwellwertspannungsverteilungsdiagramm für ein erfindungsgemäßes nichtflüchtiges Mehrbit-Speicherbauelement,
11 ein Blockdiagramm eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements,
12 ein Schaltbild eines Seitenpuffers und assoziierter Schaltungen, die zur Anwendung im erfindungsgemäßen Speicherbauelement gemäß 11 geeignet sind,
13 ein Flussdiagramm zur Erklärung eines LSB-Lesevorgangs in einem MLC-Modus eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements wie demjenigen gemäß 11,
14 bis 18 jeweils ein Schaltbild und ein Schwellwertspannungsverteilungsdiagramm zur Erklärung eines LSB-Lesevorgangs in einem MLC-Modus eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements wie demjenigen gemäß 11,
19 ein Flussdiagramm zur Erklärung eines MSB-Lesevorgangs in einem MLC-Modus eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements wie demjenigen gemäß 11,
20 ein Schaltbild und ein Schwellwertspannungsverteilungsdiagramm zur Erklärung eines Abtastschrittes während des MSB-Lesevorgangs gemäß 19,
21 und 22 Flussdiagramme zur Erklärung eines LSB-Programmiervorgangs bzw. eines MSB-Programmiervorgangs in einem MLC-Modus eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements wie demjenigen gemäß 11,
23 bis 27 jeweils ein Schaltbild und ein Schwellwertspannungsverteilungsdiagramm zur Erklärung eines Programmiervorgangs in einem MLC-Modus eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements wie demjenigen gemäß 11,
28 und 29 Schaltbilder zur Erklärung eines Lese- bzw. Programmiervorgangs in einem SLC-Modus eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements wie demjenigen gemäß 11 und
30 bis 32 Zeitablaufdiagramme zur Erklärung von Funktionen eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements wie demjenigen gemäß 11.
Die Erfindung wird nun anhand von bevorzugten, aber nicht einschränkenden Ausführungsbeispielen der Erfindung beschrieben. Unter Bezugnahme auf 8 umfasst das nichtflüchtige Halbleiterspeicherbauelement dieses Beispiels ein Speicherzellenfeld MCARR, Seitenpufferblöcke PBB<63:0>, erste und zweite globale Eingabeleitungen GDI und nGDI, eine globale Ausgabeleitung GDOUT, y-Adressensignalleitungen Yp<7:0> und Yq<7:0>, Zwischenspeichersignalleitungen LCH<7:0> und Seitenpufferdecoder DECB<63:0>.
Das Speicherzellenfeld MCARR umfasst ein Matrixfeld von Speicherzellen, Wortleitungen WL und Bitleitungen BL. Bei diesem Ausführungsbeispiel sind die Speicherzellen (NAND-Flashspeicherzellentransistoren. Interne Eingabeleitungen IDI<63:0> und nIDI<63:0> und interne Ausgabeleitungen IDOUT<63:0> sind zwischen den Seitenpufferdecodern DECB<63:0> und korrespondierenden Seitenpufferblöcken PBB<63:0> eingeschleift.
Die erste globale Eingabeleitung GDI und die zweite globale Eingabeleitung nGDI übertragen während vorbestimmter Funktionsintervalle, wie einem Lesemodus, einem Programmiermodus und einem Löschmodus, Eingabe- und Steuerdaten mit entgegengesetzten logischen Zuständen. Wie nachfolgend detaillierter beschrieben wird, decodiert jeder der Seitenpufferdecoder DECB<63:0> die Daten GDI und nGDI zusammen mit den y-Adressendaten Yq<7:0> und Yp<7:0>, um die Daten der internen Eingabeleitungen IDI<63:0> und nIDI<63:0> auszugeben. Zudem stellt jeder der Seitenpufferdecoder DECB<63:0> für die globale Ausgabeleitung GDOUT Daten zur Verfügung, die mit den Daten auf den internen Ausgabeleitungen IDOUT<63:0> korrespondieren.
9 zeigt ein schematisches Blockdiagramm von Schaltungen, die mit einer einzelnen Bitleitung BL des nichtflüchtigen Mehrbit-Speicherbauelements gemäß 8 assoziiert sind. In 11 sind ein Speicherzellenfeld 100 (das mit einem Teil des Speicherzellenfelds MCARR gemäß 8 korrespondiert) und ein Zeilendecoder 600 (in 8 nicht gezeigt) dargestellt.
NAND-Flashspeicher sind durch in Reihe geschaltete Ketten von Flashspeicherzellentransistoren charakterisiert, wobei viele parallel geschaltete Ketten einen Speicherblock des Flashspeichers bilden. Jede Kette besteht aus einer Mehrzahl von Flashspeicherzellentransistoren, die entlang einer Bitleitung BL im Speicherblock in Reihe geschaltet sind, und Wortleitungen WL sind mit den Steuergates von jedem Zellentransistor einer entsprechenden Zeile von Zellentransistoren im Speicherblock verbunden. Ein Flashspeicherbauelement kann beispielsweise 16 oder 32 Zellentransistoren in jeder Kette und 4224 Ketten (B/L0, ..., B/L4223) in jedem Speicherblock umfassen.
9 zeigt zwei Ketten von Speicherzellen MC, die jeweils Daten über ein entsprechende geradzahlige Bitleitung BLe oder ungeradzahlige Bit leitung BLo speichern und ausgeben. Das bedeutet, dass gemäß dem Ausführungsbeispiel der vorliegenden Erfindung jede Bitleitung BL aus einer geraden Bitleitung BLe und einer ungeraden Bitleitung BLo besteht. Der Zugriff auf diese gerade und ungerade Bitleitung BLe und BLo wird nachfolgend detaillierter beschrieben.
An entgegengesetzten Enden einer jeden Kette sind Kettenauswahltransistoren angeordnet, die Steuergates aufweisen, die ein Kettenauswahlsignal SSL und ein Masseauswahlsignal GSL empfangen. Generell werden die Auswahlsignale SSL und GSL zum Lesen und Programmieren der Zellentransistoren verwendet. Zudem ist am Ende einer jeden Kette eine gemeinsame Sourceleitung CSL angeordnet, die eine Sourceleitungsspannung der Zellentransistorketten eines jeden Speicherblocks setzt. Wie dargestellt, werden die Wortleitungssignale WL<n:1> und die Auswahlsignale SSL und GSL von einem Zeilendecoder 600 angelegt, der Zeilenadressensignale RADD decodiert.
Für die Erklärung der Verteilungen der Zellentransistorschwellwertspannungen, welche die verschiedenen Zustände des nichtflüchtigen Mehrbit-Speichers eines erfindungsgemäßen Ausführungsbeispiels bilden, wird auf 10 Bezug genommen. Es versteht sich, dass die in 10 dargestellten Spannungswerte lediglich beispielhaft sind. im erfindungsgemäßen Ausführungsbeispiel korrespondiert ein in jedem Zellentransistor gespeicherter logischer Wert wenigstens mit einem von vier Schwellwertspannungsverteilungszuständen. Wie aus 10 ersichtlich ist, beschreiben die vorliegenden Beispiele nämlich die Anwendung eines Gray-Codierungsschemas, in dem 2-Bit-Logikwerte „11", „10", „00" und „01" jeweils basierend auf vier aufeinander folgende Schwellwertspannungsverteilungen (d.h. vier verschiedene Datenzustände) festgelegt sind.
Bei diesem Ausführungsbeispiel sind die mit jedem Datenzustand assoziierten Schwellwertspannungsbereiche in Tabelle 1 dargestellt.
Tabelle 1
Zudem wird in diesem Ausführungsbeispiel jeder Datenzustand so bestimmt, dass er aus einem ersten Bitdatenwert und einem zweiten Bitdatenwert aufgebaut ist, wobei der erste Bitdatenwert ein Datenwert eines niederwertigsten Bits (LSB) ist und der zweite Bitdatenwert ein Datenwert eines höchstwertigen Bits (MSB) ist. Diese Festlegungen sind nachfolgend in Tabelle 2 dargestellt.
Tabelle 2
Wie aus Tabelle 2 ersichtlich ist, weisen der erste und vierte Datenzustand den gleichen ersten Bitdatenwert (d.h. „1 ") auf, und der zweite und dritte Datenzustand weisen den gleichen ersten Bitdatenwert (d.h. „0") auf. Zudem weisen der erste und zweite Datenzustand den gleichen zweiten Bitdatenwert (d.h. „1") auf, und der dritte und vierte Datenzustand weisen den gleichen zweiten Bitdatenwert (d.h. „0") auf.
Unter weiterer Bezugnahme auf 10 werden eine erste, zweite und dritte Lesespannung VR1, VR2 und VR3 an die Wortleitungen WL angelegt, um den Datenzustand des Zellentransistors zu bestimmen, d.h. um zu bestimmen, welcher 2-Bit-Wert im Zellentransistor gespeichert ist. Die Lesespannungen sind auf Werte in den Intervallen zwischen den Schwellwertspannungsverteilungen der Datenzustände gesetzt und bei diesem Ausführungsbeispiel entsprechen die Lesespannungen VR1, VR2 und VR3 einem Wert von 0V, 1V bzw. 2V.
Es wird beispielsweise ein Lesevorgang angenommen, bei dem die dritte Lesespannung VR3 an die mit einer ausgewählten Speicherzelle MCsel verbundene Wortleitung WL1 angelegt wird. In diesem Fall wird die ausgewählte Speicherzelle MCsel in Reaktion auf die dritte Lesespannung VR3 leitend geschaltet und die korrespondierende Bitleitung BL wird auf die Massespannung VSS getrieben, wenn die Speicherzelle MCsel mit einem Datenzustand von „11 ", „10" oder „00" programmiert ist. Im Gegensatz dazu bleibt die Speicherzelle MCsel gesperrt und die korrespondierende Bitleitung bleibt auf ihren Anfangsspannungszustand, wenn die Speicherzelle MCsel mit einem Datenzustand „01" programmiert ist. Wie nachfolgend detaillierter beschrieben wird, werden die Lesespannungen VR1, VR2 und VR3 während eines Lesebetriebsmodus selektiv an die ausgewählte Wortleitung WL1 angelegt, um den gespeicherten Datenzustand der ausgewählten Speicherzelle MCsel zu bestimmen.
Zudem sind in 10 eine erste, zweite und dritte Verifizierungslesespannung VF1, VF2 und VF3 dargestellt. Wie nachfolgend detaillierter beschrieben wird, werden diese Spannungen zur Verifizierung von Lesevorgängen angewendet, die ausgeführt werden, um eine korrekte Programmierung des ersten und zweiten Bitdatenwertes in der ausgewählten Speicherzelle MCsel zu bestätigen. Die Verifizierungslesespannungen VF1, VF2 und VF3 werden auf Werte in die Nähe der minimalen Schwellwertspannung der zweiten, dritten bzw. vierten Schwellwertspannungsverteilung gesetzt. In diesem Ausführungsbeispiel sind die Verifizierungslesespannungen VF1, VF2 und VF3 auf ungefähr 0,3V, 1,3V bzw. 2,3V gesetzt.
11 zeigt ein Blockdiagramm eines Ausführungsbeispiels eines erfindungsgemäßen nichtflüchtigen Mehrbit-Speicherbauelements. Wie nachfolgend im Detail beschrieben wird, kann das nichtflüchtige Mehrbit-Speicherbauelement sowohl in einem Mehrpegelzellenmodus (MLC-Modus) als auch in einem Einpegelzellenmodus (SLC-Modus) betrieben werden. Unter Bezugnahme auf 11 bezeichnen Bezugszeichen 100 und 600 das Speicherzellenfeld bzw. den Zeilendecoder, die oben in Verbindung mit 9 beschrieben wurden. Zudem zeigt 11 eine Vorspannungs- und Auswahlschaltung 400, einen Hauptzwischenspeicher 200, einen Cachezwischenspeicher 300, eine Umschaltschaltung (SW) 500, eine Abtasteinheit 700, eine Vorladeeinheit 800, eine Ausgabeeinheit 900 und einen Decoder 1000. Eine beispielhafte Schaltungskonfiguration von jeder dieser Komponenten ist in 12 dargestellt.
Unter gemeinsamem Bezug auf die 11 und 12 fungiert die Vorspannungs- und Auswahlschaltung 400 zum Auswählen der geraden Bitleitung BLe und der ungeraden Bitleitung BLo und zum Einstellen der geraden Bitleitung BLe und der ungeraden Bitleitung BLo auf passende Spannungen während der Lese-, Programmier- und Löschbetriebsmodi. Wie aus 12 ersichtlich ist, umfasst die Vorspannungs- und Auswahl schaltung 400 zwei Transistoren, die von einem hohen geraden Abschirmsteuersignal SHLDe_VDD bzw. von einem hohen ungeraden Abschirmsteuersignal SHLDo_VDD gategesteuert werden, um die Versorgungsspannung VDD selektiv an die gerade Bitleitung BLe oder die ungerade Bitleitung BLo anzulegen. Analog werden zwei Transistoren auf ein niedriges gerades Abschirmsteuersignal SHLDe_GND bzw. ein niedriges ungerades Abschirmsteuersignal SHLDo_GND gategesteuert, um die Versorgungsspannung VSS selektiv an die gerade Bitleitung BLe oder die ungerade Bitleitung BLo anzulegen. Zudem werden zwei Transistoren zur Auswahl der geraden Bitleitung BLe oder der ungeraden Bitleitung BLo verwendet. Die zwei Transistoren sind dazu in die gerade Bitleitung BLe bzw. die ungerade Bitleitung BLo eingeschleift und werden auf ein gerades Bitleitungsauswahlsignal BLSLTe und ein ungerades Bitleitungsauswahlsignal BLSLTo gategesteuert.
Weiter ist in 12 ein Transistor dargestellt, der ein Abtastknotenblockiersignal SOBLK empfängt. Dieser Transistor steuert den Zugriff der Vorspannungs- und Auswahlschaltung 400 auf eine Hauptbitleitung BLm.
Die oben erwähnten Steuersignale SHLDe_VDD, SHLDo_VDD, BLSLTe, BLSLTo und SOBLK sind vorzugsweise hohe Spannungsgatesignale, welche die Versorgungsspannung VDD übersteigen.
In diesem Ausführungsbeispiel wirkt die nicht ausgewählte der geraden Bitleitung BLe und der ungeraden Bitleitung BLo als eine Interferenzabschirmleitung. Die Erfindung ist jedoch nicht auf eine solche Anordnung beschränkt, und sie kann in der Tat auch auf Konfigurationen mit einer einzelnen Bitleitung BL angewendet werden (d.h. ohne gerade und ungerade Bitleitungen BLe und BIo).
In den 11 und 12 bezeichnet NSEN einen Abtastknoten, der angepasst ist, den Spannungspegel der Bitleitung BLm zu reflektieren. Wie aus 12 ersichtlich ist, ist der Abtastknoten NSEN selektiv über einen Bitleitungsabsperrtransistor mit der Bitleitung BLm verbunden, der auf ein Bitleitungsabsperrsignal BLSHF reagiert. In diesem Ausführungsbeispiel ist der Bitleitungsabsperrtransistor ein NMOS-Transistor für niedrige Spannung.
Die Vorladeeinheit 800 lädt den Abtastknoten NSEN auf eine vorbestimmte Vorladespannung vor. Bei diesem Ausführungsbeispiel entspricht die Vorladespannung der Versorgungsspannung VDD. Wenn eine ausgewählte Speicherzelle MCsel eine „An-Zelle" ist, nimmt der Spannungspegel des Abtastknotens NSEN auf die Massespannung VSS ab. Andererseits kann der Abtastknoten NSEN in Abhängigkeit von Betriebsvorgängen des Hauptzwischenspeichers 200 und des Cachezwischenspeichers 300 (später beschrieben) auf der Versorgungsspannung VDD gehalten werden oder nicht, wenn die ausgewählte Speicherzelle MCsel als eine „Aus-Zelle" bestimmt wird. Die Vorladeeinheit 800 dieses Ausführungsbeispiels umfasst einen PMOS-Transistor, der einen mit der Versorgungsspannung VDD verbundenen Sourceanschluss aufweist und von einem Vorladesignal LOAD gategesteuert wird.
Die Ausgabetreibereinheit 900 wird in Reaktion auf eine Ausgabe des Decoders 100 freigegeben. Eine interne Ausgabeleitung IDOUT wird auf eine vorbestimmte Ausgabetreiberspannung geladen, die von Hauptzwischenspeicherdaten abhängig ist, die im Hauptzwischenspeicherknoten NLATM gespeichert sind. Die interne Ausgabeleitung IDOUT ist elektrisch vom Hauptzwischenspeicherknoten NLATM und von internen Datensignalen DI und nDI isoliert. Dadurch wird ein unbeabsichtigtes Treiben des Hauptzwischenspeicherknotens NLATM vermieden, das von Daten verursacht wird, die auf die interne Ausgabeleitung IDOUT geladen werden.
Bei diesem Ausführungsbeispiel umfasst die Ausgabetreibereinheit 900 einen ersten und zweiten Ausgabetreibertransistor 220, die in Reihe zwischen einer Ausgabetreiberspannung und der internen Ausgabeleitung IDOUT eingeschleift sind. Der erste Ausgabetreibertransistor wird durch den Hauptzwischenspeicherknoten NLATM gategesteuert, während der zweite Ausgabetreibertransistor von einem Hauptcachetreibersignal DIO_M<7:0> gategesteuert wird. Bei diesem Ausführungsbeispiel entspricht die Ausgabetreiberspannung der Massespannung VSS.
Gemäß diesem Ausführungsbeispiel wird die interne Ausgabeleitung IDOUT in Reaktion auf den Übergang der Ausgabe des Decoders 1000 auf einen logischen Zustand „H" auf die Massespannung VSS getrieben, wenn der Hauptzwischenspeicherknoten NLATM auf logisch „H" ist. Andererseits wird der erste Ausgabetreibertransistor sperrend geschaltet, wenn der Hauptzwischenspeicherknoten NLATM auf logisch „L" ist. In diesem Fall behält unabhängig davon, ob der Spannungspegel der Ausgabe des Decoders 1000 auf einen logischen Zustand „H" wechselt, die interne Ausgabeleitung IDOUT ihren hohen Spannungszustand. Bei diesem Ausführungsbeispiel entspricht der hohe Spannungszustand der internen Ausgabeleitung IDOUT der Versorgungsspannung VDD.
Wie dargestellt ist, umfassen die Hauptzwischenspeichereinheit 200 und der Cachezwischenspeicher 300 jeweils eine Zwischenspeicherschaltung sowie einen ersten und zweiten Übertragungstransistor. Der erste und zweite Übertragungstransistor der Hauptzwischenspeichereinheit 200 werden zum Empfangen von Seitenpuffersetz- bzw. Seitenpufferrücksetzsignalen PBRST<0:7> und PBSET<0:7> gategesteuert. Der erste und zweite Übertragungstransistor des Cachezwischenspeichers 300 werden zum Empfangen der internen Datensignale IDI bzw. nIDI gategesteuert. Zudem ist ein Hauptzwischenspeichertreibertransistor wie in 12 dargestellt verschaltet, um den Hauptzwischenspeicher 200 in Reaktion auf das Hauptzwischenspeichertreibersignal DIO_M<0:7> zu treiben. Ähnlich ist ein Cachezwischenspeichertreibertransistor wie dargestellt verschaltet, um den Cachezwischenspeicher 300 in Reaktion auf ein Cachezwischenspeichertreibersignal DIO_C<0:7> zu treiben. Allgemein werden das Hauptzwischenspeichertreibersignal DIO_M<0:7> und das Cachezwischenspeichertreibersignal DOI_C<0:7> durch Decodieren von y-Adressensignalen erhalten.
Die Abtasteinheit 700 arbeitet gesteuert von einem Zwischenspeichersignal LCH, einem Umspeichersignal DUMP, dem Abtastknoten NSEN und dem Cachezwischenspeicher 700. Bei diesem Ausführungsbeispiel umfasst die Abtasteinheit 700 vier Transistoren, die zwischen dem Hauptzwischenspeicher 200 und einem Referenzpotential (Masse) wie dargestellt eingeschleift sind. Wie später erläutert wird, wirkt diese Schaltung als gemeinsame Abtast- und Umspeichereinheit für den Seitenpuffer.
Die Umschaltschaltung 500 dieses Ausführungsbeispiels umfasst einen zwischen der Hauptzwischenspeichereinheit 200 und der Cachezwischenspeichereinheit 300 eingeschleiften Transistor. Dieser Transistor arbeitet in Reaktion auf ein Abtastsignal INIT_Sens<0:7>.
Der Decoder 1000 weist zwei primäre Funktionen auf, die beide von den y-Adressensignalen Yp<7:0> und Yq<0:7> abhängig sind. Erstens steuert der Decoder 1000 eine Übertragung von Ausgabedaten, die mit den Daten auf der internen Ausgabeleitung IDOUT korrespondieren, an eine externe Ausgabeleitung DataLine. Bei diesem Ausführungsbeispiel wird diese Steuerung durch die Erzeugung einer Gatespannung beeinflusst, die an die Ausgabeeinheit 900 gemäß einem Freigabesignal nWORE-nable und den y-Adressensignalen Yp<7:0> und Yq<0:7> angelegt wird. Zweitens decodiert der Seitenpufferdecoder 1000 Daten, die mit Eingabedaten DI und nDI korrespondieren, in die ersten Eingabedaten IDI bzw. in die zweiten Eingabedaten nIDI. Dies wird wieder gemäß den y-Adressensignalen Yp<7:0> und Y1<0:7> ausgeführt. Im speziellen Beispiel von 12 umfasst der Decoder 1000 zwei NOR-Gatter und zwei NAND-Gatter, die wie dargestellt verschaltet sind. Es versteht sich jedoch, dass auch andere Kombinationen von logischen Elementen angewendet werden können.
Als nächstes wird eine beispielhafte Ausführung des Betriebs des nichtflüchtigen Mehrpegel-Speichers der 11 und 12 beschrieben. Zuerst wird ein LSB-Lesevorgang eines MLC-Seitenpufferbetriebsmodus unter Bezugnahme auf das Flussdiagramm von 13, die Schaltbilder der 14 bis 18 und das Zeitablaufdiagramm von 31 beschrieben.
Der LSB-Lesevorgang des MLC-Seitenpufferbetriebsmodus ist generell durch einen ersten Abtastvorgang mit der Lesespannung VR1 gemäß 10, gefolgt von einem zweiten Abtastvorgang mit der Lesespannung VR3 gemäß 10 charakterisiert. Zur einfacheren Bezugnahme enthält jede der 14 bis 18 ein Diagramm von Schwellwertspannungsdarstellungen, wobei „A" mit der Lesespannung VR1, „B" mit der Lesespannung VR2 und „C" mit der Lesespannung VR3 korrespondiert.
Unter Bezugnahme auf die 13, 14 und 31 wird anfänglich in einem Schritt 1301 die (Haupt-)Bitleitung BL entladen und der Seitenpuffer zurückgesetzt. Allgemein wird der Seitenpuffer durch Aktivieren des Seitenpufferrücksetzsignals PBRST und des Hauptzwischenspeichertreibersignals DIO_M zurückgesetzt. Daher geht der Hauptzwischenspeicherknoten NLATM auf „Hoch".
Dann wird im Schritt 1302 die Bitleitung BL vorgeladen, wie in 15 dargestellt ist. Hierbei wechselt das Lastsignal LOAD auf niedrigen Pegel, um die Referenzspannung mit dem Abtastknoten zu verbinden, und die Hauptbitleitung BL wird durch Aktivieren der Steuersignale BLSLTe, SOBLK und BLSHF mit der geraden Bitleitung BLe verbunden.
Dann wird im Schritt 1303 die Bitleitung entwickelt, wie in 16 dargestellt ist. Hierbei ist das Steuersignal BLSHF deaktiviert, so dass die Hauptbitleitung von der geraden Bitleitung BLe abgeschirmt wird.
Dann wird im Schritt 1304 ein Abtast- und Zwischenspeichervorgang in Bezug auf die Lesespannung „A" (VR1 gemäß 10) ausgeführt, wie in 17 dargestellt ist. Wie gezeigt, sind das Steuersignal BLSHF, das Seitenpuffersetzsignal PBSET und das Zwischenspeichersignal LCH aktiviert. Daher bleibt der Hauptzwischenspeicher 200 in Abhängigkeit vom Zustand des Abtastknotens NSEN entweder im vorher gesetzten Zustand oder wird logisch umgeschaltet.
Dann werden Schritte 1305, 1306 und 1307 auf die gleiche Weise ausgeführt, wie vorher zu den Schritten 1301, 1302 und 1303 beschrieben. Der zweite Vorladeschritt 1305 umfasst jedoch nicht das Zurücksetzen des Hauptzwischenspeichers. Zudem wird der Abtast- und Zwischenspeichervorgang gemäß Schritt 1307 in Bezug auf die Lesespannung „C" (VR3 gemäß 10) ausgeführt. Schritt 1307 ist allgemein in 18 dargestellt, in der eine inverse Abtastung in Bezug auf die Lesespannung „C" gezeigt ist. Hierbei sind die Steuersignale BLSLTe, SOBLK und BLSHF, das Seitenpufferrücksetzsignal PBRST und das Zwischenspeichersignal LCH alle aktiviert. Daher behält der Hauptzwischenspeicher 200 in Abhängigkeit vom Zustand des Abtastknotens NSEN entweder seinen vorher gesetzten Zustand oder wird logisch umgeschaltet.
Schritt 1308 von 13 bezeichnet allgemein ein Wiedergewinnungsintervall bzw. Erholintervall, das nach dem zweiten Abtastschritt 1307 auftritt, und Schritt 1309 bezeichnet allgemein einen Datenausgabeschritt, in dem die Daten, die am Hauptzwischenspeicherknoten NLAT erscheinen, an die externe Datenleitung Dateline ausgegeben werden.
Ein MSB-Lesevorgang eines MLC-Seitenpufferbetriebsmodus wird unter Bezugnahme auf das Flussdiagramm von 19, das Schaltbild von 20 und das Zeitablaufdiagramm von 32 beschrieben. Der MSB-Lesevorgang des MLC-Seitenpufferbetriebsmodus ist generell durch einen Abtastvorgang mit der Lesespannung VR2 gemäß 10 charakterisiert.
Unter Bezugnahme auf 19 umfasst der MSB-Lesevorgang einen Bitleitungsentlade- und Seitenpufferrücksetzschritt 1901, einen Bitleitungsvorladeschritt 1902, einen Bitleitungsentwicklungsschritt 1303, einen Abtastschritt 1904, einen Erholschritt 1905 und einen Datenausgabeschritt 1906. Diese Schritte entsprechen im Wesentlichen den gleichnamigen vorherigen Schritten der zuvor beschriebenen 13, außer dass der Abtastschritt 1904 in Bezug auf die Lesespannung „B" (VR2) ausgeführt wird. Daher wird hier, um Wiederholungen zu vermeiden, auf eine ausführliche Beschreibung der 19 verzichtet. Das Schaltbild von 20 zeigt den Abtastschritt 1904. Zur einfacheren Bezugnahme enthält jede der 14 bis 18 ein Diagramm von Schwellwertspannungsdarstellungen, wobei „A" mit der Lesespannung VR1, „B" mit der Lesespannung VR2 und „C" mit der Lesespannung VR3 korrespondiert. Hierbei sind die Steuersignale BLSLTe, SOBLK und BLSHF, das Seitenpufferrücksetzsignal PBRST und das Zwischenspeichersignal LCH alle aktiviert. Daher behält der Hauptzwischenspeicher 200 in Abhängigkeit vom Zustand des Abtastknotens NSEN entweder seinen vorher gesetzten Zustand oder wird logisch umgeschaltet.
Ein Programmiervorgang eines MLC-Seitenpufferbetriebsmodus wird unter Bezugnahme auf die Flussdiagramme der 21 und 22, die Schaltbilder der 23 bis 27 und das Zeitablaufdiagramm von 30 beschrieben. Im nachfolgenden Ausführungsbeispiel werden die nichtflüchtigen Speicherzellen selektiv in irgendeinen von wenigstens einem ersten, zweiten, dritten oder vierten Schwellwertspannungszustand programmiert, wobei der erste, zweite, dritte und vierte Schwellwertspannungszustand die Datenwerte „11", „10", „00" bzw. „01" definieren.
Der MLC-Programmiervorgang umfasst einen LSB-Programmiervorgang gefolgt von einem MSB-Programmiervorgang. Der LSB-Programmiervorgang wird durch das Flussdiagramm von 21 dargestellt, und der MSB-Programmiervorgang wird durch das Flussdiagramm von 22 repräsentiert. Durch einen Vergleich dieser Flussdiagramme wird ersichtlich, dass der LSB- und MSB-Programmiervorgang im Wesentlichen gleich sind, außer dem Anfangsleseschritt 2211 und den zweifachen Leseverifizierungsschritten 2209a und 2209b des MSB-Programmiervorgangs.
Insbesondere umfasst der LSB-Programmiervorgang ein Setzen des Cachezwischenspeichers (Schritt 2102) ein Laden von Daten (Schritt 2102), ein Setzen des Hauptzwischenspeichers (Schritt 2103), einen Datenumspeichervorgang (Schritt 2104) und einen Vorgang zur Freigabe einer hohen Spannung (Schritt 2105). Zudem umfasst der LSB-Programmiervorgang einen Aufbau der Bitleitung BL (Schritt 2106), eine Programmierausführung (Schritt 2107), ein Erholintervall (Schritt 2108), eine Leseverifizierung (Schritt 2109) und ein Abtastintervall (Schritt 2110). Jeder dieser Schritte wird nachfolgend im Zusammenhang mit dem MSB-Programmiervorgang detaillierter beschrieben.
Der MSB-Programmiervorgang wird nun im Detail unter Bezugnahme auf das Flussdiagramm von 22, auf das Zeitablaufdiagramm von 30 und auf die Schaltbilder der 23 bis 27 beschrieben. Anfänglich wird im Schritt 2201 der Cachezwischenspeicher 300 durch Aktivieren des Cachezwischenspeichertreibersignals DIO_C und in Reaktion auf das Datensignal DI gesetzt. Dies ist in 24 dargestellt. Dann werden im Schritt 2202 Daten in den Cachezwischenspeicher 300 geladen, wie in 23 dargestellt ist. Dann wird unter Bezugnahme auf das Zeitablaufdiagramm gemäß 3 der Hauptzwischenspeicher 200 im Schritt 2103 gesetzt und ein Datenumspeichervorgang im Schritt 2104 ausgeführt.
Dann wird im Schritt 2211 ein anfänglicher Lesevorgang ausgeführt, in dem das Umschaltbauelement 500 auf das Steuersignal INIT_Sens reagiert, um den Cachezwischenspeicher 300 mit einem Eingabeknoten des Hauptzwischenspeichers 200 zu verbinden. Zusätzlich wird das Zwischenspeichersteuersignal leitend geschaltet und das Umspeichersteuersignal wird sperrend geschaltet. Der Anfangslesevorgang ist in 25 dargestellt.
Unter Bezugnahme auf 30 wird nach dem Anfangslesevorgang der Vorgang zur Freigabe einer hohen Spannung im Schritt 2105 ausgeführt, die Bitleitung BL wird im Schritt 2106 aufgesetzt und eine Programmierung der Zielspeicherzelle wird im Schritt 2107 ausgeführt. Der Programmierungsausführung folgt ein Erholintervall im Schritt 2108.
Dann werden in Schritten 2209a und 2209b ein erster und ein zweiter Leseverifizierungsvorgang ausgeführt. Bei diesem Ausführungsbeispiel ist eine erste Leseverifikation ein Verifizierungsvorgang mit dem Wert „00", in dem das Zwischenspeichersteuersignal LCH sperrend geschaltet ist, das Umspeichersteuersignal DUMP leitend geschaltet ist und das Umschaltbauelement 500 den Cachezwischenspeicher 300 vom Eingabeknoten der Hauptzwischenspeicherschaltung 200 trennt. Die zweite Leseverifikation ist ein Verifizierungsvorgang mit dem Wert „01 ", in dem das Zwischenspeichersteuersignal LCH leitend geschaltet ist, das Umspeichersteuersignal DUMP sperrend geschaltet ist und das Umschaltbauelement 500 den Cachezwischenspeicher 300 vom Eingabeknoten der Hauptzwischenspeicherschaltung 200 trennt. Dieser erste und zweite Leseverifizierungsvorgang sind in 26 bzw. 27 dargestellt.
Schritt 2210 bezeichnet ein Abtastintervall, in dem eine Abschätzung gemacht wird, ob die Zielspeicherzelle basierend auf Ergebnissen des ersten und zweiten Leseverifizierungsvorgangs ausreichend programmiert worden ist. Wenn die Zielspeicherzelle nicht ausreichend programmiert worden ist, kehrt die Programmiersequenz zum Bitleitungsaufsetzschritt 2206 zurück und führt die nachfolgenden Prozessschritte aus, bis eine ausreichende Programmierung der Zielspeicherzelle verifiziert ist.
Nun wird die Funktion des Einpegelzellenmodus (SLC-Modus) unter Bezugnahme auf die 28 und 29 beschrieben. 28 zeigt den Lesevorgang des SLC-Betriebsmodus. Der Lesevorgang des SLC-Modus wird auf die gleiche Weise wie der vorher beschriebene MSB-Lesevorgang des MLC-Betriebsmodus ausgeführt. Daher wird hier auf eine detaillierte Beschreibung des Lesevorgangs des SLC-Modus zur Vermeidung von Wiederholungen verzichtet.
29 zeigt den Programmiervorgang des SLC-Betriebsmodus. Der SLC-Programmiervorgang ist durch ein Vorladen der Programmierdaten in die Cachezwischenspeicherschaltung 300 charakterisiert. Der Ladepfad erstreckt sich über die geteilte Abtastschaltung 700 und die Hauptzwischenspeicherschaltung 200, wie in 29 dargestellt ist. Das Vorladen der Programmierdaten in die Cachezwischenspeicherschaltung 300 erhöht die Betriebsgeschwindigkeit des SLC-Programmiervorgangs.

Claims

Seitenpuffer für ein nichtflüchtiges Speicherbauelement mit einer Hauptzwischenspeicherschaltung (200), einer Cachezwischenspeicherschaltung (300) und einer geteilt genutzten Abtastschaltung (700), welche die Hauptzwischenspeicherschaltung in Reaktion auf Spannungen an einem Abtastknoten (NSEN) und der Cachezwischenspeicherschaltung selektiv mit einem Referenzpotential verbindet.
Seitenpuffer nach Anspruch 1, wobei – der Abtastknoten (NSEN) selektiv mit einer Bitleitung eines Speicherzellenfelds (100) des nichtflüchtigen Speicherbauelements verbunden ist, – die Hauptzwischenspeicherschaltung einen ersten und einen zweiten Hauptzwischenspeicherknoten umfasst, wobei der erste Hauptzwischenspeicherknoten selektiv mit dem Abtastknoten verbunden ist, – ein Zwischenspeichereingabeknoten selektiv mit dem ersten und dem zweiten Hauptzwischenspeicherknoten verbunden ist, – die Cachezwischenspeicherschaltung einen ersten und einen zweiten Cachezwischenspeicherknoten umfasst, – eine Umschaltschaltung (500) bereitgestellt ist, die selektiv den zweiten Cachezwischenspeicherknoten mit dem Zwischenspeichereingabeknoten verbindet, und – die geteilte Abtastschaltung zwischen dem Zwischenspeichereingabeknoten und dem Referenzpotential eingeschleift ist, wobei die geteilte Abtastschaltung den Zwischenspeichereingabeknoten in Reaktion auf die Spannung am Abtastknoten und eine Spannung am ersten Cachezwischenspeicherknoten selektiv mit dem Referenzpotential verbindet.
Nichtflüchtiges Speicherbauelement mit – einem nichtflüchtigen Speicherzellenfeld (100) und – einem Seitenpuffer, dadurch gekennzeichnet, dass – der Seitenpuffer ein solcher nach Anspruch 1 oder 2 ist.
Nichtflüchtiges Speicherbauelement nach Anspruch 3, wobei die geteilt genutzte Abtastschaltung umfasst: – einen ersten und einen zweiten Transistor, die parallel zwischen dem Hauptzwischenspeichereingabeknoten und einem Zwischenknoten eingeschleift sind, und – einen dritten und einen vierten Transistor, die parallel zwischen dem Zwischenknoten und dem Referenzpotential eingeschleift sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 4, wobei ein Gate des zweiten Transistors mit dem ersten Cachezwischenspeicherknoten verbunden ist und wobei ein Gate des dritten Transistors mit dem Abtastknoten verbunden ist.
Nichtflüchtiges Speicherbauelement nach Anspruch 4 oder 5, wobei ein Gate des ersten Transistors mit einem Zwischenspeichersteuersignal verbunden ist und wobei ein Gate des vierten Transistors mit einem Umspeichersteuersignal verbunden ist.
Nichtflüchtiges Speicherbauelement nach Anspruch 6, wobei das Speicherbauelement in einem Mehrpegelzellenmodus (MLC-Modus) betreibbar ist, der eine Programmiersequenz für ein niederwertiges Bit (LSB) und eine Programmiersequenz für ein höchstwertiges Bit (MSB) umfasst, und wobei die MSB-Programmiersequenz einen Anfangslesevorgang umfasst, in dem (a) das Umschaltbauelement auf ein Anfangsabtaststeuersignal reagiert, um den zweiten Cachezwischenspeicherknoten mit dem Zwischenspeichereingabeknoten zu verbinden, (b) der erste Transistor in Reaktion auf das Zwischenspeichersteuersignal leitend geschaltet wird und (c) der vierte Transistor in Reaktion auf das Umspeichersteuersignal sperrend geschaltet wird.
Nichtflüchtiges Speicherbauelement nach Anspruch 7, wobei im MLC-Modus die nichtflüchtigen Speicherzellen selektiv in einen der ersten, zweiten, dritten oder vierten Schwellwertspannungszustände programmierbar sind und wobei der erste, zweite, dritte und vierte Schwellwertspannungszustand Datenwerte „11 ", „10", „00" bzw. „01" definieren.
Nichtflüchtiges Speicherbauelement nach Anspruch 7 oder 8, wobei die MSB-Programmiersequenz weiter nach dem Anfangslesevorgang einen MSB-Programmierausführvorgang während dem eine Speicherzelle programmiert wird, und wenigstens einen MSB-Verifizierungsvorgang umfasst, während dem die Schwellwertspannung der programmierten Speicherzelle verifiziert wird.
Nichtflüchtiges Speicherbauelement nach Anspruch 9, wobei der wenigstens eine MSB-Verifizierungsvorgang einen Verifizierungsvorgang für „00" umfasst, während dem (a) das Zwischenspeichersteuersignal und das Umspeichersteuersignal den ersten bzw. vierten Transistor sperrend schalten und (b) das Umschaltbauelement den zweiten Cachezwischenspeicherknoten vom Zwischenspeichereingabeknoten trennt.
Nichtflüchtiges Speicherbauelement nach Anspruch 9 oder 10, wobei der wenigstens eine MSB-Verifizierungsvorgang einen Verifizierungsvorgang für „01" umfasst, während dem (a) das Zwischen speichersteuersignal den ersten Transistor leitend schaltet, (b) das Umspeichersteuersignal den vierten Transistor sperrend schaltet und (c) das Umschaltbauelement den zweiten Zwischenspeicherknoten des Cachezwischenspeichers vom Zwischenspeichereingabeknoten trennt.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 3 bis 11, wobei das Speicherbauelement in einem Einpegelzellenmodus (SLC-Modus) und im Mehrpegelzellenmodus (MLC-Modus) betreibbar ist.
Nichtflüchtiges Speicherbauelement nach Anspruch 12, wobei der SLC-Modus eine SLC-Programmiersequenz umfasst, während der Programmierdaten in die Cachezwischenspeicherschaltung vorgeladen werden.
Nichtflüchtiges Speicherbauelement nach Anspruch 12 oder 13, wobei der MLC-Modus einen MLC-Programmiervorgang umfasst, der eine Programmiersequenz für ein niederwertigstes Bit (LSB) gefolgt von einer Programmiersequenz für ein höchstwertiges Bit (MSB) umfasst.
Nichtflüchtiges Speicherbauelement nach Anspruch 14, wobei die MSB-Programmiersequenz einen Anfangslesevorgang umfasst, in dem das Umschaltbauelement in Reaktion auf ein Steuersignal die Cachezwischenspeicherschaltung mit der Hauptzwischenspeicherschaltung verbindet und die geteilte Abtastschaltung die Hauptzwischenspeicherschaltung in Reaktion auf eine Spannung am Abtastknoten selektiv mit dem Referenzpotential verbindet.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 3 bis 15, wobei das nichtflüchtige Speicherzellenfeld Flashspeicherzellen vom NAND-Typ umfasst.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 9 und 11 bis 16, wobei der wenigstens eine MSB-Verifizierungsvorgang einen Verifizierungsvorgang für „00" umfasst, während dem das Umschaltbauelement in Reaktion auf ein Steuersignal die Cachezwischenspeicherschaltung von der Hauptzwischenspeicherschaltung trennt und die geteilt genutzte Abtastschaltung die Hauptzwischenspeicherschaltung in Reaktion auf entsprechende Spannungen am Abtastknoten und in der Cachezwischenspeicherschaltung mit dem Referenzpotential verbindet.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 9, 10 und 12 bis 17, wobei der wenigstens eine MSB-Verifizierungsvorgang einen Verifizierungsvorgang für „01" umfasst, während dem das Umschaltbauelement die Cachezwischenspeicherschaltung von der Hauptzwischenspeicherschaltung trennt.
Verfahren zum Betrieb eines nichtflüchtigen Speicherbauelements, gekennzeichnet durch die Verwendung einer geteilt genutzten Abtastschaltung (700), um eine Hauptzwischenspeicherschaltung (200) in Reaktion auf Spannungen an einem Abtastknoten (NSEN) und einer Cachezwischenspeicherschaltung (300) selektiv mit einem Referenzpotential zu verbinden.
Verfahren nach Anspruch 19, welches weiter ein selektives Betreiben des Speicherbauelements sowohl in einem Einpegelzellenmodus (SLC-Modus) als auch in einem Mehrpegelzellenmodus (MLC-Modus) umfasst.
Verfahren nach Anspruch 20, wobei der SLC-Modus eine SLC-Programmiersequenz umfasst, während der Programmierdaten in die Cachezwischenspeicherschaltung vorgeladen werden.
Verfahren nach Anspruch 20 oder 21, wobei der MLC-Modus einen MLC-Programmiervorgang umfasst, der eine Programmiersequenz für ein niederwertigstes Bit (LSB) gefolgt von einer Programmiersequenz für ein höchstwertiges Bit (MSB) umfasst.
Verfahren nach Anspruch 22, wobei die MSB-Programmiersequenz einen Anfangslesevorgang umfasst, in dem das Umschaltbauelement in Reaktion auf ein Steuersignal die Cachezwischenspeicherschaltung mit der Hauptzwischenspeicherschaltung verbindet und die geteilt genutzte Abtastschaltung die Hauptzwischenspeicherschaltung in Reaktion auf eine Spannung am Abtastknoten selektiv mit dem Referenzpotential verbindet.
Verfahren nach einem der Ansprüche 19 bis 23, wobei ein nichtflüchtiges Speicherbauelement nach einem der Ansprüche 3 bis 18 betrieben wird und das Verfahren weiter umfasst: – Ausführen eines Mehrpegelzellen-Programmiervorgangs (MLC-Programmiervorgang), der eine Programmiersequenz für ein niederwertiges Bit (LSB) gefolgt von einer Programmiersequenz für ein höchstwertiges Bit (MSB) umfasst, wobei die MSB-Programmiersequenz einen Anfangslesevorgang umfasst, in dem das Umschaltbauelement auf ein Anfangsabtaststeuersignal reagiert, um den zweiten Cachezwischenspeicherknoten mit dem Zwischenspeichereingabeknoten zu verbinden, und die geteilt genutzte Abtastschaltung den Zwischenspeichereingabeknoten in Reaktion auf eine Spannung am Abtastknoten selektiv mit dem Referenzpotential verbindet.
Verfahren nach Anspruch 24, wobei die MSB-Programmiersequenz weiter nach dem Anfangslesevorgang einen MSB-Programmierungsausführvorgang während dem eine Speicherzelle programmiert wird, und wenigstens einen MSB-Verifizierungsvorgang umfasst, während dem die Schwellwertspannung der programmierten Speicherzelle verifiziert wird.
Verfahren nach Anspruch 25, wobei der wenigstens eine MSB-Verifizierungsvorgang einen Verifizierungsvorgang für „00" umfasst, während dem das Umschaltbauelement in Reaktion auf ein Anfangsabtaststeuersignal den zweiten Cachezwischenspeicherknoten vom Zwischenspeichereingabeknoten trennt, und die geteilt genutzte Abtastschaltung in Reaktion auf entsprechende Spannungen am Abtastknoten und am ersten Cachezwischenspeicherknoten den Zwischenspeichereingabeknoten selektiv mit dem Referenzpotential verbindet.
Verfahren nach Anspruch 25 oder 26, wobei der wenigstens eine MSB-Verifizierungsvorgang einen Verifizierungsvorgang für „01" umfasst, während dem das Umschaltbauelement den zweiten Zwischenspeicherknoten des Cachezwischenspeichers vom Zwischenspeichereingabeknoten trennt.
Verfahren nach einem der Ansprüche 19 bis 27, welches weiter das Ausführen von Einpegelzellenprogrammiervorgängen (SLC-Programmierung) und von SLC-Lesevorgängen umfasst.
Verfahren nach Anspruch 28, wobei der SLC-Programmiervorgang ein Vorladen von Programmierdaten in die Cachezwischenspeicherschaltung umfasst.