CN107025934B - 包括多平面结构的非易失性存储装置 - Google Patents

Abstract

一种非易失性存储装置包括：具有第一平面和第二平面的存储单元阵列和通过第一串选择线连接至第一平面并且通过第二串选择线连接至第二平面的地址译码器。地址译码器将串选择信号和串未选择信号提供给第一串选择线和第二串选择线。第一译码器基于对应于第一平面和第二平面的不同串选择线地址而将串选择信号和串未选择信号提供给每个平面中的第一串选择线和第二串选择线。

Description

包括多平面结构的非易失性存储装置

相关申请的交叉参考

本非临时专利申请要求向韩国知识产权局于2015年11月12日提交的第10-2015-0158944号韩国专利申请的优先权，其全部内容通过引用结合于此。

技术领域

本发明涉及半导体存储装置，并且更具体地，涉及包括多平面结构的非易失性存储装置。

背景技术

存储装置是根据诸如计算机、智能手机和智能板的主机装置的控制而存储数据的装置。存储装置包括将数据存储在诸如硬盘驱动器(HDD)、固态硬盘(SSD)的磁盘中的装置以及将数据存储在诸如内存卡(具体地，非易失性存储装置)的半导体存储器中的装置。

非易失性存储装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、和铁电RAM(FRAM)。

近年来，已经对包括三维堆叠的多个存储单元的半导体存储装置进行多种研究，以改善半导体存储装置的集成密度。三维存储装置可以包括多个平面。

发明内容

本公开涉及包括多平面结构的非易失性存储装置，该多平面结构独立地选择每个平面中的多个单元串。

根据本公开的示例性实施例的非易失性存储装置，包括：存储单元阵列，所述存储单元阵列具有第一平面和第二平面；以及地址译码器，所述地址译 码器通过第一串选择线连接至所述第一平面，并且通过第二串选择线连接至所述第二平面。地址译码器将串选择信号和串未选择信号提供给所述第一串选择线和所述第二串选择线。所述地址译码器，所述地址译码器基于对应于所述第一平面和所述第二平面的不同串选择线地址，而独立地将所述串选择信号和所述串未选择信号提供给每个平面中的所述第一串选择线和所述第二串选择线。

根据本公开的示例性实施例的非易失性存储装置包括：具有多个平面的存储单元阵列；以及通过多条串选择线连接至所述多个平面中的每个平面的地址译码器。所述地址译码器将串选择信号和串未选择信号提供给所述多个平面中的每个平面。所述地址译码器可以将所述多个平面划分为多组，并且基于对应于所述多组中的每一组的不同串选择线地址而独立地提供所述串选择信号和所述串未选择信号。

根据本公开的示例性实施例的非易失性存储装置包括存储单元阵列，所述存储单元阵列具有第一存储单元串的第一平面和第二存储单元串的第二平面。所述第一存储单元串和所述第二存储单元串中的每个都包括串联地电连接的多个存储单元。所述第一存储单元串根据施加给第一串选择线的信号而被选择或不选择以用于访问所述第一存储单元串的存储单元，所述第二存储单元串根据施加给第二串选择线的信号而被选择或不选择以用于访问所述第二存储单元串的存储单元。所述第一串选择线中没有与所述第二串选择线中的任一条相同的串选择线。所述地址译码器根据接收到的要被访问的存储单元的地址而控制施加给所述第一串选择线和所述第二串选择线的信号。

附图说明

下文中参照本公开的非限制性实施例的附图更详细地描述了本公开的上述和其他特征，其中，在所有的不同示图中，相同的参考标号指的是相同的部件。附图没有必要按比例绘制，相反，重点放置在本公开的原理方面。附图中：

图1是根据本公开的示例性实施例的非易失性存储装置的框图；

图2是图1的存储单元阵列的框图；

图3是示出与图2中的存储块相对应的实施例的透视图；

图4是根据本公开的示例性实施例的非易失性存储装置的单元串选择结构的电路图；

图5示出了根据本公开的示例性实施例的串选择线开关和开关控制器的单元串选择方法；

图6示出了图5中的单元串选择线开关和开关控制器的实施例；

图7示出了图5中的单元串选择线开关和开关控制器的另一实施例；

图8示出了图5中的单元串选择线开关和开关控制器的另一实施例；

图9示出了图5中的单元串选择线开关和开关控制器的另一实施例；

图10是根据本公开的示例性实施例的SSD的框图；

图11是根据本公开的示例性实施例的eMMC的框图；

图12是根据本公开的示例性实施例的UFS系统的框图；以及

图13是根据本公开的示例性实施例的移动装置的框图。

具体实施方式

以下将对本发明的概念进行更加全面的描述，使得本领域技术领域可以容易地理解本发明的概念。

在本公开的示例性实施例中，提供了三维(3D)存储阵列。在存储单元的阵列的一个或多个物理级上以单片的方式形成3D存储阵列，其中，该存储单元具有设置在硅衬底上的有源区。与这些存储单元的操作相关联的电路可以位于衬底上或衬底内。术语“单片”表示阵列的每个级中的多层直接沉积在阵列的每个底层级的多层。

在本公开的示例性实施例中，3D存储阵列包括垂直定位的垂直NAND串，使得至少一个存储单元位于另一存储单元上方。至少一个存储单元可以包括电荷捕获层。每个垂直NAND串可以包括位于存储单元上方的至少一个选择晶体管，其中，至少一个选择晶体管具有与存储单元相同的结构，并且以单片的形式与存储单元一起被形成。

以下专利文献描述了用于三维存储阵列的适当配置，其中，三维存储阵列被配置为多个级，以及在级之间共享的字线和/位线：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利和第2011/0233648 号美国专利公开，其全部内容通过引用结合于此。

图1是根据本公开的示例性实施例的非易失性存储装置100的框图；如图所示，非易失性存储装置100包括存储单元阵列110、地址译码器120、输入/输出(I/O)电路130、控制逻辑140和电压生成器150。

存储单元阵列110通过字线WL连接至地址译码器120。存储阵列单元阵列110通过位线BL连接至I/O电路130。存储单元阵列110包括至少一个平面。例如，存储单元阵列110可以包括第一平面111和第二平面112。平面111和112中的每一个都包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个都包括多个NAND单元串。在示例性实施例中，可以通过多条串选择线SSL或多条接地选择线GSL来选择多个单元串。

在垂直方向上可以形成每个单元串的沟道。在存储单元阵列110中，多条字线可以在垂直方向上堆叠并且可以在垂直方向上形成每个单元串的沟道。其中存储单元阵列110被形成为具有上述的单元串结构的存储装置可以被称为垂直非易失性存储装置或三维非易失性存储装置。每个单元串都包括在垂直于衬底的方向上堆叠的至少一个接地选择晶体管、多个存储单元和至少一个串选择晶体管。存储单元阵列110的多个存储单元中的每个可以用作单电平单元(SLC)或多电平单元(MLC)。

电压生成器150生成电压以响应于控制逻辑140的控制而提供给地址译码器120。例如，在编程操作期间，电压生成器150响应于控制逻辑140的控制而生成诸如编程电压Vpgm、通过电压Vpass、和编程校验电压Vfy的字线电压，并且将生成的字线电压提供给地址译码器120。在另一示例中，在读操作期间，电压生成器150响应于控制逻辑140的控制而生成诸如选择读电压Vr和未选择读电压Vread的字线电压，并且将生成的字线电压提供给地址译码器120。在每个示例中，地址译码器120可以根据控制逻辑140的控制而选择性地将接收的字线电压施加给字线WL。

地址译码器120响应于外部接收的地址ADDR和控制逻辑140的控制而选择存储单元阵列110的多页中的至少一页。地址译码器120从电压生成器150接收字线电压并将接收的字线电压传送给选择的页。

例如，地址译码器120可以响应于地址ADDR而选择存储单元阵列110的多个存储块中的任一块。地址译码器120可以响应于地址ADDR而选择多条字线WL中的任一条。可以通过选择单条串选择线和单条字线来选择单 页。

在编程操作期间，地址译码器120可以选择单页并且将编程电压Vpgm和编程校验电压Vfy传送给选择的页属于的选择的字线WL。地址译码器120可以将通过电压Vpass传送给未选择的字线WL。

在读操作期间，地址译码器120可以选择单页并且将选择的读电压Vr传送给选择的页属于的选择的字线。地址译码器120可以将未选择读电压Vread传送给未选择的字线WL。

I/O电路130从外部实体接收数据DATA并且将接收的数据DATA存储在存储单元阵列110中。I/O电路130读取存储在存储单元阵列110中的数据DATA并且将读取的数据DATA传送给外部实体。在示例性实施例中，I/O电路130可以包括诸如列选择门、页缓冲器、和数据缓冲器的传统部件。可选地，I/O电路130可以包括诸如列选择门、写驱动器、感测放大器和数据缓冲器的传统部件。

控制逻辑140从外部实体接收命令CMD和控制信号CTRL并且控制非易失性存储装置100的整体操作。例如，控制逻辑140从外部实体接收编程命令并且控制非易失性存储装置100的整体编程操作。可选地，控制逻辑140从外部实体接收读命令并且控制非易失性存储装置100的整体操作。

在示例性实施例中，非易失性存储装置100可以通过专门连接至单个平面的串选择线来独立地选择至少一个单元串。例如，单条串选择线专门地仅连接至单个平面，并且对应于包括在连接平面中多个单元串中的至少一串。非易失性存储装置100可以将选择电压施加给串选择线，以独立地选择至少一个对应的单元串。非易失性存储装置100可以将未选择电压施加给串选择线以独立地不选择至少一个对应的单元串。

例如，地址译码器120可以包括串选择线选择电路(下文中，被称为“SSL选择电路”)121和开关控制器122。开关控制器122可以接收地址ADDR以存储与每个平面相对应的串选择线的地址(下文中，被称为“SSL地址”)。开关控制器122可以根据与每个平面相对应的SSL地址而控制SSL选择电路121。SSL选择电路121可以包括与每个平面相对应的SSL开关。SSL选择电路121可以根据与从开关控制器122所接收的每个平面相对应的SSL地址而独立地选择或不选择每个平面的串选择线。

如上所述，通过专门连接至单个平面的串选择线来选择单元串。因此， 当在某条串选择线处存在缺陷时，仅在连接至存在有缺陷的串选择线(下文中，被称为“缺陷选择线”)的单个平面处存在性能损失。结果，通常可以选择在其他平面中包括的单元串，以使经受通过串选择线的缺陷所导致的故障的单元串的数据最小化。

图2是图1中的存储单元阵列110的框图。如图所示，存储单元阵列110可以包括多个存储块BLK1至BLKz。存储器块BLK1至BLKz中的每一个可以具有三维结构。例如，存储器块BLK1至BLKz中的每一个可以包括在第一方向至第三方向上延伸的结构。存储器块BLK1至BLKz中的每一个可以包括在第二方向上延伸的多个NAND串NS。可以在第一方向和第三方向上提供多个NAND串。

存储器块BLK1至BLKz中的每一个都可以连接至多条位线BL、多条串选择线SSL、多条接地选择线GSL、多条字线WL和公共源极线CSL。NAND串中的每一串可以连接至位线BL、串选择线SSL、接地选择线GSL、字线WL、和公共源极线CSL。

可以通过如图1所示的地址译码器120来选择存储块BLK1至BLKz。例如，地址译码器120可以被配置为在存储块BLK1至BLKz中选择与译码行地址相对应的存储块BLK。

图3是示出与图2中的存储块BLKi相对应的实施例的透视图。如图所示，可以在垂直于衬底SUB的方向上设置存储块BLKi。可以在衬底SUB上形成n+掺杂区域。

可以在衬底SUB上交替地堆叠栅电极层和绝缘层。信息存储层可以设置在栅电极层和绝缘层之间。当垂直图案化栅电极层和绝缘层时，可以形成V形柱。该柱可以通过栅电极层和绝缘层连接至衬底SUB。该柱的内部可以是由诸如氧化硅的绝缘材料制成的填充介电图案。该柱外部可以是由沟道半导体制成的垂直有源图案。

存储块BLKi的栅电极层可以连接至接地选择线GSL、多条字线WL1至WL7、和串选择线SSL。存储块BLKi的柱可以连接至多条位线BL1至BL3。在图3中，示出了存储器块BLKi包括两条选择性GSL和SSL、7条字线WL1至WL7、和三条位线BL1至BL3。然而，其数量不限于此。

图4是示出根据本公开的示例性实施例的非易失性存储装置的单元串选择结构的电路图。如图所示，存储单元阵列可以包括第一平面111和第二平 面112。在第一平面111和第二平面112中可以包括多个存储块。在每个存储块中包括多个单元串。例如，在第一平面111中包括的多个存储块的一个存储块中包括多个单元串CS11、CS12、CS21、和CS22。平面111和112中的每一个可以包括多个存储块并且多个存储块中的一个存储块可以包括多条串选择线SSL1a和SSL2a，被配置为选择单元串CS11、CS12、CS21、和CS22中的至少一个。例如，当将选择电压施加给第一平面111的第一串选择线SSL1a时，可以选择第一单元串CS11和第二单元串CS12。类似地，当将选择电压施加给第一平面111的第二串选择线SSL2a时，可以选择第三单元串CS21和第四单元串CS22。

在示例性实施例中，第一平面111和第二平面112可以具有基本相同的物理结构。例如，与第一平面111类似地，第二平面112可以包括设置在单个平面内的多个存储块和多个单元串。类似地，第二平面112可以包括被配置为选择多个单元串中的至少一个的多条串选择线SSL1b和SSL2b。

第一平面111和第二平面112不共享字线、位线、串选择线、接地选择线和公共源极线。已经描述了其中每个平面都连接至两条位线和七条字线的示例。然而，每个平面都可以连接至三条位或更多条位线以及七条字线或更多或更少的字线。例如，第一平面111连接至位线BL1a和BL2a、字线WL1a-WL7a以及接地选择线GSLa，而第二平面112连接至位线BL1b和BL2b、字线WL1b-WL7b、以及接地选择线GSLb。

单元串CS11、CS12、CS21、和CS22中的每个都包括至少一个串选择晶体管、存储单元、和至少一个接地选择晶体管。例如，在单个单元串处顺序地形成单个接地选择晶体管GST、多个存储单元MC1至MC7、和单个串选择晶体管SST以垂直于衬底。其他单元串还具有与单元串CS22相同的结构。

在示例性实施例中，连接至平面111和112中的每一个的串选择线专有地(exclusively)仅连接至一个对应的平面。例如，串选择线SSL1a和SSL2a中的每一条都仅连接至第一平面111。类似地，串选择线SSL1b和SSL2b中的每一条都仅连接至第二平面112。因此，单条串选择线可以仅选择包括在单个平面内的单元串。另外，每条串选择线都可以独立地进行控制，以独立地选择每个平面内的单元串。

例如，可以将选择电压独立地施加给第一串选择线SSL1a以独立地选择 单元串CS11和CS12。当将选择电压施加给第一串选择线SSL1a时，选择电压使对应的单元串CS11和CS12的串选择晶体管导通。当串选择晶体管导通时，单元串CS11和CS12的存储单元和位线彼此电连接。

与此同时，当未选择电压施加给第一串选择线SSL1a时，单元串CS11和CS12的串选择晶体管可以截止并可以不选择单元串CS11和CS12。因此，单元串CS11和CS12的存储单元与位线电绝缘。

根据上述配置，提供了每个平面内的分离的串选择线。分离的串选择线结构可以将通过在一些串选择线处出现的缺陷而导致的影响最小化。在每个平面内分离的串选择线有利于独立选择每个平面内的单元串。即，包括在第一平面111中的单元串可以被选择，而与包括在第二平面112内的单元串完全无关。独立的选择结构允许非易失性存储装置100容易地被控制。

图5示出了根据本公开的示例性实施例的串选择线开关和开关控制器的单元串选择方法。参照图5，SSL选择电路121可以独立地选择或不选择每个平面内的存储单元阵列110的单元串。在图5中，示出了单条位线连接至每个平面。例如，位线BL1a连接至第一平面111，而位线BL1b连接至第二平面112。然而，这仅是示例性的并且两条或更多条位线可以连接至每个平面。图5中所示的存储单元阵列110的平面111和112可以与图4中所示的平面111和112具有基本相同的结构。

存储单元阵列110可以包括第一平面111和第二平面112。第一平面111和第二平面112中的每个平面都包括多个单元串。多个单元串中的每个都可以包括至少一个串选择晶体管和多个存储单元。例如，第一平面111包括连接至位线BL1a的多个单元串，并且多个单元串中的每个都包括串选择晶体管SST1a、SST2a、SST3a、和SST4a，以将位线BL1a电连接至存储单元。串选择线SSL1a、SSL2a、SSL3a、和SSL4a分别连接至串选择晶体管SST1a、SST2a,、SST3a、和SST4a的相应的栅极。

类似地，第二平面112包括连接至位线BL1b的多个单元串，并且多个单元串中的每个都包括串选择晶体管SST1b、SST2b、SST3b、和SST4b以将位线BL1b电连接至存储单元。串选择线SSL1b、SSL2b、SSL3b、和SSL4b分别连接至串选择晶体管SST1b、SST2b、SST3b、和SST4b的相应的栅极。

第一平面111和第二平面112中的未被说明的部件与在图4中所说明的部件相同。

SSL选择电路121控制多条串选择线SSL。多条串选择线SSL包括多条串选择线SSL1a、SSL2a、SSL3a、SSL4a、SSL1b、SSL2b、SSL3b、和SSL4b，以分别对应于串选择晶体管SST1a、SST2a、SST3a、SST4a、SST1b、SST2b、SST3b、和SST4b。

SSL选择电路121可以独立地控制多条串选择线SSL中的每一条，以在每个平面内独立地选择或不选择第一平面111或第二平面112的单元串。具体地，SSL选择电路121可以独立地使提供给串选择线SSL的多个串选择信号中的每一个串选择信号为选择电压或未选择电压。串选择信号分别通过多条串选择线SSL施加给串选择晶体管SST1a、SST2a、SST3a、SST4a、SST1b、SST2b、SST3b、和SST4b的栅极端。串选择晶体管SST1a、SST2a、SST3a、SST4a、SST1b、SST2b、SST3b、和SST4b根据施加的选择信号是否为选择电压而独立地导通或截止。

例如，SSL选择电路121将选择电压提供给第一串选择线SSL1a，以对应于包括在第一平面111内的单元串SRa，作为串选择信号以选择单元串SRa。第一串选择线SSL1a连接至单元串SRa的串选择晶体管SST1a的栅极端，并且提供给第一串选择线SSL1a的串选择信号使串选择晶体管SST1a导通。当串选择晶体管SST1a导通时，单元串SRa电连接至位线BL1a。第一串选择线SSL1a仅连接至单元串SRa，并且不会影响其他单元串的选择。即，可以通过第一串选择线SSL1a的控制而独立地选择单元串SRa而与其他单元串无关。

在图5中，示出了单个单元串对应于单条串选择线的结构。然而，本公开的示例性实施例不限于该结构。将描述第一平面111连接至多条位线并且第一串选择线SSL1a连接至两个或多个单元串的示例。当选择电压施加给第一串选择线SSL1a作为串选择信号时，可以同时选择两个或多个单元串。甚至在这种情况下，第一串选择线SSL1a专有地仅连接至第一平面111，并且由第一串选择线SSL1a选择的两个或多个单元串是第一平面111的所有单元串。

类似地，SSL选择电路121将选择电压应用于与包括在第二平面112内的单元串SRb相对应的第二串选择线SSL1b以选择单元串SRb。通过第二串选择线SSL1b的控制，也可以选择单元串SRb而与其他单元串无关。

开关控制器122可以控制SSL选择电路121，使得SSL选择电路121 独立地选择每个平面的串选择线。例如，开关控制器122可以包括与每个平面相对应的地址存储单元。对应于第一平面111的地址存储单元存储第一平面111的选择的SSL地址。对应于第二平面112的地址存储单元存储第二平面112的选择的SSL地址。相同的SSL地址可以对应于每个平面的相同位置处的串选择线。例如，对应于第一平面111的串选择线SSL1a的SSL地址具有与对应于第二平面112的串选择线SSL1b的SSL地址相同的值。

根据上述配置，由于分别通过不同的SSL地址来选择平面111和112中的每一个平面的单元串，所以对它们进行选择或不选择而与包括在另一平面内的单元串无关。例如，当选择第一平面111的第一串选择线SSL1a时，可以在第二平面112中选择第二串选择线至第四串选择线SSL2b、SSL3b、和SSL4b中的一条。

图6示出了图5中的单元串选择线选择电路121和开关控制器122的实施例。如图所示，第一平面111和第二平面112可以通过多条串选择线SSL而连接至SSL选择电路121。

开关控制器122可以控制SSL选择电路121，使得SSL选择电路121独立地控制每个平面的串选择线。开关控制器122可以从接收的地址ADDR中提取SSL地址，并且将提取的SSL地址存储在对应于第一平面111的地址存储单元122a以及对应于第二平面112的地址存储单元122b中。例如，开关控制器122可以包括第一地址存储单元122a和第二地址存储单元122b。第一地址存储单元122a可以存储SSL地址以在第一平面111中进行选择。第二地址存储单元122b可以存储SSL地址以在第二平面112中进行选择。将在第一平面111中选择的SSL地址可以不同于在第二平面112中选择的SSL地址。例如，在图5中，当选择第一平面111的第一串选择线SSL1a时，可以在第二平面112中选择第二串选择线至第四串选择线SSL2b、SSL3b、和SSL4b中的一条。

SSL选择电路121可以包括第一开关电路121a和第二开关电路和121b.例如第一开关电路121a可以根据存储在第一地址选择单元122a中的地址而选择或不选择第一平面111的串选择线。第二开关电路121b可以根据存储在第二地址选择单元122b中的地址而选择或不选择第二平面112的串选择线。

因此，可以在第一平面111和第二平面112中的每个平面内独立地选择 串选择线。非易失性存储装置100可以管理每个平面内的串选择线的错误。非易失性存储装置100可以仅改变其中当多个平面同时工作时而出现错误的平面的SSL地址，从而减少了性能劣化。

图7示出了图5中的串选择线选择电路121和开关控制器122的另一实施例。如图所示，第一平面111和第二平面112可以通过多条串选择线SSL而连接至SSL选择电路121。开关控制器122可以构建多个阶段以相继改变和选择对应平面的串选择线。

开关控制器122可以控制SSL选择电路121，使得SSL选择电路121独立地选择每个平面的串选择线。开关控制器122可以包括含有多个阶段的地址存储单元。例如，开关控制器122可以包括第一阶段SG1和第二阶段SG2。第一阶段SG1可以包括地址存储单元122_a1和122_b1。地址存储单元122_a1和122_b1可以包括SSL地址，以接下来在第一平面111和第二平面112中进行选择。第二阶段SG2可以包括地址存储单元122_a2和122_b2。地址存储单元可以存储SSL地址以同时在第一平面111和第二平面112中进行选择。将在第一平面111中选择的SSL地址可以不同于将在第二平面112中选择的SSL地址。例如在图5中，当选择第一平面111的第一串选择线SSL1a时，可以在第二平面112中选择第二串选择线SSL2b、第三串选择线SSL3b和第四串选择线SSL4b之一。

SSL选择电路121可以包括第一开关电路121a和第二开关电路121b。SSL选择电路121可以根据存储在第二阶段SG2中的地址而选择或不选择串选择线。例如，第一开关121a可以根据存储在地址选单元122_a2中的地址而选择或不选择第一平面111的串选择线。第二开关电路121b可以根据存储在地址选择单元122_b2中的地址而选择或不选择第二平面112的串选择线。

因此，第一平面111和第二平面112中的每个平面都可以独立地选择串选择线。非易失性存储装置100可以管理每个平面中的串选择线的错误。非易失性存储装置100可以仅改变其中当多个平面同时工作时而出现错误的平面的SSL地址，从而减少了性能劣化。

图8示出了在图5中的串选择线选择电路121和开关控制器122的另一实施例。如图所示，第一平面111、第二平面112、第三平面113和第四平面114可以通过多条选择线SSL而连接至SSL选择电路121。在图8中，非 易失性存储装置100可以将多个平面划分为多组并且根据每组而独立地控制串选择线。

开关控制器122可以存储来自接收到的地址ADDR的至少两个SSL地址。例如，开关控制器122可以包括第一地址存储单元122a和第二地址存储单元122b。第一地址存储单元122a可以存储SSL地址以在第一平面111和第二平面112内进行选择。第二地址存储单元122b可以存储SSL地址，以在第三平面113和第四平面114内进行选择。将在第一平面111和第二平面112内进行选择的SSL地址可以不同于在将第三平面113和第四平面114内进行选择的SSL地址。例如，当在第一平面111和第二平面112中选择每个平面中的第一位置的串选择线时，可以在第三平面113和第四平面114中选择与每个平面的第一位置不同的位置的串选择线。

SSL选择电路121可以包括第一开关电路121a、第二开关电路121b、第三开关电路121c和第四开关电路121d。例如，第一开关电路121a可以根据存储在第一地址选择单元122a中的SSL地址而选择或不选择第一平面111的串选择线。第二开关电路121b可以根据存储在第一地址选择单元122a中的SSL地址而选择或不选择选择第二平面112的串选择线。第三开关电路121c可以根据存储在第二地址选择单元122b中的SSL地址而选择或不选择选择第三平面113的串选择线。第四开关电路121d可以根据存储在第二地址选择单元122b中的SSL地址而选择或不选择选择第四平面114的串选择线。

因此，包括第一平面111和第二平面112的第一组和包括第三平面113和第四平面114的第二组可以适用于根据每个组而独立地选择串选择线。非易失性存储装置100可以根据每个组而管理串选择线的错误。非易失性存储装置100可以仅改变当多个平面同时操作时而出现错误的组的SSL地址，从而减少了性能劣化。

图9示出了图5中的串选择线选择电路121和开关控制器122的另一实施例。如图所示，第一平面111、第二平面112和第三平面113可以通过多条串选择线SSL而连接至SSL选择电路121。在图9中，非易失性存储装置100可以将多个平面划分为多组，并且根据每个组而独立地控制串选择线。对应的组可以包括不同数量的平面。

开关控制器122可以存储来自接收到的地址ADDR的至少两个SSL地 址。例如，开关控制器122可以包括第一地址存储单元122a和第二地址存储单元122b。第一地址存储单元122a可以存储SSL地址以在第一平面111和第二平面112中进行选择。第二地址存储单元122b可以存储SSL地址以在第三平面113中进行选择。将在第一平面111和第二平面112中进行选择的SSL地址可以不同于将在第三平面中进行选择的SSL地址。例如，当在第一平面111和第二平面112中选择每个平面的第一位置的串选择线时，可以在第三平面113中选择与第一位置不同的位置的串选择线。

SSL选择电路121可以包括第一开关电路121a、第二开关电路121b和第三开关电路121c。例如，第一开关电路121a可以根据存储在第一地址选择单元122a中的SSL地址而选择或不选择第一平面111的串选择线。第二开关电路121b可以根据存储在第一地址选择单元122a中的SSL地址而选择或不选择第二平面112的串选择线。第三开关电路121c可以根据存储在第二地址选择单元122b中的SSL地址而选择或不选择第三平面113的串选择线。

因此，包括第一平面111和第二平面112的第一组和包括第三平面113的第二组可以适用于根据每个组而独立地选择串选择线。非易失性存储装置100可以根据每个组而管理串选择线的错误。非易失性存储装置100可以仅改变当多个平面同时工作时而出现错误的组的SSL地址，从而减少了性能劣化。

图10是根据本公开的示例性实施例的SSD 1000的框图。如图所示，SSD 1000可以包括多个非易失性存储装置1100和SSD控制器1200。

非易失性存储装置1100可以实施为选择性地接收外部高压Vpp。如参照图1至图9所述的，非易失性存储装置1100中的每个都可以独立地选择或不选择每个平面内的串选择线。因此，非易失性存储装置1100可以管理每个平面中的操作错误。

SSD控制器1200通过多个信道CH1至CHi(i为大于或等于2的整数)而连接至非易失性存储装置1100。SSD控制器1200包括至少一个处理器1210、缓冲存储器1220、错误校准电路(ECC)1230、主机接口1240和非易失性存储接口1250。

缓冲存储器1220可以临时存储所需要的数据以驱动SDD控制器1200。缓冲存储器1220可以包括均存储数据或命令的多条存储线。

ECC 1230可以在写操作期间，计算数据的纠错码值以被编程、在读操作期间使用纠错码值校准读数据的错误、并且在数据恢复操作期间校正从非易失性存储装置1100恢复的数据错误。尽管在图10中未示出，但是可以进一步包括代码存储器以存储所需要的代码数据，从而驱动SSD控制器1200。可以通过非易失性存储装置实施代码存储器。

主机接口1240为外部装置提供接口。主机接口1240可以是NAND接口。非易失性存储接口1250为非易失性存储装置1100提供接口。

本公开的示例性实施例可以应用于嵌入式多媒体卡(eMMC)(例如，moviNAND或iNAND)。

图11是根据本公开的示例性实施例的eMMC 2000的框图。如图所示，eMMC 2000可以包括至少一个NAND闪速存储装置2100和控制器2200。

NAND闪速存储装置2100可以是单数据速率(SDR)或双数据速率(DDR)NAND闪速存储器。可选地，NAND闪速存储装置2100可以为垂直NAND(VNAND)闪速存储装置。如图1至图9所述的，多个NAND闪速存储装置2100中的每个可以独立地选择或不选择每个平面中的串选择线。因此，NAND闪速存储装置2100可以管理每个平面中的操作错误。

控制器2200通过多个信道连接至NAND闪速存储装置2100。控制器2200可以包括至少一个控制器芯2210、主机接口2240和NAND接口2250。至少一个控制器芯2210可以控制eMMC 2000的整体操作。主机接口2240被配置为执行控制器2210和主机之间的接口连接。NAND接口2250被配置为执行NAND闪速存储装置2100和主机之间的接口连接。NAND接口2250被配置为执行NAND闪速存储装置2100和控制器2200之间的接口连接。在一些示例性实施例中，主机接口2240可以是并行接口(例如，MMC接口)。在另一些示例性实施例中，主机接口2240可以是串行接口(例如，UHS-II、UFS等)。

eMMC 2000从主机接收电源电压Vcc和Vccq。第一电源电压Vcc(例如，大约3.3伏)提供给NAND闪速存储装置2100和NAND接口2250，并且第二电源电压Vccq(例如，大约1.8伏/3.3伏)提供给控制器2200。在示例性实施例中，eMMC 2000可以选择性地被提供外部高电压Vpp。

本公开的示例性实施例可以应用于通用闪存(UFS)装置。

图12是根据本公开的示例性实施例的UFS系统3000的框图。如图所 示，UFS系统3000可以包括UFS主机3100和UFS装置3200。

UFS主机3100可以包括应用3110、装置驱动器3120、主机控制器3130和缓冲RAM3140。主机控制器3130可以包括命令队列3131、主机DMA 3132和电源管理器3133。在主机控制器3130中，命令队列3131、主机DMA 3132和电源管理器3133可以通过算法、软件或固件工作。

在UFS主机3100的应用3110和装置驱动器3120中生成的命令(例如，写命令)可以输入至主机控制器3130的命令队列3131。命令队列3131可以顺序存储命令以提供给UFS装置3200。存储在命令队列3131中的命令可以提供给主机DMA 3132。主机DMA 3132可以通过主机接口3101将命令传送给UFS装置3200。

继续参照图12，UFS装置3200可以包括闪速存储器3210、装置控制器3230和缓冲器RAM 3240。装置控制器3230可以包括中央处理单元(CPU)3231、命令管理器(CMD管理器)3232、闪速DMA 3233、安全管理器3234、缓冲管理器3235、闪速转换层(FTL)3236和闪速管理器3237。在装置控制器3230中，命令管理器3232、安全管理器3234、缓冲管理器3235、闪速转换层3236、和闪速管理器3237可以通过算法、软件或固件工作。

如参照图1至图9所述的，闪速存储器3210可以独立地选择或不选择每个平面中的串选择线。因此，闪速存储器3210可以管理每个平面中的操作错误。

从UFS主机3100输入至UFS 3200的命令可以通过装置接口3201提供给命令管理器3232。命令管理器3232可以解释从UFS主机3100所提供的命令，并且使用安全管理器3234对输入命令进行认证。命令管理器3232可以分配缓冲RAM 3240以通过缓冲管理器3235接收数据。当完成数据转移准备就绪时，命令管理器3232将alredy_to_transfer UPIU(RTT UPIU)转移至主机3100。

UFS主机3100可以响应于RTT UPIU而将数据转移至UFS装置3200。数据可以通过主机接口3101转移至UFS装置3200。UFS装置3200可以通过缓冲管理器3235将接收的数据存储在缓冲RAM 3240中。存储在缓冲RAM 3240中的数据可以通过闪速DMA 3233提供给闪速管理器3237。闪速管理器3237可以参照闪速转换层3236的地址映射信息而将数据存储在闪速存储器3210的选择的地址中。

当完成命令和编程所需要的数据转移时，UFS装置3200通过接口将指示命令完成的响应信号提供给UFS主机3100的装置驱动器3120。UFS主机3100可以通知装置驱动器3120和应用3110命令的完成并且完成命令的操作。

本公开的示例性实施例可以应用于移动装置。

图13是根据本公开的示例性实施例的移动装置4000的框图。如图所示，移动装置4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400、和移动缓冲RAM 4500。

应用处理器4100控制移动装置4000的整体操作。通信模块4200可以配置为与外部装置进行无线/有线通信。显示/触摸模块4300可以被配置为显示通过应用处理器4100所处理的数据或者通过触摸面板接收数据。存储装置4400可以配置为存储用户数据。存储装置4400可以是eMMC、SSD或者UFS装置。移动缓冲RAM 4500可以配置为临时存储移动装置4000的处理操作所需要的数据。

如参照图1至图9所述的，存储装置4400可以独立地选择或不选择每个平面中的串选择线。因此，存储装置4400可以管理每个平面中的操作错误。

根据本公开的示例性实施例的存储系统或存储装置可以使用各种封装进行封装，例如，叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列封装(PDIP)、叠片封装管芯(Diein Waffle Pack)、晶圆式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料标准方形扁平封装(MQFP)、薄方形扁平封转(TQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄小外形(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。

如上所述，提供了一种具有多平面结构的非易失性存储装置，其中，将平面的串选择线地址存储在不同的地址存储单元中，以独立地选择多个平面的每个平面中的单元串。

尽管已经描述了本发明的概念的具体实施例，但是应当理解，本领域技术人员可以设计出多种其他修改、改变、变化和替换。而且，应该理解，本发明的概念覆盖了基于上述实施例可以容易地修改和实现的各种技术。

Claims (17)

1.一种非易失性存储装置，包括：

存储单元阵列，所述存储单元阵列包括第一平面和第二平面；以及

地址译码器，所述地址译码器通过第一串选择线连接至所述第一平面，并且通过第二串选择线连接至所述第二平面，并且被配置为将串选择信号和串未选择信号提供给所述第一串选择线和所述第二串选择线，其中，

所述地址译码器基于对应于所述第一平面和所述第二平面的不同串选择线地址，而独立地将所述串选择信号和所述串未选择信号提供给每个平面中的所述第一串选择线和所述第二串选择线,

根据施加给字线、位线、和接地选择线的信号而选择性地访问所述第一平面和第二平面的存储单元，以及

所述第一平面和第二平面不共享字线、位线和接地选择线中的任一条，

其中：

所述地址译码器包括被配置为存储所述不同串选择线地址的开关控制器；以及

所述开关控制器包括第一阶段存储单元，所述第一阶段存储单元被配置为存储第一串选择线地址和第二串选择线地址，所述第一串选择线地址和所述第二串选择线地址中的每一个对应于要对其同时施加所述串选择信号的串选择线；和第二阶段存储单元，所述第二阶段存储单元被配置为存储第三串选择线地址和第四串选择线地址，第三串选择线地址和第四串选择线地址中的每一个对应于接下来要对其施加所述串选择信号的串选择线。

2.根据权利要求1所述的非易失性存储装置，其中:

地址译码器包括串选择线选择电路，所述串选择线选择电路被配置为将所述串选择信号和所述串未选择信号提供给所述第一平面和所述第二平面中的每个平面，以及

所述串选择线选择电路包括第一串开关，所述第一串开关被配置为根据第一串选择线地址而控制所述第一串选择线；和第二串开关，所述第二串开关被配置为根据第二串选择线地址而控制所述第二串选择线。

3.根据权利要求2所述的非易失性存储装置，其中:

所述地址译码器包括开关控制器，所述开关控制器被配置为存储所述第一串选择线地址和所述第二串选择线地址；以及

所述开关控制器从外部接收的地址中提取所述第一串选择线地址和所述第二串选择线地址，并且所述开关控制器包括被配置为存储所述第一串选择线地址的第一地址存储单元和被配置为存储所述第二串选择线地址的第二地址存储单元。

4.根据权利要求1所述的非易失性存储装置，其中:

所述第一串选择线地址和所述第三串选择线地址对应于所述第一平面；以及

所述第二串选择线地址和所述第四串选择线地址对应于所述第二平面。

5.根据权利要求1所述的非易失性存储装置，其中:

所述地址译码器包括串选择线选择电路，所述串选择线选择电路被配置为将所述串选择信号和串未选择信号提供给所述第一平面和所述第二平面中的每个平面；以及

所述串选择线选择电路包括：第一串开关，所述第一串开关被配置为根据第一串选择线地址而控制所述第一串选择线；和第二串开关，所述第二串开关被配置为根据第二串选择线地址而控制所述第二串选择线。

6.根据权利要求1所述的非易失性存储装置，其中，在所述地址译码器将所述串选择信号和所述串未选择信号提供给所述第一平面和所述第二平面中的每个平面之后，所述第一阶段存储单元存储所述第三串选择线地址和所述第四串选择线地址。

7.一种非易失性存储装置，包括：

存储单元阵列，所述存储单元阵列包括多个平面；以及

地址译码器，所述地址译码器通过多条串选择线连接至所述多个平面中的每个平面，并且被配置为将串选择信号和串未选择信号提供给所述多个平面中的每个平面，其中：

所述地址译码器将所述多个平面划分为多组，并且基于对应于所述多组中的每一组的不同串选择线地址而独立地提供所述串选择信号和所述串未选择信号，

根据施加给字线、位线和接地选择线的信号而选择性地访问所述多个平面的存储单元，以及

所述多个平面不共享字线、位线和接地选择线中的任一条，其中：

所述地址译码器包括开关控制器，所述开关控制器被配置为存储所述不同串选择线地址，以及

所述开关控制器从外部接收的地址中提取第一串选择线地址和第二串选择线地址，并且包括被配置为存储所述第一串选择线地址的第一地址存储单元和被配置为存储所述第二串选择线地址的第二地址存储单元。

8.根据权利要求7所述的非易失性存储装置，其中，所述多组中的每一组都包括至少一个平面。

9.根据权利要求7所述的非易失性存储装置，其中：

所述地址译码器包括串选择线选择电路，所述串选择线选择电路被配置为将所述串选择信号和所述串未选择信号提供给所述多个平面中的每个平面；以及

所述串选择线选择电路包括：被配置为控制第一平面的第一串开关、被配置为控制第二平面的第二串开关、以及被配置为控制第三平面的第三串开关。

10.根据权利要求9所述的非易失性存储装置，其中:

所述第一平面和所述第二平面属于第一组，并且根据所述第一串选择线地址而通过所述第一串开关和所述第二串开关被分别地控制，以及

第三平面属于第二组，并且根据所述第二串选择线地址而通过所述第三串开关被控制。

11.根据权利要求9所述的非易失性存储装置，其中，所述串选择线选择电路还包括被配置为控制第四平面的第四串开关。

12.根据权利要求11所述的非易失性存储装置，其中:

所述第一平面和所述第二平面属于第一组，并且根据所述第一串选择线地址而通过所述第一串开关和所述第二串开关被分别地控制，以及

所述第三平面和所述第四平面属于第二组，并且根据所述第二串选择线地址而通过所述第三串开关和所述第四串开关被分别地控制。

13.根据权利要求7所述的非易失性存储装置，其中:

所述地址译码器包括被配置为存储所述不同串选择线地址的开关控制器，

所述开关控制器包括：第一阶段存储单元，所述第一阶段存储单元被配置为存储第一串选择线地址和第二串选择线地址，第一串选择线地址和第二串选择线地址中的每一个对应于要对其同时施加所述串选择信号的串选择线；以及第二阶段存储单元，所述第二阶段存储单元被配置为存储第三串选择线地址和第四串选择线地址，第三串选择线地址和第四串选择线地址中的每一个对应于接下来要对其施加所述串选择信号的串选择线，以及

所述第一串选择线地址和所述第三串选择线地址对应于第一组并且所述第二串选择线地址和所述第四串选择线地址对应于第二组。

14.一种非易失性存储装置，包括：

存储单元阵列，所述存储单元阵列包括第一存储单元串的第一平面和第二存储单元串的第二平面，所述第一存储单元串和所述第二存储单元串中的每个都包括串联地电连接的多个存储单元，所述第一存储单元串根据施加给第一串选择线的信号而被选择或不选择以用于访问所述第一存储单元串的存储单元，所述第二存储单元串根据施加给第二串选择线的信号而被选择或不选择以用于访问所述第二存储单元串的存储单元，并且所述第一串选择线中没有与所述第二串选择线中的任一条相同的串选择线；以及

地址译码器，所述地址译码器根据接收到的将被访问的存储单元的地址而控制施加给所述第一串选择线和所述第二串选择线的信号，其中:

根据施加给字线、位线和接地选择线的信号而选择性地访问所述第一平面和第二平面的存储单元，以及

所述第一平面和第二平面不共享字线、位线和接地选择线中的任一条，

其中：

所述地址译码器包括被配置为存储不同串选择线地址的开关控制器；以及

所述开关控制器包括第一阶段存储单元，所述第一阶段存储单元被配置为存储第一串选择线地址和第二串选择线地址，所述第一串选择线地址和所述第二串选择线地址中的每一个对应于要对其同时施加串选择信号的串选择线；和第二阶段存储单元，所述第二阶段存储单元被配置为存储第三串选择线地址和第四串选择线地址，第三串选择线地址和第四串选择线地址中的每一个对应于接下来要对其施加所述串选择信号的串选择线。

15.根据权利要求14所述的非易失性存储装置，其中，所述地址译码器根据接收到的地址而生成施加给所述字线、接地选择线和公共源极线的信号。

16.根据权利要求14所述的非易失性存储装置，进一步包括输入/输出电路，所述输入/输出电路根据施加给所述字线、接地选择线、公共源极线以及所述第一串选择线和所述第二串选择线的信号通过所述位线而将数据编程在存储单元中并且读取由所述第一平面和所述第二平面的存储单元所存储的数据。

17.根据权利要求16述的非易失性存储装置，其中，所述第一平面和所述第二平面的多个存储单元中的每个存储单元都直接电连接至位线中的一条。

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