TW202418966A - 半導體記憶體裝置 - Google Patents

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Abstract

半導體記憶體裝置包含：基底；位元線，在基底上於第一方向上延伸；第一及第二字元線，在第二方向上延伸以與位元線交叉；背閘極電極，在第一字元線與第二字元線之間於第二方向上延伸；第一及第二主動圖案，安置於第一字元線及第二字元線與背閘極電極之間且連接至位元線；接觸圖案，耦接至第一主動圖案及第二主動圖案；第一背閘極封蓋圖案，位於接觸圖案與背閘極電極之間；以及第一閘極封蓋圖案，位於接觸圖案與第一及第二字元線之間。第一背閘極封蓋圖案及第一閘極封蓋圖案可具有在第二方向上延伸且位於不同垂直水平高度處的第一接縫及第二接縫。

Description

半導體記憶體裝置
[相關申請案的交叉參考]
本專利申請案主張2022年10月28日在韓國智慧財產局申請的韓國專利申請案第10-2022-0140983號的優先權，其全部內容特此以引用的方式併入。
實施例是關於一種半導體記憶體裝置，且尤其是關於一種具有改良的電特性及增加的整合密度的半導體記憶體裝置。
需要半導體裝置的更高整合以滿足消費者對優良效能及便宜價格的需求。在半導體裝置的情況下，由於其整合為判定產品價格時的重要因素，因此尤其需要增加整合。在二維或平面半導體裝置的情況下，由於其整合主要由單元記憶體單元佔據的面積判定，因此整合極大地受精細圖案形成技術的水平影響。然而，增加圖案精細度所需的極昂貴製程設備可對增加二維或平面半導體裝置的整合設定實際限制。因此，已提出各種半導體技術以改良半導體裝置的整合密度、電阻以及電流驅動能力。
實施例可提供一種具有改良的電特性及增加的整合密度的半導體記憶體裝置。
根據實施例，一種半導體記憶體裝置可包含：基底；位元線，安置於基底上且在第一方向上延伸；第一字元線及第二字元線，在第二方向上延伸以與位元線交叉；背閘極電極，安置於第一字元線與第二字元線之間且在第二方向上延伸；第一主動圖案，安置於第一字元線與背閘極電極之間且連接至位元線；第二主動圖案，安置於第二字元線與背閘極電極之間且連接至位元線；接觸圖案，分別耦接至第一主動圖案及第二主動圖案；第一背閘極封蓋圖案，位於接觸圖案與背閘極電極的頂部表面之間；以及第一閘極封蓋圖案，位於接觸圖案與第一字元線的頂部表面及第二字元線的頂部表面之間。第一背閘極封蓋圖案可具有形成於其中且在第二方向上延伸的第一接縫。第一閘極封蓋圖案中的各者可具有形成於其中且在第二方向上延伸的第二接縫。第一接縫及第二接縫可位於不同垂直水平高度處。
根據實施例，一種半導體記憶體裝置可包含：基底；位元線，設置於基底上且在第一方向上延伸；第一主動圖案及第二主動圖案，在第一方向上交替地安置於位元線上；背閘極電極，安置於第一主動圖案及第二主動圖案中的鄰近者之間且在第二方向上延伸以與位元線交叉；第一字元線，分別鄰近於第一主動圖案的第一側表面安置且在第二方向上延伸；第二字元線，分別鄰近於第二主動圖案的第二側表面安置且在第二方向上延伸；接觸圖案，分別連接至第一主動圖案及第二主動圖案；第一背閘極封蓋圖案，位於接觸圖案與背閘極電極之間；第一閘極封蓋圖案，位於接觸圖案與第一字元線及第二字元線之間；第二背閘極封蓋圖案，位於位元線與背閘極電極之間；以及第二閘極封蓋圖案，位於位元線與第一字元線及第二字元線之間。第一背閘極封蓋圖案可具有形成於其中且鄰近於背閘極電極的第一接縫，且第一閘極封蓋圖案中的各者可具有形成於其中且鄰近於接觸圖案的第二接縫。第一背閘極封蓋圖案的第一接縫可與接觸圖案垂直地間隔開，且第一閘極封蓋圖案的第二接縫可與第一字元線的頂部表面及第二字元線的頂部表面垂直地間隔開。
根據實施例，一種半導體記憶體裝置可包含：基底；位元線，安置於基底上且在第一方向上延伸；屏蔽導電圖案，包含安置於位元線中的鄰近者之間且在第一方向上延伸的線部分；第一主動圖案及第二主動圖案，在第一方向上交替地安置於位元線中的各者上；背閘極電極，分別安置於第一主動圖案及第二主動圖案中的鄰近者之間且在第二方向上延伸以與位元線交叉；第一字元線，分別鄰近於第一主動圖案安置且在第二方向上延伸；第二字元線，分別鄰近於第二主動圖案安置且在第二方向上延伸；第一背閘極封蓋圖案，位於接觸圖案與背閘極電極之間；第一閘極封蓋圖案，位於接觸圖案與第一字元線及第二字元線之間；第二背閘極封蓋圖案，位於位元線與背閘極電極之間；第二閘極封蓋圖案，位於位元線與第一字元線及第二字元線之間；接觸圖案，分別耦接至第一主動圖案及第二主動圖案；以及資料儲存圖案，分別耦接至接觸圖案。第一背閘極封蓋圖案可具有形成於其中且在第二方向上延伸的第一接縫，且第一閘極封蓋圖案中的各者可具有形成於其中且在第二方向上延伸的第二接縫。第一接縫可鄰近於背閘極電極的頂部表面，且第二接縫可鄰近於接觸圖案。
現將參考繪示實例實施例的隨附圖式更充分地描述實例實施例。
圖1為示出根據實施例的半導體記憶體裝置的平面圖。圖2A、圖2B以及圖2C為示出根據實施例的半導體記憶體裝置的截面圖。此處，圖2A示出沿著圖1的線A-A'、線B-B'以及線C-C'截取的橫截面，圖2B示出沿著圖1的線D-D'及線E-E'截取的橫截面，且圖2C示出沿著圖1的線F-F'、線G-G'以及線H-H'截取的橫截面。圖3A及圖3B為示出圖2B的部分『P1』的放大截面圖。圖3C為示出圖2B的部分『P2』的放大截面圖。
根據實施例的半導體記憶體裝置可包含記憶體單元，所述記憶體單元中的各者包含垂直通道電晶體（vertical channel transistor；VCT）。
參考圖1、圖2A、圖2B以及圖2C，半導體記憶體裝置可包含單元陣列區CAR以及第一周邊電路區PCR1及第二周邊電路區PCR2。單元陣列區CAR可在第一方向D1上鄰近於第一周邊電路區PCR1且可在第二方向D2上鄰近於第二周邊電路區PCR2。第一方向D1及第二方向D2可平行於基底200的頂部表面且可彼此垂直。
基底200可為半導體基底（例如矽晶圓）、絕緣基底（例如玻璃）或覆蓋有絕緣材料之半導體或導體基底中的一者。
位元線BL可安置於基底200上及單元陣列區CAR中以在第一方向D1上延伸。位元線BL可在第二方向D2上彼此間隔開。
位元線BL中的各者可包含依序堆疊的多晶矽圖案151、金屬矽化物圖案153、金屬圖案155以及硬遮罩圖案157。多晶矽圖案151可由摻雜多晶矽形成或包含摻雜多晶矽，且金屬矽化物圖案153可由金屬矽化物材料（例如，矽化鈦、矽化鈷以及矽化鎳）中的至少一者形成或包含金屬矽化物材料中的至少一者。金屬圖案155可由導電金屬氮化物材料（例如，氮化鈦及氮化鉭）或金屬材料（例如，鎢、鈦以及鉭）中的至少一者形成或包含其中的至少一者。硬遮罩圖案157可由絕緣材料（例如，氮化矽或氮氧化矽）中的至少一者形成或包含絕緣材料中的至少一者。在實施例中，位元線BL可包含二維材料及三維材料中的至少一者。舉例而言，位元線BL可由碳類二維材料（例如石墨烯）、碳類三維材料（例如碳奈米管）或其組合形成或包含所述材料。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，周邊電路圖案PP可安置於基底200上。周邊電路圖案PP可具有與位元線BL相同的堆疊結構。換言之，周邊電路圖案PP可包含依序堆疊的周邊多晶矽圖案152、周邊矽化物圖案154、周邊金屬圖案156以及周邊硬遮罩圖案158。
間隔物絕緣層161、屏蔽導電圖案163以及封蓋絕緣層165可安置於位元線BL與基底200之間。
詳言之，間隔物絕緣層161可安置於屏蔽導電圖案163與位元線BL之間。間隔物絕緣層161可具有實質上均勻的厚度，且可覆蓋位元線BL的相對側表面及頂部表面。間隔物絕緣層161可界定位元線BL之間的間隙區。間隔物絕緣層161的間隙區可平行於位元線BL且在第一方向D1上延伸。間隔物絕緣層161可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
間隔物絕緣層161可自單元陣列區CAR延伸至第一周邊電路區PCR1及第二周邊電路區PCR2。間隔物絕緣層161可保形地覆蓋周邊電路圖案PP。
屏蔽導電圖案163可安置於基底200與位元線BL之間。屏蔽導電圖案163可安置於間隔物絕緣層161上以填充間隔物絕緣層161的間隙區。換言之，屏蔽導電圖案163可包含分別安置於位元線BL中的鄰近者之間的線部分。
屏蔽導電圖案163可由導電材料形成或包含導電材料，且可包含界定於其中的空氣間隙或空隙。屏蔽導電圖案163可由金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）或鈷（Co））中的至少一者形成或包含金屬材料中的至少一者。在實施例中，屏蔽導電圖案163可由導電二維（two-dimensional；2D）材料（例如，石墨烯）中的至少一者形成或包含導電二維材料中的至少一者。屏蔽導電圖案163可減少位元線BL中的鄰近者之間的耦接雜訊。
封蓋絕緣層165可安置於屏蔽導電圖案163與基底200之間。封蓋絕緣層165可具有實質上均勻厚度，且可覆蓋屏蔽導電圖案163。封蓋絕緣層165可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，封蓋絕緣層165可與間隔物絕緣層161直接接觸。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，平坦化絕緣層170可覆蓋封蓋絕緣層165。
第一黏著劑層180及第二黏著劑層201可安置於基底200與封蓋絕緣層165之間以及基底200與平坦化絕緣層170之間。第一黏著劑層180及第二黏著劑層201可由絕緣氮化物（例如氮化碳矽）形成或包含絕緣氮化物。
在位元線BL中的各者上，第一主動圖案AP1及第二主動圖案AP2可在第一方向D1上交替地安置。換言之，第一主動圖案AP1及第二主動圖案AP2可在彼此不平行的第一方向D1及第二方向D2上二維地配置。第一主動圖案AP1可在第二方向D2上彼此間隔開特定距離，且第二主動圖案AP2可在第二方向D2上彼此間隔開特定距離。
在實施例中，第一主動圖案AP1及第二主動圖案AP2可由單晶半導體材料形成。舉例而言，第一主動圖案AP1及第二主動圖案AP2可由單晶矽形成。在第一主動圖案AP1及第二主動圖案AP2由單晶半導體材料形成的情況下，有可能在半導體記憶體裝置的操作期間減少洩漏電流。
第一主動圖案AP1及第二主動圖案AP2中的各者可具有在第一方向D1上的寬度、在第二方向D2上的長度以及在垂直於第一方向D1及第二方向D2的方向上的高度。第一主動圖案AP1及第二主動圖案AP2中的各者可具有實質上均勻的寬度。
第一主動圖案AP1及第二主動圖案AP2中的各者可具有在垂直方向上彼此相對的第一表面或頂部表面及第二表面或底部表面，且可在第一表面及第二表面上具有實質上相同的寬度。第一主動圖案AP1及第二主動圖案AP2的第二表面可與位元線BL接觸。
第一主動圖案AP1及第二主動圖案AP2中的各者在第一方向D1上的寬度可在若干奈米至幾十奈米的範圍內。舉例而言，第一主動圖案AP1及第二主動圖案AP2中的各者的寬度可在1奈米至30奈米（特別地，1奈米至10奈米）的範圍內。第一主動圖案AP1及第二主動圖案AP2中的各者在第二方向D2上的長度可大於位元線BL的線寬。
第一主動圖案AP1及第二主動圖案AP2中的各者可具有在第一方向D1上彼此相對的第一側表面及第二側表面。第一主動圖案AP1的第一側表面可鄰近於第一字元線WL1，且第二主動圖案AP2的第二側表面可鄰近於第二字元線WL2。
第一主動圖案AP1及第二主動圖案AP2中的各者可包含鄰近於位元線BL的第一摻雜劑區、鄰近於接觸圖案BC的第二摻雜劑區以及第一摻雜劑區與第二摻雜劑區之間的通道區。第一主動圖案AP1及第二主動圖案AP2的通道區可鄰近於第一字元線WL1及第二字元線WL2。第一摻雜劑區及第二摻雜劑區可為第一主動圖案AP1及第二主動圖案AP2中的含摻雜劑區，且可具有高於通道區中的摻雜濃度的摻雜濃度。在半導體記憶體裝置的操作期間，第一主動圖案AP1及第二主動圖案AP2的通道區可由第一字元線WL1及第二字元線WL2以及背閘極電極BG控制。
背閘極電極BG可安置於位元線BL上以在第一方向D1上彼此間隔開特定距離。背閘極電極BG可在第二方向D2上延伸以與位元線BL交叉。
背閘極電極BG中的各者可安置於在第一方向D1上彼此鄰近的第一主動圖案AP1與第二主動圖案AP2之間。亦即，第一主動圖案AP1可安置於背閘極電極BG中的各者的一側處，且第二主動圖案AP2可安置於背閘極電極BG中的各者的相對側處。
背閘極電極BG可具有接近接觸圖案BC的第一表面，及接近位元線BL的第二表面。背閘極電極BG的第一表面及第二表面可置放於與第一主動圖案AP1及第二主動圖案AP2的第一表面及第二表面的水平高度不同的垂直水平高度處。
當在垂直方向上量測時，背閘極電極BG可具有小於第一主動圖案AP1及第二主動圖案AP2的高度的高度。換言之，背閘極電極BG的頂部表面可低於第一主動圖案AP1及第二主動圖案AP2的頂部表面，且背閘極電極BG的底部表面可高於第一主動圖案AP1及第二主動圖案AP2的底部表面。
在實施例中，背閘極電極BG可由摻雜多晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦以及鉭）、導電金屬矽化物材料或導電金屬氧化物材料中的至少一者形成或包含其中的至少一者。
在半導體記憶體裝置的操作期間，負電壓可施加至背閘極電極BG以增加垂直通道電晶體的臨限電壓。在此情況下，可有可能防止垂直通道電晶體的洩漏電流屬性因垂直通道電晶體的臨限電壓的減小而劣化，此可在垂直通道電晶體按比例縮小時發生。
第一背閘極封蓋圖案121可安置於背閘極電極BG的第一表面上，且第二背閘極封蓋圖案123可安置於背閘極電極BG的第二表面上。
第一背閘極封蓋圖案121可安置於接觸圖案BC與背閘極電極BG的第一表面之間，且第二背閘極封蓋圖案123可安置於位元線BL與背閘極電極BG的第二表面之間。第一背閘極封蓋圖案121及第二背閘極封蓋圖案123可安置於在第一方向D1上彼此鄰近的第一主動圖案AP1與第二主動圖案AP2之間。
第一背閘極封蓋圖案121及第二背閘極封蓋圖案123可平行於背閘極電極BG或在第二方向D2上延伸。在實施例中，第一背閘極封蓋圖案121及第二背閘極封蓋圖案123可包含氧化矽層、氮氧化矽層或氮化矽層。
第二背閘極封蓋圖案123可與位元線BL的多晶矽圖案151接觸。位元線BL之間的第二背閘極封蓋圖案123的厚度可不同於位元線BL上的第二背閘極封蓋圖案123的厚度。
第二背閘極封蓋圖案123可具有形成於其中且在第二方向D2上延伸的接縫。接縫可與背閘極電極BG垂直地間隔開且可鄰近於位元線BL。
參考圖3A，第一背閘極封蓋圖案121可具有形成於其中的第一接縫121s或空隙。第一接縫121s可在第二方向D2上延伸。在實施例中，第一接縫121s可鄰近於背閘極電極BG的第二表面，且可與接觸圖案BC垂直地間隔開。
襯裡絕緣層111及背閘極絕緣層113可安置於背閘極電極BG的相對側表面上。襯裡絕緣層111可安置於背閘極電極BG的相對側表面與第一分離絕緣圖案115的側表面之間。背閘極絕緣層113可安置於背閘極電極BG的相對側表面與第一主動圖案AP1及第二主動圖案AP2的側表面之間。背閘極絕緣層113可比襯裡絕緣層111更厚。襯裡絕緣層111及背閘極絕緣層113可由氧化矽形成或包含氧化矽。
第一分離絕緣圖案115可安置於在第二方向D2上彼此鄰近的第一主動圖案AP1與第二主動圖案AP2之間。第二分離絕緣圖案139可安置於經安置以面向彼此的第一字元線WL1與第二字元線WL2之間。第二分離絕緣圖案139可在第二方向D2上延伸。在實施例中，第一分離絕緣圖案115及第二分離絕緣圖案139可由氧化矽形成或包含氧化矽。第一分離絕緣圖案115及第二分離絕緣圖案139可具有與第一主動圖案AP1及第二主動圖案AP2的頂部表面實質上共面的頂部表面。
位元線BL上的第一字元線WL1及第二字元線WL2可在第一方向D1上延伸，且可替代地在第二方向D2上配置。
第一字元線WL1可安置於第一主動圖案AP1的一側處，且第二字元線WL2可安置於第二主動圖案AP2的相對側處。第一字元線WL1及第二字元線WL2可與位元線BL及接觸圖案BC垂直地間隔開。換言之，當在俯視圖中檢視時，第一字元線WL1及第二字元線WL2可置放於位元線BL與接觸圖案BC之間。
第一字元線WL1及第二字元線WL2中的各者可具有在第二方向D2上的寬度。位元線BL上的寬度可不同於屏蔽導電圖案173上的寬度。第一字元線WL1的部分可安置於在第一方向D1上彼此鄰近的第一主動圖案AP1之間。第二字元線WL2的部分可安置於在第一方向D1上彼此鄰近的第二主動圖案AP2之間。
在實施例中，第一字元線WL1及第二字元線WL2可由摻雜多晶矽、金屬材料、導電金屬氮化物材料、導電金屬矽化物材料、導電金屬氧化物材料或其組合中的至少一者形成或包含其中的至少一者。
第一字元線WL1及第二字元線WL2中的鄰近者可具有面向彼此的側表面。第一字元線WL1及第二字元線WL2中的各者可具有接近位元線BL的第一表面，及接近接觸圖案BC的第二表面。
第一字元線WL1及第二字元線WL2的第一表面可具有各種形狀。在實施例中，第一字元線WL1及第二字元線WL2中的各者可具有L形區段。
當在垂直方向上量測時，第一字元線WL1及第二字元線WL2可具有小於第一主動圖案AP1及第二主動圖案AP2的高度的高度。當在垂直方向上量測時，第一字元線WL1及第二字元線WL2的高度可等於或小於背閘極電極BG的高度。
參考圖3A，第一字元線WL1及第二字元線WL2的第二表面可位於與背閘極電極BG的頂部表面實質上相同的水平高度處。
參考圖3B，第一字元線WL1及第二字元線WL2的第二表面可位於低於背閘極電極BG的頂部表面的水平高度處。第一字元線WL1及第二字元線WL2的第二表面可具有圓形形狀。
第一閘極絕緣圖案131可安置於第一分離絕緣圖案115與第一字元線WL1及第二字元線WL2之間。第二閘極絕緣圖案133可安置於第一字元線WL1及第二字元線WL2與第一主動圖案AP1及第二主動圖案AP2之間。
在實施例中，第一閘極絕緣圖案131可由氧化矽形成。第二閘極絕緣圖案133可比第一閘極絕緣圖案131更厚。第二閘極絕緣圖案133可覆蓋第一主動圖案AP1的第一側表面且可覆蓋第二主動圖案AP2的第二側表面。第二閘極絕緣圖案133可具有實質上均勻的厚度。
第二閘極絕緣圖案133可由氧化矽、氮氧化矽或具有高於氧化矽的介電常數的高k介電材料中的至少一者形成或包含其中的至少一者。高k介電材料可包含金屬氧化物材料或金屬氮氧化物材料。舉例而言，用於第二閘極絕緣圖案133的高k介電材料可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合，但本發明概念不限於此等實例。
第一閘極封蓋圖案141可安置於第一字元線WL1及第二字元線WL2與位元線BL之間，且第二閘極封蓋圖案211可安置於第一字元線WL1及第二字元線WL2與接觸圖案BC之間。第一閘極封蓋圖案141及第二閘極封蓋圖案211可安置於第二閘極絕緣圖案133與第二分離絕緣圖案139之間。
第一閘極封蓋圖案141可與位元線BL的多晶矽圖案151接觸。第二閘極封蓋圖案211可與接觸圖案BC的部分接觸。
第一閘極封蓋圖案141中的各者可具有形成於其中的接縫，且此處，接縫可與第一字元線WL1及第二字元線WL2間隔開且可鄰近於位元線BL。換言之，第一閘極封蓋圖案141中的接縫及第二背閘極封蓋圖案123中的接縫可在相同方向上形成，且可位於與基底200實質上相同的垂直水平高度處。
第一閘極封蓋圖案141及第二閘極封蓋圖案211可平行於第一字元線WL1及第二字元線WL2且在第一方向D1上延伸。在實施例中，第一閘極封蓋圖案141及第二閘極封蓋圖案211可由氮化矽形成。
參考圖3A，第二閘極封蓋圖案211中的各者可具有形成於其中的第二接縫211s或空隙。第二接縫211s可在第二方向D2上延伸。在實施例中，第二接縫211s可在與第一背閘極封蓋圖案121的第一接縫121s相對的方向上形成。舉例而言，當自基底200量測時，第二接縫211s可形成於與第一背閘極封蓋圖案121的第一接縫121s不同的垂直水平高度處。第二接縫211s可鄰近於接觸圖案BC，且可與第一字元線WL1及第二字元線WL2的第二表面垂直地間隔開。
第一蝕刻終止層231及第二蝕刻終止層233可安置於單元陣列區CAR中以覆蓋第一主動圖案AP1及第二主動圖案AP2的第二表面。第一蝕刻終止層231及第二蝕刻終止層233可依序堆疊於第一背閘極封蓋圖案121的頂部表面、第二閘極封蓋圖案211的頂部表面以及第一分離絕緣圖案115及第二分離絕緣圖案139的頂部表面上。第一蝕刻終止層231及第二蝕刻終止層233可由彼此不同的絕緣材料形成。舉例而言，第一蝕刻終止層231可由氧化矽形成，且第二蝕刻終止層233可由氮化矽形成。
層間絕緣層240可延伸至第一周邊電路區PCR1及第二周邊電路區PCR2以覆蓋裝置隔離層STI的頂部表面及周邊閘極電極PG。
另外，周邊主動圖案ACT可在第一周邊電路區PCR1及第二周邊電路區PCR2中安置於基底200上。周邊主動圖案ACT可由與單元陣列區CAR中的第一主動圖案AP1及第二主動圖案AP2相同的單晶半導體材料形成或包含所述單晶半導體材料。周邊主動圖案ACT可具有鄰近於基底200的第一表面，及與第一表面相對的第二表面。周邊主動圖案ACT的第一表面可與第一主動圖案AP1及第二主動圖案AP2的第一表面實質上共面。周邊主動圖案ACT的第二表面可與第一主動圖案AP1及第二主動圖案AP2的第二表面實質上共面。
裝置隔離層STI可在基底200上安置於第一周邊電路區PCR1及第二周邊電路區PCR2中以穿透或圍封周邊主動圖案ACT。
周邊電晶體可設置於周邊主動圖案ACT的第二表面上。在實施例中，周邊電晶體可構成列及行解碼器、感測放大器或控制邏輯。
詳言之，周邊閘極電極PG可安置於周邊主動圖案ACT的第二表面上。周邊閘極電極PG可包含周邊閘極絕緣層221、周邊導電圖案223、周邊金屬圖案225以及周邊遮罩圖案227。
接觸圖案BC可設置為穿透層間絕緣層240以及第一蝕刻終止層231及第二蝕刻終止層233，且可分別耦接至第一主動圖案AP1及第二主動圖案AP2。換言之，接觸圖案BC可分別耦接至第一主動圖案AP1及第二主動圖案AP2的第二摻雜劑區。接觸圖案BC的下部寬度可大於其上部寬度。接觸圖案BC中的鄰近者可藉由分離絕緣圖案245彼此間隔開。當在平面圖中檢視時，接觸圖案BC中的各者可具有各種形狀中的一者（例如，圓形、橢圓形、矩形、正方形、菱形以及六邊形形狀）。
作為非限制性實例，接觸圖案BC可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成。
周邊接觸插塞PCP可在第一周邊電路區PCR1及第二周邊電路區PCR2中耦接至周邊電晶體。周邊接觸插塞PCP可設置為穿透第三蝕刻終止層241及層間絕緣層240，且可連接至周邊主動圖案ACT中的源極/汲極雜質區。
著陸襯墊LP可安置於接觸圖案BC上。當在平面圖中檢視時，著陸襯墊LP中的各者可具有各種形狀中的一者（例如，圓形、橢圓形、矩形、正方形、菱形以及六邊形形狀）。當在平面圖中檢視時，著陸襯墊LP可在第一方向D1及第二方向D2上或以矩陣形狀配置。著陸襯墊LP可設置為具有與分離絕緣圖案245的頂部表面實質上共面的頂部表面。
作為非限制性實例，著陸襯墊LP可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，周邊互連線PCL可安置於第四蝕刻終止層243中，且可連接至周邊接觸插塞PCP。
在單元陣列區CAR中，資料儲存圖案DSP可分別安置於著陸襯墊LP上。資料儲存圖案DSP可分別電連接至第一主動圖案AP1及第二主動圖案AP2。資料儲存圖案DSP可在第一方向D1及第二方向D2上或以矩陣形狀配置。資料儲存圖案DSP可與著陸襯墊LP完全或部分地重疊。資料儲存圖案DSP中的各者可與著陸襯墊LP中的對應者的頂部表面的全部或部分區接觸。
在實施例中，資料儲存圖案DSP可為電容器，且可包含儲存電極251、板電極255以及插入其間的電容器介電層253。在此情況下，儲存電極251可與著陸襯墊LP接觸，且當在平面圖中檢視時，可具有各種形狀中的一者（例如圓形、橢圓形、矩形、正方形、菱形以及六邊形形狀）。資料儲存圖案DSP可與著陸襯墊LP完全或部分地重疊。資料儲存圖案DSP中的各者可與著陸襯墊LP中的對應者的頂部表面的全部或部分區接觸。
在一些實施中，資料儲存圖案DSP可為可變電阻圖案，其電阻可藉由施加至其的電脈衝切換至至少兩種狀態中的一者。舉例而言，資料儲存圖案DSP可由相變材料（其結晶狀態可取決於施加至其的電流的量而改變）中的至少一者形成或包含相變材料中的至少一者，諸如鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或反鐵磁材料。
在第一周邊電路區PCR1及第二周邊電路區PCR2中，周邊電路絕緣層260可安置於第四蝕刻終止層243上。周邊電路絕緣層260可與板電極255的頂部表面實質上共面。
上部絕緣層270可安置於資料儲存圖案DSP上。上部絕緣層270可覆蓋資料儲存圖案DSP的板電極255及周邊電路絕緣層260。
在下文中，將描述根據各種實施例的半導體記憶體裝置。在以下描述中，出於簡潔起見，先前描述的元件可藉由相同參考數字識別而無需重複其重疊描述。
圖4A為沿著圖1的線D-D'截取以示出根據實施例的半導體記憶體裝置的截面圖。圖4B為示出圖4A的部分『P3』的放大截面圖。
在圖4A及圖4B的實施例中，襯裡絕緣圖案111a可安置於第一背閘極封蓋圖案121與第一主動圖案AP1及第二主動圖案AP2之間。
襯裡絕緣圖案111a可由不同於第一背閘極封蓋圖案121的絕緣材料形成，且可覆蓋第一背閘極封蓋圖案121的相對側表面。另外，背閘極絕緣層113可自位於背閘極電極BG的相對側表面上的區延伸至位於背閘極電極BG的第一表面與第一背閘極封蓋圖案121之間的區。
圖5A為沿著圖1的線D-D'截取以示出根據實施例的半導體記憶體裝置的截面圖。圖5B為示出圖5A的部分『P4』的放大截面圖。
參考圖5A及圖5B，第二閘極封蓋圖案211a中的各者可共同地設置於接觸圖案BC與第一字元線WL1及第二字元線WL2之間。亦即，第二閘極封蓋圖案211a中的各者可包含分別置放於第一字元線WL1及第二字元線WL2上的垂直部分，及將垂直部分彼此水平連接的水平部分。第二閘極封蓋圖案211a中的各者的水平部分可安置於第二分離絕緣圖案139與第一蝕刻終止層231之間。
在實施例中，接縫或空隙可形成於各第二閘極封蓋圖案211a的各垂直部分中。
另外，虛擬封蓋圖案211b可安置於第一背閘極封蓋圖案121與第一蝕刻終止層231之間。虛擬封蓋圖案211b可由與第二閘極封蓋圖案211a相同的絕緣材料形成。虛擬封蓋圖案211b可具有位於與第二閘極封蓋圖案211a的水平高度實質上相同的水平高度處的頂部表面。
圖6A至圖21A、圖6B至圖21B以及圖6C至圖20C為示出製造根據實施例的半導體記憶體裝置的方法的截面圖。此處，圖6A至圖21A示出沿著圖1的線A-A'、線B-B'以及線C-C'截取的橫截面。圖6B至圖21B示出沿著圖1的線D-D'及線E-E'截取的橫截面。圖6C至圖21C示出沿著圖1的線F-F'、線G-G'以及線H-H'截取的橫截面。
參考圖1、圖6A、圖6B以及圖6C，可製備包含第一基底100、內埋絕緣層101以及主動層AL的第一基底結構。
內埋絕緣層101及主動層AL可設置於第一基底100上。第一基底100、內埋絕緣層101以及主動層AL可構成絕緣體上矽（silicon-on-insulator；SOI）基底。
在實施例中，第一基底100可為矽基底、鍺基底及/或矽鍺基底。第一基底100可包含單元陣列區CAR、在第一方向D1上鄰近於單元陣列區CAR的第一周邊電路區PCR1以及在第二方向D2上鄰近於單元陣列區CAR的第二周邊電路區PCR2。第一方向D1及第二方向D2可平行於第一基底100的頂部表面，且可不彼此平行。
內埋絕緣層101可為藉由注氧隔離（separation-by-implanted oxygen；SIMOX）方法或藉由接合及層轉移方法形成的內埋氧化物（buried oxide；BOX）層。替代地，內埋絕緣層101可為藉由化學氣相沈積方法形成的絕緣層。內埋絕緣層101可包含例如氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
主動層AL可為單晶半導體層。主動層AL可為例如單晶矽基底、鍺基底及/或矽鍺基底。主動層AL可具有彼此相對的第一表面及第二表面。第二表面可與內埋絕緣層101接觸。
第一遮罩圖案MP1可形成於主動層AL的第一表面上。第一遮罩圖案MP1可具有在第一方向D1上自單元陣列區CAR延伸的線形開口。
第一遮罩圖案MP1可包含依序堆疊的第一遮罩層10、第二遮罩層20以及第三遮罩層30。此處，第三遮罩層30可由相對於第二遮罩層20具有蝕刻選擇性的材料形成或包含所述材料。第一遮罩層10可由相對於第二遮罩層20具有蝕刻選擇性的材料形成或包含所述材料。在實施例中，第一遮罩層10及第三遮罩層30可由氧化矽形成或包含氧化矽，且第二遮罩層20可由氮化矽形成或包含氮化矽。
此後，單元陣列區CAR中的主動層AL可使用第一遮罩圖案MP1作為蝕刻遮罩非等向性地蝕刻。因此，在第一方向D1上延伸的第一溝槽T1可形成於單元陣列區CAR中的主動層AL中。第一溝槽T1可經形成以暴露內埋絕緣層101，且可在第二方向D2上彼此間隔開特定距離。作為形成第一溝槽T1的結果，且主動層AL可劃分成在第一方向D1上延伸的多個線圖案。
在實施例中，單元陣列區CAR中的主動層AL可藉由經由第一溝槽T1執行諸如氣相摻雜（gas phase doping；GPD）製程或電漿摻雜（plasma doping；PLAD）製程的摻雜製程而摻雜有n型或p型雜質。
此外，當形成第一溝槽T1時，周邊主動圖案ACT可形成於第一周邊電路區PCR1及第二周邊電路區PCR2中。
參考圖1、圖7A、圖7B以及圖7C，在形成第一溝槽T1之後，可形成分離絕緣層110以填充第一溝槽T1。
分離絕緣層110可由絕緣材料（例如，氧化矽或氮化矽）形成。分離絕緣層110可藉由低壓化學氣相沈積（low-pressure chemical vapor deposition；LP-CVD）、電漿增強型化學氣相沈積（plasma-enhanced chemical vapor deposition；PE-CVD）以及原子層沈積（atomic layer deposition；ALD）技術中的至少一者形成。在使用沈積技術形成分離絕緣層110的情況下，分離絕緣層110可具有形成於第一溝槽T1中且在第一方向D1上延伸的非連續界面（例如，接縫或空隙）。
接下來，遮罩圖案（未繪示）可形成於分離絕緣層110上以與第一溝槽T1交叉。接著，可藉由使用遮罩圖案來圖案化分離絕緣層110、第一遮罩圖案MP1以及主動層AL而形成在第二方向D2上延伸的第二溝槽T2。第二溝槽T2可經形成以暴露內埋絕緣層101且可在第一方向D1上彼此間隔開特定距離。當形成第二溝槽T2時，內埋絕緣層101的頂部表面可凹陷。作為形成第二溝槽T2的結果，可形成在第一方向D1及第二方向D2上彼此間隔開的初步主動圖案PAP。
在實施例中，在形成初步主動圖案PAP之後，經由第二溝槽T2的內部表面暴露的初步主動圖案PAP可藉由執行GPD或PLAD製程而摻雜有雜質。
接下來，參考圖1、圖8A、圖8B以及圖8C，可形成襯裡絕緣層111以保形地覆蓋第二溝槽T2的內部表面。
襯裡絕緣層111可藉由低壓化學氣相沈積（LP-CVD）、電漿增強型化學氣相沈積（PE-CVD）以及原子層沈積（ALD）技術中的至少一者形成。因此，襯裡絕緣層111可形成為在分離絕緣層110的頂部表面、分離絕緣層110的由第二溝槽T2暴露的側表面以及內埋絕緣層101的由第二溝槽T2暴露的頂部表面上具有實質上均勻的厚度。在實施例中，襯裡絕緣層111可由氧化矽形成或包含氧化矽。在一些實施中，襯裡絕緣層111可由高k介電材料（例如，氧化鉿及氧化鋯）中的至少一者形成或包含高k介電材料中的至少一者。
在實施例中，可在形成襯裡絕緣層111之前執行熱氧化製程。因此，背閘極絕緣層113可形成於初步主動圖案PAP的由第二溝槽T2暴露的側表面上。背閘極絕緣層113可由氧化矽形成。背閘極絕緣層113可比襯裡絕緣層111更厚。在實施例中，背閘極絕緣層113可由氧化矽形成。
參考圖1、圖9A、圖9B以及圖9C，第一背閘極封蓋圖案121及背閘極電極BG可形成於具有襯裡絕緣層111及背閘極絕緣層113的第二溝槽T2中。
可藉由沈積絕緣材料（例如，氮化矽）以用襯裡絕緣層111及背閘極絕緣層113填充第二溝槽T2且等向性地蝕刻絕緣材料而形成第一背閘極封蓋圖案121。可形成第一背閘極封蓋圖案121以填充第二溝槽T2的下部部分且暴露背閘極絕緣層113的側表面的一部分。
在形成第一背閘極封蓋圖案121之後，可沈積閘極導電層以填充第二溝槽T2。接下來，可等向性地蝕刻閘極導電層以分別在第二溝槽T2中形成背閘極電極BG。背閘極電極BG的第一表面可位於低於初步主動圖案PAP的第一表面的水平高度處。
參考圖1、圖10A、圖10B以及圖10C，第二背閘極封蓋圖案123可形成於具有背閘極電極BG的第二溝槽T2中。可藉由沈積絕緣層以用背閘極電極BG填充第二溝槽T2且平坦化絕緣層以暴露分離絕緣層110的頂部表面而形成第二背閘極封蓋圖案123。在實施例中，第二背閘極封蓋圖案123可由氮化矽形成或包含氮化矽。
在形成第二背閘極封蓋圖案123之後，可對分離絕緣層110的一部分及第三遮罩層30的一部分執行回蝕製程。因此，可移除第三遮罩層30上的分離絕緣層110，且第二背閘極封蓋圖案123可突出至高於第三遮罩層30的頂部表面的水平高度。
作為分離絕緣層110上的回蝕製程的結果，裝置隔離層STI可形成於第一周邊電路區PCR1及第二周邊電路區PCR2中以圍封周邊主動圖案ACT，且可暴露第三遮罩層30的頂部表面。
接下來，可形成間隔物層以覆蓋第一遮罩圖案MP1的第三遮罩層30的頂部表面及具有均勻厚度的背閘極封蓋圖案123的頂部表面。此處，垂直通道電晶體的主動圖案的寬度可藉由間隔物層的沈積厚度判定。
在形成間隔物層之後，可對間隔物層執行非等向性蝕刻製程以在第二背閘極封蓋圖案123中的各者的相對側表面上形成一對間隔物120。
間隔物120可由絕緣材料中的至少一者形成或包含絕緣材料中的至少一者。舉例而言，間隔物120可由氧化矽、氮氧化矽、氮化矽、碳化矽、氮化碳矽以及其組合中的至少一者形成或包含其中的至少一者。在實施例中，間隔物120可由與第二背閘極封蓋圖案123相同的絕緣材料形成。
接下來，可對初步主動圖案PAP及分離絕緣層110執行使用間隔物120作為蝕刻遮罩的非等向性蝕刻製程。因此，彼此間隔開的一對第一主動圖案AP1及第二主動圖案AP2可形成於各背閘極絕緣層113的兩側處。作為形成第一主動圖案AP1及第二主動圖案AP2的結果，可暴露內埋絕緣層101。另外，當形成第一主動圖案AP1及第二主動圖案AP2時，可在第二方向D2上在第一主動圖案AP1中的鄰近者之間及在第二主動圖案AP2中的鄰近者之間形成第一分離絕緣圖案115。
第一主動圖案AP1及第二主動圖案AP2可在第一方向D1及第二方向D2上彼此間隔開。第三溝槽可形成於在第一方向D1上彼此鄰近的第一主動圖案AP1及第二主動圖案AP2之間，且第三溝槽可在第二方向D2上延伸。
在形成第一主動圖案AP1及第二主動圖案AP2之後，可移除間隔物120及第二背閘極封蓋圖案123的上部部分以暴露第三遮罩圖案30的頂部表面。
參考圖1、圖11A、圖11B以及圖11C，可沈積第一閘極絕緣層131以保形地覆蓋第一主動圖案AP1及第二主動圖案AP2的側表面、第二背閘極封蓋圖案123的頂部表面、第一分離絕緣圖案115的頂部表面以及第三遮罩層30的頂部表面。
第一閘極絕緣層131可藉由物理氣相沈積（physical vapor deposition；PVD）、熱化學氣相沈積（熱CVD）、低壓化學氣相沈積（LP-CVD）、電漿增強型化學氣相沈積（PE-CVD）或原子層沈積（ALD）技術中的至少一者形成。
在形成第一閘極絕緣層131之前，可執行熱氧化製程以在第一主動圖案AP1及第二主動圖案AP2的側表面上形成第二閘極絕緣層133。第二閘極絕緣層133可由氧化矽形成且可比第一閘極絕緣層131更厚。
接下來，可形成閘極導電層135以覆蓋具有均勻厚度的第一閘極絕緣層131及第二閘極絕緣層133。閘極導電層135可藉由物理氣相沈積（PVD）、熱化學氣相沈積（熱CVD）、低壓化學氣相沈積（LP-CVD）、電漿增強型化學氣相沈積（PE-CVD）或原子層沈積（ALD）技術中的至少一者形成。閘極導電層135的沈積厚度可小於第三溝槽的寬度的一半（亦即，面向彼此的第一主動圖案AP1與第二主動圖案AP2之間的距離的一半）。閘極導電層135可沈積於第一閘極絕緣層131及第二閘極絕緣層133上以界定第三溝槽中的間隙區。
接下來，可形成間隙填充絕緣層137以填充由閘極導電層135界定的間隙區。間隙填充絕緣層137的頂部表面可位於高於或實質上等於第二背閘極封蓋圖案123的頂部表面的水平高度處。在實施例中，間隙填充絕緣層137可由氮化矽、氮氧化矽、碳化矽、氮化碳矽層以及其組合中的至少一者形成或包含其中的至少一者。
參考圖1、圖12A、圖12B以及圖12C，在形成間隙填充絕緣層137之後，可藉由移除閘極導電層135的上部部分而形成彼此間隔開的初步閘極導電圖案136。
初步閘極導電圖案136的形成可包含對閘極導電層135執行蝕刻或回蝕製程以在第一主動圖案AP1及第二主動圖案AP2的上部側表面與間隙填充絕緣層137的側表面之間形成凹槽區。初步閘極導電圖案136的頂部表面可位於低於第一主動圖案AP1及第二主動圖案AP2的第一表面的水平高度處。初步閘極導電圖案136中的各者可具有U形區段且可在第一方向D1上延伸。亦即，初步閘極導電圖案136中的各者可包含垂直於第一基底100的頂部表面且面向彼此的垂直部分，及平行於第一基底100的頂部表面且將垂直部分彼此連接的水平部分。
作為形成初步閘極導電圖案136的結果，可自第一遮罩圖案MP1的頂部表面及第二背閘極封蓋圖案123的頂部表面移除閘極導電層135。
在形成初步閘極導電圖案136之後，可沈積封蓋絕緣層（例如，氮化矽層）以填充凹槽區。此後，可對封蓋絕緣層及第二背閘極封蓋圖案123執行使用第二遮罩圖案20作為蝕刻終止層的平坦化製程。在平坦化製程期間，可移除第三遮罩圖案。
另外，可對第二遮罩圖案20、封蓋絕緣層以及第二背閘極封蓋圖案123執行平坦化製程以暴露第一主動圖案AP1及第二主動圖案AP2的第一表面，且可執行蝕刻第一遮罩圖案10的製程。
因此，第一閘極封蓋圖案141可形成於初步閘極導電圖案136上，如圖1、圖13A、圖13B以及圖13C中所繪示。
第一閘極封蓋圖案141的頂部表面可與第二背閘極封蓋圖案123的頂部表面以及第一主動圖案AP1及第二主動圖案AP2的第一表面實質上共面。
在形成第一閘極封蓋圖案141期間，可使間隙填充絕緣層137的頂部表面凹陷以形成第二分離絕緣圖案139。第二分離絕緣圖案139可在第二方向D2上於初步閘極導電圖案136上延伸。
當在單元陣列區CAR中形成第一閘極封蓋圖案141時，可暴露第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT的第一表面。
參考圖1、圖13A、圖13B以及圖13C，可形成在第一方向D1上自單元陣列區CAR延伸的位元線BL。
位元線BL的形成可包含依序沈積多晶矽層151、金屬矽化物層153、金屬層155以及硬遮罩層157，在硬遮罩層157上形成作為在第二方向D2上延伸的線形圖案的遮罩圖案（未繪示），以及使用遮罩圖案作為蝕刻遮罩而依序且非等向性地蝕刻硬遮罩層157、金屬層155、金屬矽化物層153以及多晶矽層151。
此處，多晶矽層151可沈積於第一基底100的整個頂部表面上。多晶矽層151可與單元陣列區CAR中的第一主動圖案AP1及第二主動圖案AP2的頂部表面接觸，且可沈積於第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT上。
金屬矽化物層153可由金屬矽化物材料（例如，矽化鈦、矽化鈷或矽化鎳）中的至少一者形成或包含金屬矽化物材料中的至少一者。
金屬層155可藉由沈積導電金屬氮化物材料（例如，氮化鈦及氮化鉭）或金屬材料（例如，鎢、鈦以及鉭）中的至少一者而形成。硬遮罩層157可藉由沈積絕緣材料（例如，氮化矽及氮氧化矽）中的至少一者而形成。
在第二方向D2上延伸且具有線形狀的遮罩圖案（未繪示）可形成於硬遮罩層157上。接著，可使用遮罩圖案依序且非等向性地蝕刻硬遮罩層157、金屬層155、金屬矽化物層153以及多晶矽層151。因此，可形成在第二方向D2上延伸的位元線BL。
當形成位元線BL時，可部分地蝕刻第二背閘極封蓋圖案123及第一閘極封蓋圖案141。
在實施例中，當形成位元線BL時，可在第一周邊電路區PCR1及第二周邊電路區PCR2中形成周邊電路圖案PP。
周邊電路圖案PP可具有與位元線BL相同的堆疊結構。舉例而言，周邊電路圖案PP可包含依序堆疊的多晶矽圖案152、金屬矽化物圖案154、金屬圖案156以及硬遮罩圖案158。
當形成周邊電路圖案PP時，可蝕刻第一周邊電路區PCR1及第二周邊電路區PCR2中的硬遮罩層157、金屬層155、金屬矽化物層153以及多晶矽層151以暴露裝置隔離層STI的一部分及周邊主動圖案ACT的一部分。
參考圖1、圖14A、圖14B以及圖14C，在形成位元線BL之後，可形成間隔物絕緣層161以界定位元線BL之間的間隙區。
間隔物絕緣層161可沈積於第一基底100上且可具有實質上均勻的厚度。間隔物絕緣層161的沈積厚度可小於位元線BL的鄰近者之間的距離的一半。在此情況下，間隙區可分別界定於位元線BL之間。間隙區可平行於位元線BL或在第二方向D2上延伸。另外，間隔物絕緣層161可保形地覆蓋第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊電路圖案PP。
接下來，屏蔽導電圖案163可形成於間隔物絕緣層161上。
屏蔽導電圖案163的形成可包含將屏蔽導電層沈積於間隔物絕緣層161上且圖案化屏蔽導電層以自第一周邊電路區PCR1及第二周邊電路區PCR2移除屏蔽導電層。因此，在形成屏蔽導電圖案163之後，可暴露第一周邊電路區PCR1及第二周邊電路區PCR2中的間隔物絕緣層161。
在單元陣列區CAR中，屏蔽導電圖案163可填充由間隔物絕緣層161界定的間隙區。在使用化學氣相沈積法沈積屏蔽導電層的情況下，歸因於化學氣相沈積法中的步階覆蓋屬性，可在間隙區中形成非連續界面（例如，接縫）。屏蔽導電圖案163可由金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）或鈷（Co））中的至少一者形成或包含金屬材料中的至少一者。在實施例中，屏蔽導電圖案163可由導電二維（2D）材料（例如，石墨烯）中的至少一者形成或包含導電二維材料中的至少一者。
此後，封蓋絕緣層165可形成於屏蔽導電圖案163上。封蓋絕緣層165可保形地覆蓋單元陣列區CAR中的屏蔽導電圖案163以及第一周邊電路區PCR1及第二周邊電路區PCR2中的間隔物絕緣層161。在實施例中，封蓋絕緣層165可為氮化矽層。封蓋絕緣層165的頂部表面可在單元陣列區CAR與第一周邊電路區PCR1及第二周邊電路區PCR2之間具有階梯或不平坦部分。
接下來，平坦化絕緣層170可在第一周邊電路區PCR1及第二周邊電路區PCR2中形成於封蓋絕緣層165上。平坦化絕緣層170可藉由沈積絕緣材料（例如，氧化矽）而形成。平坦化絕緣層170可由相對於封蓋絕緣層165具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。作為實例，平坦化絕緣層170可為絕緣層或氧化矽層中的一者，所述絕緣層藉由旋塗玻璃（spin-on-glass；SOG）技術形成。平坦化絕緣層170可具有實質上平坦的頂部表面，且平坦化絕緣層170的頂部表面可與封蓋絕緣層165的頂部表面實質上共面。
參考圖1、圖15A、圖15B以及圖15C，第一黏著劑層180可形成於封蓋絕緣層165的頂部表面及平坦化絕緣層170的頂部表面上。
此後，具有第二黏著劑層201的第二基底200可接合至第一基底100上的第一黏著劑層180。第二基底200可由單晶矽或玻璃（例如，石英）形成或包含單晶矽或玻璃。
參考圖1、圖16A、圖16B以及圖16C，在接合第二基底200之後，可執行背側研磨製程以移除第一基底100。可垂直反轉第一基底100上的結構以執行移除第一基底100的製程。
第一基底100的移除可包含依序執行研磨製程、乾式蝕刻製程以及濕式蝕刻製程以暴露初步閘極導電圖案136的水平部分。因此，可部分地移除初步閘極導電圖案136的水平部分上的內埋絕緣層101，且可在第一主動圖案AP1及第二主動圖案AP2以及周邊主動圖案ACT上形成內埋絕緣圖案103。
參考圖1、圖17A、圖17B以及圖17C，可藉由蝕刻初步閘極導電圖案136的水平部分及垂直部分的部分而形成凹槽區RR。凹槽區RR可在第二方向D2上延伸，且可暴露襯裡絕緣層111的一部分、背閘極絕緣層113的一部分以及第二分離絕緣圖案139的部分。
作為形成凹槽區RR的結果，第一字元線WL1及第二字元線WL2可形成為與第一主動圖案AP1及第二主動圖案AP2的側表面交叉。
參考圖1、圖18A、圖18B以及圖18C，可形成第二閘極封蓋層210以填充凹槽區RR。第二閘極封蓋層210可由相對於第二分離絕緣圖案139具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。舉例而言，第二閘極封蓋層210可包含氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
可使用化學氣相沈積法在凹槽區RR中沈積第二閘極封蓋層210。歸因於沈積製程中的步階覆蓋屬性，可在凹槽區RR中形成非連續界面（例如，接縫）。第二閘極封蓋層210中的接縫可在第二方向D2上延伸，且可與第一字元線WL1及第二字元線WL2的頂部表面垂直地間隔開。
參考圖1、圖19A、圖19B以及圖19C，在形成第二閘極封蓋層210之後，可對第二閘極封蓋層210執行平坦化製程以暴露第一主動圖案AP1及第二主動圖案AP2的頂部表面。因此，第二閘極封蓋圖案211可分別形成於第一字元線WL1及第二字元線WL2上。
可在形成第二閘極封蓋圖案211期間或之後移除內埋絕緣圖案103。因此，第一主動圖案AP1及第二主動圖案AP2以及第一背閘極封蓋圖案121可在單元陣列區CAR中暴露於外部。此外，周邊主動圖案ACT的頂部表面可在第一周邊電路區PCR1及第二周邊電路區PCR2中暴露於外部。
參考圖1、圖20A、圖20B以及圖20C，第一蝕刻終止層231及第二蝕刻終止層233可依序形成於第二基底200上。第一蝕刻終止層231可由氧化矽形成，且可沈積於第一主動圖案AP1及第二主動圖案AP2、第一分離絕緣圖案115及第二分離絕緣圖案139以及第一背閘極封蓋圖案121上。第二蝕刻終止層233可由相對於第一蝕刻終止層231具有蝕刻選擇性的材料（例如，氮化矽）形成。
接下來，可對第一蝕刻終止層231及第二蝕刻終止層233執行圖案化製程，且因此，可暴露第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT。
此後，周邊電晶體可形成於周邊主動圖案ACT上。詳言之，周邊閘極電極PG可形成於第一周邊電路區PCR1及第二周邊電路區PCR2中的周邊主動圖案ACT上。接著，絕緣間隔物可形成於周邊閘極電極PG的相對側表面上。另外，可藉由將雜質注入周邊主動圖案ACT的在周邊閘極電極PG的兩側處的部分中而形成源極/汲極區。周邊閘極電極PG可包含依序堆疊的周邊閘極絕緣圖案221、周邊導電圖案223、周邊金屬圖案225以及周邊遮罩圖案227。
接下來，層間絕緣層240及第三蝕刻終止層241可形成於單元陣列區CAR及周邊電路區PCR中。層間絕緣層240可藉由沈積絕緣材料且平坦化絕緣材料以暴露周邊閘極電極PG的頂部表面而形成。第三蝕刻終止層241可由相對於層間絕緣層240具有蝕刻選擇性的絕緣材料形成或包含所述絕緣材料。
參考圖1、圖21A、圖21B以及圖21C，接觸圖案BC可形成於單元陣列區CAR中以穿透第三蝕刻終止層241、層間絕緣層240以及第二蝕刻終止層233及第一蝕刻終止層231且連接至第一主動圖案AP1及第二主動圖案AP2。
接觸圖案BC的形成可包含圖案化第三蝕刻終止層241、層間絕緣層240以及第二蝕刻終止層233及第一蝕刻終止層231以形成分別暴露第一主動圖案AP1及第二主動圖案AP2的孔，沈積導電層以填充孔，以及平坦化導電層以暴露第三蝕刻終止層241的頂部表面。
在形成接觸圖案BC之後，可在第一周邊電路區PCR1及第二周邊電路區PCR2中形成周邊接觸插塞PCP。
周邊接觸插塞PCP的形成可包含圖案化第三蝕刻終止層241及層間絕緣層240以形成接觸孔，及在第三蝕刻終止層241上沈積導電材料以填充接觸孔。周邊接觸插塞PCP可穿透第三蝕刻終止層241及層間絕緣層240，且可連接至周邊電晶體。舉例而言，周邊接觸插塞PCP中的一些可連接至周邊電晶體的源極/汲極區，且周邊接觸插塞PCP中的其他者可連接至周邊閘極電極PG。
返回參考圖1、圖2A、圖2B以及圖2C，分別連接至接觸圖案BC的著陸襯墊LP可形成於單元陣列區CAR中。
著陸襯墊LP的形成可包含在第三蝕刻終止層241上沈積導電層及使用遮罩圖案來圖案化導電層。
當形成著陸襯墊LP時，可在第一周邊電路區PCR1及第二周邊電路區PCR2中形成連接至周邊接觸插塞PCP的周邊互連線PCL。
在形成著陸襯墊LP之前或之後，可在第三蝕刻終止層241上形成第四蝕刻終止層243。著陸襯墊LP及周邊互連線PCL可形成於第三蝕刻停止層241中。
接下來，可形成分別連接至著陸襯墊LP的儲存電極251。在實施例中，儲存電極251可由摻雜多晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦以及鉭）、導電金屬矽化物材料或導電金屬氧化物材料中的至少一者形成或包含其中的至少一者。
接下來，可形成電容器介電層253以保形地覆蓋儲存電極251。此後，板電極255可形成於電容器介電層253上。
在形成資料儲存圖案DSP之後，可形成周邊電路絕緣層260以覆蓋第一周邊電路區PCR1及第二周邊電路區PCR2，且可在資料儲存圖案DSP及周邊電路絕緣層260上形成上部絕緣層270。
圖22A至圖22I為沿著圖1的線D-D'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。
參考圖1及圖22A，初步主動圖案PAP可形成於內埋絕緣層101上，如先前參考圖6A、圖6B以及圖6C所描述，且接著，可形成第一襯裡絕緣層111a以保形地覆蓋第二溝槽。
第一襯裡絕緣層111a可藉由低壓化學氣相沈積（LP-CVD）、電漿增強型化學氣相沈積（PE-CVD）以及原子層沈積（ALD）技術中的至少一者形成。因此，第一襯裡絕緣層111a可形成為在分離絕緣層110的頂部表面、分離絕緣層110的由第二溝槽T2暴露的側表面以及內埋絕緣層101的由第二溝槽T2暴露的頂部表面上具有實質上均勻的厚度。在實施例中，第一襯裡絕緣層111a可由氧化矽形成。
接下來，第一背閘極封蓋圖案121可形成於具有第一襯裡絕緣層111a的第二溝槽T2中。
可形成第一背閘極封蓋圖案121以填充第二溝槽T2的下部部分，如參考圖9A、圖9B以及圖9C所描述。
第一背閘極封蓋圖案121的頂部表面可高於內埋絕緣層101的頂部表面，且可低於初步主動圖案PAP的頂部表面。
參考圖22B，在形成第一背閘極封蓋圖案121之後，可對第一襯裡絕緣層111a執行等向性蝕刻製程。因此，可暴露第一主動圖案AP1及第二主動圖案AP2的上部側表面，且可暴露分離絕緣層110的頂部表面。
參考圖22C，可形成第二襯裡絕緣層111b以保形地覆蓋具有第一背閘極封蓋圖案121的第二溝槽T2的內部表面。第二襯裡絕緣層111b可形成為在分離絕緣層110的頂部表面、分離絕緣層110的由第二溝槽T2暴露的側表面以及第一背閘極封蓋圖案121的由第二溝槽T2暴露的頂部表面上具有實質上均勻的厚度。在實施例中，第二襯裡絕緣層111b可由氧化矽形成。
在實施例中，在形成第二襯裡絕緣層111b之前，可執行熱氧化製程以在初步主動圖案PAP的由第二溝槽T2暴露的側表面上形成背閘極絕緣層113，如參考圖8A、圖8B以及圖8C所描述。
接下來，參考圖22D，背閘極電極BG可分別形成於具有第二襯裡絕緣層111b的第二溝槽T2中。背閘極電極BG可藉由沈積閘極導電層以填充第二溝槽T2且等向性地蝕刻閘極導電層的一部分而形成，如參考圖9A、圖9B以及圖9C所描述。背閘極電極BG的第一表面可位於低於初步主動圖案PAP的第一表面的水平高度處。
參考圖22E，第二背閘極封蓋圖案123可形成於背閘極電極BG的第一表面上，如參考圖10A、圖10B以及圖10C所描述。
接下來，如先前參考圖10A至圖11C所描述，第一主動圖案AP1及第二主動圖案AP2可形成於背閘極電極BG的兩側處。在本實施例中，可形成第一主動圖案AP1及第二主動圖案AP2中的各者，使得第一表面上的寬度不同於第二表面上的寬度。作為實例，在第一主動圖案AP1及第二主動圖案AP2中的各者中，第二表面上的寬度可比第一表面上的寬度更大。此處，第一表面及第二表面可在垂直於第一基底100的頂部表面的方向上彼此相對。
在形成第一主動圖案AP1及第二主動圖案AP2之後，可形成第一閘極絕緣層131及第二閘極絕緣層133，如參考圖11A、圖11B以及圖11C所描述，且可依序形成初步閘極導電圖案136、第二分離絕緣圖案139以及第一閘極封蓋圖案141，如參考圖12A、圖12B以及圖12C所描述。
接下來，參考圖22F，可形成在第一方向D1上延伸的位元線BL，如參考圖13A、圖13B以及圖13C所描述。接下來，可依序形成間隔物絕緣層161、屏蔽導電圖案163以及封蓋絕緣層165，如參考圖14A、圖14B以及圖14C所描述。
接下來，第二基底200可使用第一黏著劑層180及第二黏著劑層201接合至具有第一基底100的結構。
參考圖22G，可移除第一基底100及內埋絕緣層101的一部分以暴露初步閘極導電圖案136的水平部分。當暴露初步閘極導電圖案136的水平部分時，亦可暴露第一襯裡絕緣層111a。
接下來，參考圖22H，如參考圖17A、圖17B以及圖17C所描述，可藉由蝕刻初步閘極導電圖案136的水平部分及垂直部分的部分而形成凹槽區RR。作為形成凹槽區RR的結果，第一字元線WL1及第二字元線WL2可形成為與第一主動圖案AP1及第二主動圖案AP2的側表面交叉。
接下來，參考圖22I，第二閘極封蓋圖案211可形成於凹槽區RR中。此處，第二閘極封蓋圖案211可具有形成於其中的接縫或空隙，如上文所描述，且第二閘極封蓋圖案211中的接縫可在與第一背閘極封蓋圖案121中的接縫相對的方向上形成。
圖23A至圖23I為沿著圖1的線D-D'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。
參考圖1及圖23A，可使用依序堆疊於主動層上的第一遮罩層10及第二遮罩層20作為蝕刻遮罩來形成先前參考圖7A、圖7B以及圖7C所描述的第一溝槽T1及第二溝槽T2，且因此，可形成初步主動圖案PAP。此處，第一遮罩層10可由氧化矽形成或包含氧化矽，且第二遮罩層20可由氮化矽形成或包含氮化矽。
接著，可形成背閘極絕緣層112以覆蓋第二遮罩層20的頂部表面、初步主動圖案PAP的由第二溝槽T2暴露的側表面以及內埋絕緣層101的由第二溝槽T2暴露的頂部表面。此處，背閘極絕緣層112可使用沈積製程沈積於第二溝槽的內部表面及第二遮罩層20的頂部表面上。
參考圖1及圖23B，第一背閘極封蓋圖案121及背閘極電極BG可形成於具有背閘極絕緣層112的第二溝槽T2中。
參考圖23C，如上文所描述，第二背閘極封蓋圖案123可形成於背閘極電極BG上，且第一主動圖案AP1及第二主動圖案AP2可形成於背閘極電極BG的兩側處。
另外，可形成第一閘極絕緣層131及第二閘極絕緣層133，如參考圖11A、圖11B以及圖11C所描述，以及初步閘極導電圖案136、第二分離絕緣圖案139。可依序形成第一閘極封蓋圖案141，如參考圖12A、圖12B以及圖12C所描述。此處，第一閘極封蓋圖案141可覆蓋初步閘極導電圖案136及第二分離絕緣圖案139。
第二背閘極封蓋圖案123及第一閘極封蓋圖案141可具有與第一主動圖案AP1及第二主動圖案AP2的頂部表面或第一表面實質上共面的頂部表面。
接下來，參考圖23D，可形成在第一方向D1上延伸的位元線BL，如參考圖13A、圖13B以及圖13C所描述。接下來，可依序形成間隔物絕緣層161、屏蔽導電圖案163以及封蓋絕緣層165，如參考圖14A、圖14B以及圖14C所描述。
接下來，第二基底200可使用第一黏著劑層180及第二黏著劑層201接合至具有第一基底100的結構。
接下來，參考圖23E，可移除第一基底100及內埋絕緣層101的部分以暴露初步閘極導電圖案136的水平部分。當暴露初步閘極導電圖案136的水平部分時，亦可暴露第一主動圖案AP1及第二主動圖案AP2的頂部表面以及第一背閘極封蓋圖案121的頂部表面。此處，第一背閘極封蓋圖案121的頂部表面可位於低於第一主動圖案AP1及第二主動圖案AP2的頂部表面的水平高度處。
參考圖23F，可藉由蝕刻初步閘極導電圖案136的水平部分及垂直部分的部分而形成凹槽區RR，如參考圖17A、圖17B以及圖17C所描述。在形成凹槽區RR之後，第二分離絕緣圖案139可具有位於低於第一主動圖案AP1及第二主動圖案AP2的頂部表面的水平高度處的頂部表面。
參考圖23G，可形成第二閘極封蓋層210以填充凹槽區RR。第二閘極封蓋層210可覆蓋第二分離絕緣圖案139。如上文所描述，當沈積第二閘極封蓋層210時，可在第二閘極封蓋層210中形成非連續界面（例如，接縫或空隙）。
參考圖23H，在形成第二閘極封蓋層210之後，可對第二閘極封蓋層210執行平坦化製程，直至第一主動圖案AP1及第二主動圖案AP2的頂部表面暴露於外部為止。因此，第二閘極封蓋圖案211a可形成於第一字元線WL1及第二字元線WL2上，如圖23I中所繪示。
在第二閘極封蓋圖案211a的形成期間，虛擬封蓋圖案211b可安置於第一背閘極封蓋圖案121上。第二閘極封蓋圖案211a及虛擬封蓋圖案211b可與第一主動圖案AP1及第二主動圖案AP2的頂部表面實質上共面。
根據實施例，在包含垂直通道電晶體的半導體記憶體裝置中，主動圖案可由單晶半導體材料形成，且在此情況下，可改良垂直通道電晶體的洩漏電流屬性。
根據實施例，可提供背閘極電極以增加垂直通道電晶體的臨限電壓，且因此，可能抑制垂直通道電晶體的臨限電壓的減小，當垂直通道電晶體按比例縮小時可能發生此情況，且藉此防止垂直通道電晶體的洩漏電流屬性惡化。
根據實施例，將第一基底接合至第二基底的方法可用於製造包含垂直通道電晶體的半導體記憶體裝置。此處，可在將第一基底接合至第二基底的製程之前形成將接觸圖案與背閘極電極電分離的第一背閘極封蓋圖案。在此情況下，可能在形成第二閘極封蓋圖案的製程中確保製程容限，所述第二閘極封蓋圖案用於在接合製程之後將第一字元線及第二字元線與接觸圖案電分離。
藉助於概述及綜述，實施例提供一種半導體記憶體裝置，且尤其提供一種具有改良的電特性及增加的整合密度的半導體記憶體裝置。
本文中已揭露實例實施例，且儘管採用特定術語，但其僅以一般及描述性意義且不出於限制的目的使用及解譯。在一些情況下，如所屬領域中具有通常知識者截至本申請案申請時顯而易見，除非另外具體指示，否則結合特定實施例所描述的特徵、特性及/或元件可單獨使用或與結合其他實施例所描述的特徵、特性及/或元件組合使用。因此，所屬領域中具有通常知識者將理解，可在不脫離如以下申請專利範圍中所闡述的本發明的精神及範疇的情況下對形式及細節作出各種改變。
10:第一遮罩層 20:第二遮罩層 30:第三遮罩層 100:第一基底 101:內埋絕緣層 110:分離絕緣層 111:襯裡絕緣層 111a:襯裡絕緣圖案/第一襯裡絕緣層 111b:第二襯裡絕緣層 113:背閘極絕緣層 115:第一分離絕緣圖案 120:間隔物 121:第一背閘極封蓋圖案 121s:第一接縫 123:第二背閘極封蓋圖案 131:第一閘極絕緣圖案 133:第二閘極絕緣圖案 135:閘極導電層 136:初步閘極導電圖案 137:間隙填充絕緣層 139:第二分離絕緣圖案 141:第一閘極封蓋圖案 151:多晶矽圖案 152:周邊多晶矽圖案 153:金屬矽化物圖案 154:周邊矽化物圖案 155:金屬圖案 156:周邊金屬圖案 157:硬遮罩圖案 158:周邊硬遮罩圖案 161:間隔物絕緣層 163:屏蔽導電圖案 165:封蓋絕緣層 170:平坦化絕緣層 173:屏蔽導電圖案 180:第一黏著劑層 200:第二基底 201:第二黏著劑層 210:第二閘極封蓋層 211、211a:第二閘極封蓋圖案 211b:虛擬封蓋圖案 211s:第二接縫 221:周邊閘極絕緣層 223:周邊導電圖案 225:周邊金屬圖案 227:周邊遮罩圖案 231:第一蝕刻終止層 233:第二蝕刻終止層 240:層間絕緣層 241:第三蝕刻終止層 243:第四蝕刻終止層 245:分離絕緣圖案 251:儲存電極 253:電容器介電層 255:板電極 260:周邊電路絕緣層 270:上部絕緣層 ACT:周邊主動圖案 AL:主動層 AP1:第一主動圖案 AP2:第二主動圖案 A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H':線 BC:接觸圖案 BG:背閘極電極 BL:位元線 CAR:單元陣列區 D1:第一方向 D2:第二方向 DSP:資料儲存圖案 LP:著陸襯墊 MP1:第一遮罩圖案 P1、P2、P3、P4:部分 PAP:初步主動圖案 PCL:周邊互連線 PCP:周邊接觸插塞 PCR1:第一周邊電路區 PCR2:第二周邊電路區 PG:周邊閘極電極 PP:周邊電路圖案 RR:凹槽區 STI:裝置隔離層 T1:第一溝槽 T2:第二溝槽 WL1:第一字元線 WL2:第二字元線
藉由參考隨附圖式詳細地描述例示性實施例，特徵將對於所屬領域中具有通常知識者變得顯而易見，在隨附圖式中： 圖1為示出根據實施例的半導體記憶體裝置的平面圖。 圖2A為沿著圖1的線A-A'、線B-B'以及線C-C'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖2B為沿著圖1的線D-D'及線E-E'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖2C為沿著圖1的線F-F'、線G-G'以及線H-H'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖3A及圖3B為示出圖2B的部分『P1』的放大截面圖。 圖3C為示出圖2B的部分『P2』的放大截面圖。 圖4A為沿著圖1的線D-D'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖4B為示出圖4A的部分『P3』的放大截面圖。 圖5A為沿著圖1的線D-D'截取以示出根據實施例的半導體記憶體裝置的截面圖。 圖5B為示出圖5A的部分『P4』的放大截面圖。 圖6A至圖21A為沿著圖1的線A-A'、線B-B'以及線C-C'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。 圖6B至圖21B為沿著圖1的線D-D'及線E-E'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。 圖6C至圖21C為沿著圖1的線F-F'、線G-G'以及線H-H'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。 圖22A至圖22I為沿著圖1的線D-D'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。 圖23A至圖23I為沿著圖1的線D-D'截取以示出製造根據實施例的半導體記憶體裝置的方法的截面圖。
173:屏蔽導電圖案
ACT:周邊主動圖案
AP1:第一主動圖案
AP2:第二主動圖案
A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H':線
BG:背閘極電極
BL:位元線
CAR:單元陣列區
D1:第一方向
D2:第二方向
PCR1:第一周邊電路區
PCR2:第二周邊電路區
PG:周邊閘極電極
WL1:第一字元線
WL2:第二字元線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底； 位元線，安置於所述基底上且在第一方向上延伸； 第一字元線及第二字元線，在第二方向上延伸以與所述位元線交叉； 背閘極電極，安置於所述第一字元線與所述第二字元線之間且在所述第二方向上延伸； 第一主動圖案，安置於所述第一字元線與所述背閘極電極之間且連接至所述位元線； 第二主動圖案，安置於所述第二字元線與所述背閘極電極之間且連接至所述位元線； 接觸圖案，分別耦接至所述第一主動圖案及所述第二主動圖案； 第一背閘極封蓋圖案，位於所述接觸圖案與所述背閘極電極的頂部表面之間；以及 第一閘極封蓋圖案，位於所述接觸圖案與所述第一字元線的頂部表面及所述第二字元線的頂部表面之間， 其中： 所述第一背閘極封蓋圖案具有形成於其中且在所述第二方向上延伸的第一接縫， 所述第一閘極封蓋圖案中的各者具有形成於其中且在所述第二方向上延伸的第二接縫，以及 所述第一接縫及所述第二接縫位於不同垂直水平高度處。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第一背閘極封蓋圖案的所述第一接縫與所述接觸圖案垂直地間隔開且鄰近於所述背閘極電極的所述頂部表面。
  3. 如請求項1所述的半導體記憶體裝置，其中所述第一閘極封蓋圖案的所述第二接縫與所述第一字元線的所述頂部表面及所述第二字元線的所述頂部表面垂直地間隔開且鄰近於所述接觸圖案。
  4. 如請求項1所述的半導體記憶體裝置，其中所述第一字元線的所述頂部表面及所述第二字元線的所述頂部表面位於與所述背閘極電極的所述頂部表面實質上相同的水平高度處。
  5. 如請求項1所述的半導體記憶體裝置，其中所述第一字元線的所述頂部表面及所述第二字元線的所述頂部表面位於與所述背閘極電極的所述頂部表面不同的水平高度處。
  6. 如請求項1所述的半導體記憶體裝置，其中所述背閘極電極的所述頂部表面與所述第一背閘極封蓋圖案接觸且具有圓形形狀。
  7. 如請求項1所述的半導體記憶體裝置，更包括安置於所述第一背閘極封蓋圖案與所述第一主動圖案及所述第二主動圖案之間的襯裡絕緣圖案。
  8. 如請求項1所述的半導體記憶體裝置，更包括： 周邊主動圖案，設置於所述基底的周邊電路區上，所述周邊主動圖案具有彼此相對的第一表面及第二表面；以及 周邊電晶體，整合於所述周邊主動圖案的所述第一表面上， 其中： 所述第一主動圖案及所述第二主動圖案具有鄰近於所述接觸圖案的第一表面、以及鄰近於所述位元線的第二表面，且 所述周邊主動圖案的所述第二表面位於與所述第一主動圖案的所述第二表面及所述第二主動圖案的所述第二表面實質上相同的水平高度處。
  9. 一種半導體記憶體裝置，包括： 基底； 位元線，設置於所述基底上且在第一方向上延伸； 第一主動圖案及第二主動圖案，在所述第一方向上交替地安置於所述位元線上； 背閘極電極，安置於所述第一主動圖案及所述第二主動圖案中的鄰近者之間且在第二方向上延伸以與所述位元線交叉； 第一字元線，分別鄰近於所述第一主動圖案的第一側表面安置且在所述第二方向上延伸； 第二字元線，分別鄰近於所述第二主動圖案的第二側表面安置且在所述第二方向上延伸； 接觸圖案，分別連接至所述第一主動圖案及所述第二主動圖案； 第一背閘極封蓋圖案，位於所述接觸圖案與所述背閘極電極之間； 第一閘極封蓋圖案，位於所述接觸圖案與所述第一字元線及所述第二字元線之間； 第二背閘極封蓋圖案，位於所述位元線與所述背閘極電極之間；以及 第二閘極封蓋圖案，位於所述位元線與所述第一字元線及所述第二字元線之間， 其中： 所述第一背閘極封蓋圖案具有形成於其中且鄰近於所述背閘極電極的第一接縫， 所述第一閘極封蓋圖案中的各者具有形成於其中且鄰近於所述接觸圖案的第二接縫， 所述第一背閘極封蓋圖案的所述第一接縫與所述接觸圖案垂直地間隔開，以及 所述第一閘極封蓋圖案的所述第二接縫與所述第一字元線的頂部表面及所述第二字元線的頂部表面垂直地間隔開。
  10. 一種半導體記憶體裝置，包括： 基底； 位元線，安置於所述基底上且在第一方向上延伸； 屏蔽導電圖案，包含安置於所述位元線中的鄰近者之間且在所述第一方向上延伸的線部分； 第一主動圖案及第二主動圖案，在所述第一方向上交替地安置於所述位元線中的各者上； 接觸圖案，分別耦接至所述第一主動圖案及所述第二主動圖案； 背閘極電極，分別安置於所述第一主動圖案及所述第二主動圖案中的鄰近者之間且在第二方向上延伸以與所述位元線交叉； 第一字元線，分別鄰近於所述第一主動圖案安置且在所述第二方向上延伸； 第二字元線，分別鄰近於所述第二主動圖案安置且在所述第二方向上延伸； 第一背閘極封蓋圖案，位於所述接觸圖案與所述背閘極電極之間； 第一閘極封蓋圖案，位於所述接觸圖案與所述第一字元線及所述第二字元線之間； 第二背閘極封蓋圖案，位於所述位元線與所述背閘極電極之間； 第二閘極封蓋圖案，位於所述位元線與所述第一字元線及所述第二字元線之間； 接觸圖案，分別耦接至所述第一主動圖案及所述第二主動圖案；以及 資料儲存圖案，分別耦接至所述接觸圖案， 其中： 所述第一背閘極封蓋圖案具有形成於其中且在所述第二方向上延伸的第一接縫， 所述第一閘極封蓋圖案中的各者具有形成於其中且在所述第二方向上延伸的第二接縫， 所述第一接縫鄰近於所述背閘極電極的頂部表面，以及 所述第二接縫鄰近於所述接觸圖案。
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