CN117956797A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件可以包括：包括单元阵列区和外围电路区的衬底；在衬底的单元阵列区上的有源图案；在衬底的外围电路区上的外围有源图案；设置在外围有源图案的顶表面上的外围栅电极；提供在单元阵列区上以覆盖有源图案的顶表面的第一层间绝缘图案；以均匀的厚度覆盖第一层间绝缘图案和外围栅电极的第一蚀刻停止层；以及设置在第一蚀刻停止层上和外围电路区中的第二层间绝缘图案。在单元阵列区中，第二层间绝缘图案可以具有与第一蚀刻停止层的顶表面位于基本相同的水平的顶表面。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件。
背景技术
期望半导体器件的更高集成度，以满足消费者对卓越性能和低廉价格的需求。在半导体器件的情况下，由于集成度是决定产品价格的重要因素，所以特别期望增加的集成度。在二维或平面半导体器件的情况下，它们的集成度主要由单位存储单元所占据的面积决定。精细图案形成技术的水平会极大地影响集成。然而，增加图案精细度所需的极其昂贵的工艺设备对增加二维或平面半导体器件的集成度的能力设置了实际限制。因此，已经提出了各种半导体技术来提高半导体器件的集成密度、电阻和电流驱动能力。
发明内容
根据一实施方式，半导体存储器件可以包括：包括单元阵列区和外围电路区的衬底；在衬底的单元阵列区上的有源图案；在衬底的外围电路区上的外围有源图案；设置在外围有源图案的顶表面上的外围栅电极；提供在单元阵列区上以覆盖有源图案的顶表面的第一层间绝缘图案；以均匀的厚度覆盖第一层间绝缘图案和外围栅电极的第一蚀刻停止层；以及在第一蚀刻停止层上和外围电路区中的第二层间绝缘图案。在单元阵列区中，第二层间绝缘图案可以具有与第一蚀刻停止层的顶表面位于基本相同的水平的顶表面。
根据一实施方式，半导体存储器件可以包括：包括单元阵列区和外围电路区的衬底；在第一方向上从单元阵列区延伸的位线；设置在位线上的第一有源图案和第二有源图案；设置在第一有源图案和第二有源图案之间并在第二方向上延伸以与位线交叉的背栅电极；与第一有源图案的第一侧表面相邻设置并在第二方向上延伸的第一字线；与第二有源图案的第二侧表面相邻设置并在第二方向上延伸的第二字线；在衬底的外围电路区上的外围有源图案；在外围有源图案上的外围栅电极；设置在单元阵列区中以覆盖有源图案的顶表面的第一层间绝缘图案；第一蚀刻停止层，以均匀的厚度覆盖第一层间绝缘图案和外围栅电极；第二蚀刻停止层，设置在单元阵列区中的第一层间绝缘图案与有源图案的顶表面之间以及外围电路区中的第一蚀刻停止层与外围有源图案的顶表面和外围栅电极之间；以及设置在外围电路区中的第一蚀刻停止层上的第二层间绝缘图案。
根据一实施方式，半导体存储器件可以包括：包括单元阵列区和外围电路区的衬底；设置在衬底的单元阵列区上并在第一方向上延伸的位线；屏蔽导电图案，包括分别设置在位线中的相邻位线之间并在第一方向上延伸的线部分；第一和第二有源图案，在每条位线上在第一方向上交替地设置；背栅电极，分别设置于在第一方向上彼此相邻的第一和第二有源图案之间，并在第二方向上延伸以与位线交叉；第一字线，分别与第一有源图案的第一侧表面相邻设置并在第二方向上延伸；第二字线，分别与第二有源图案的第二侧表面相邻设置并在第二方向上延伸；第一层间绝缘图案，设置在单元阵列区中以覆盖有源图案的顶表面；在衬底的外围电路区上的外围有源图案；在外围有源图案上的外围栅电极；第一层间绝缘图案，设置在单元阵列区中以覆盖第一和第二有源图案的顶表面；第一蚀刻停止层，以均匀的厚度覆盖第一层间绝缘图案和外围栅电极；设置在第一蚀刻停止层上和外围电路区中的第二层间绝缘图案；第二蚀刻停止层，设置在单元阵列区中的第一层间绝缘图案与有源图案的顶表面之间，并且设置在外围电路区中的第一蚀刻停止层与外围有源图案的顶表面之间；接触图案，设置在单元阵列区中以穿透第一蚀刻停止层、第一层间绝缘图案、以及第二蚀刻停止层，并分别联接到第一和第二有源图案；外围接触插塞，设置在外围电路区中以穿透第二层间绝缘图案、第一蚀刻停止层和第二蚀刻停止层，并与外围有源图案的顶表面接触；以及分别联接到接触图案的数据存储图案。
附图说明
通过参照附图对示例性实施方式进行详细描述，特征对本领域技术人员将变得明显，其中：
图1是示出根据一实施方式的半导体存储器件的平面图。
图2A是沿图1的线A-A'、B-B'和C-C'截取的截面图，以示出根据一实施方式的半导体存储器件。
图2B是沿图1的线D-D'和E-E'截取的截面图，以示出根据一实施方式的半导体存储器件。
图2C是沿图1的线F-F'、G-G'和H-H'截取的截面图，以示出根据一实施方式的半导体存储器件。
图3A是示出图2B的“P1”部分的放大截面图。
图3B是示出图2C的“P2”部分的放大截面图。
图3C是示出图2C的“P3”部分的放大截面图。
图4A至图16A是沿图1的线A-A'、B-B'和C-C'截取的截面图，以示出根据一实施方式的制造半导体存储器件的方法。
图4B至图16B是沿图1的线D-D'和E-E'截取的截面图，以示出根据一实施方式的制造半导体存储器件的方法。
图4C至图16C是沿图1的线F-F'、G-G'和H-H'截取的截面图，以示出根据一实施方式的制造半导体存储器件的方法。
具体实施方式
现将参照附图对示例实施方式进行更全面的描述，附图中显示了示例实施方式。
图1是示出根据一实施方式的半导体存储器件的平面图。图2A、图2B和图2C是示出根据一实施方式的半导体存储器件的截面图。这里，图2A示出了沿图1的线A-A'、B-B'和C-C'截取的截面，图2B示出了沿图1的线D-D'和E-E'截取的截面，图2C示出了沿图1的线F-F'、G-G'和H-H'截取的截面。图3A是示出图2B的“P1”部分的放大截面图。图3B是示出图2C的“P2”部分的放大截面图。图3C是示出图2C的“P3”部分的放大截面图。
根据一实施方式的半导体存储器件可以包括存储单元，每个存储单元可以包括垂直沟道晶体管(VCT)。
参照图1、图2A、图2B和图2C，半导体存储器件可以包括单元阵列区CAR以及第一和第二外围电路区PCR1和PCR2。单元阵列区CAR可以在第一方向D1上与第一外围电路区PCR1相邻，并且可以在第二方向D2上与第二外围电路区PCR2相邻。第一和第二方向D1和D2可以平行于衬底200的顶表面，并且可以彼此垂直。
衬底200可以由半导体材料(例如硅晶片)、绝缘材料(例如玻璃)或覆盖有绝缘材料的半导体或导体中的一种制成。
位线BL可以在单元阵列区CAR的衬底200上在第一方向D1上延伸。位线BL可以在第二方向D2上彼此间隔开。
每条位线BL可以包括可以顺序堆叠的多晶硅图案151、金属硅化物图案153、金属图案155和硬掩模图案157。多晶硅图案151可以由掺杂多晶硅形成或者包括掺杂多晶硅。金属硅化物图案153可以由金属硅化物材料(例如，钛硅化物、钴硅化物或镍硅化物)形成或包括金属硅化物材料。金属图案155可以由导电金属氮化物材料(例如，钛氮化物和钽氮化物)或金属材料(例如，钨、钛和钽)中的至少一种形成或包括导电金属氮化物材料或金属材料中的至少一种。硬掩模图案157可以由绝缘材料(例如，硅氮化物或硅氮氧化物)中的至少一种形成或者包括绝缘材料中的至少一种。在一实施方式中，位线BL可以包括二维和三维材料中的至少一种。例如，位线BL可以由碳基二维材料(例如，石墨烯)、碳基三维材料(例如，碳纳米管)或其组合形成或包括碳基二维材料、碳基三维材料或其组合。
在第一和第二外围电路区PCR1和PCR2中，外围电路图案PP可以设置在衬底200上。外围电路图案PP可以具有与位线BL相同的堆叠结构。换句话说，外围电路图案PP可以包括顺序堆叠的外围多晶硅图案152、外围硅化物图案154、外围金属图案156和外围硬掩模图案158。
间隔物绝缘层161、屏蔽导电图案163和覆盖绝缘层165可以设置在位线BL和衬底200之间。
详细而言，间隔物绝缘层161可以设置在屏蔽导电图案163和位线BL之间。间隔物绝缘层161可以具有基本均匀的厚度，并且可以覆盖位线BL的相对侧表面和顶表面。间隔物绝缘层161可以限定位线BL之间的间隙区域。间隔物绝缘层161的间隙区域可以平行于位线BL并在第一方向D1上延伸。间隔物绝缘层161可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
间隔物绝缘层161可以从单元阵列区CAR延伸到第一和第二外围电路区PCR1和PCR2。间隔物绝缘层161可以共形地覆盖外围电路图案PP。
屏蔽导电图案163可以设置在衬底200和位线BL之间。屏蔽导电图案163可以设置在间隔物绝缘层161上，以填充间隔物绝缘层161的间隙区域。换句话说，屏蔽导电图案163可以包括分别设置在位线BL中的相邻位线BL之间的线部分。
屏蔽导电图案163可以由导电材料形成或包括导电材料，并可以包括限定在其中的气隙或空隙。屏蔽导电图案163可以由金属材料(例如，钨(W)、钛(Ti)、镍(Ni)或钴(Co))中的至少一种形成或者包括金属材料中的至少一种。在一实施方式中，屏蔽导电图案163可以由导电二维(2D)材料(例如，石墨烯)中的至少一种形成或者包括导电二维材料中的至少一种。屏蔽导电图案163可以降低位线BL中的相邻位线BL之间的耦合噪声。
覆盖绝缘层165可以设置在屏蔽导电图案163和衬底200之间。覆盖绝缘层165可以具有基本均匀的厚度，并且可以覆盖屏蔽导电图案163。覆盖绝缘层165可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
在第一和第二外围电路区PCR1和PCR2中，覆盖绝缘层165可以与间隔物绝缘层161直接接触。
在第一和第二外围电路区PCR1和PCR2中，平坦化绝缘层170可以覆盖覆盖绝缘层165。
第一粘合层180和第二粘合层201可以设置在衬底200和覆盖绝缘层165之间以及衬底200和平坦化绝缘层170之间。第一粘合层180和第二粘合层201可以由绝缘氮化物(例如，硅碳氮化物)形成或者包括绝缘氮化物。
在每条位线BL上，第一和第二有源图案AP1和AP2可以在第一方向D1上交替设置。换句话说，第一和第二有源图案AP1和AP2可以在彼此不平行的第一和第二方向D1和D2上二维布置。第一有源图案AP1可以在第二方向D2上彼此间隔开特定距离。第二有源图案AP2可以在第二方向D2上彼此间隔开特定距离。
在一实施方式中，第一和第二有源图案AP1和AP2可以由单晶半导体材料形成。例如，第一和第二有源图案AP1和AP2可以由单晶硅形成。在第一和第二有源图案AP1和AP2由单晶半导体材料形成的情况下，可以减少半导体存储器件操作期间的泄漏电流。
第一和第二有源图案AP1和AP2中的每个可以具有在第一方向D1上的宽度、在第二方向D2上的长度以及在垂直于第一方向D1和第二方向D2的方向上的高度。第一和第二有源图案AP1和AP2中的每个可以具有基本均匀的宽度。
第一和第二有源图案AP1和AP2中的每个可以具有在垂直方向上彼此相对的第一表面或顶表面以及第二表面或底表面，并可以在第一和第二表面上具有基本相同的宽度。第一和第二有源图案AP1和AP2的第二表面可以与位线BL接触。
第一和第二有源图案AP1和AP2中的每个在第一方向D1上的宽度可以在几纳米至几十纳米的范围内。例如，第一和第二有源图案AP1和AP2中的每个的宽度可以在从1nm至30nm的范围内(具体地，从1nm至10nm)。第一和第二有源图案AP1和AP2中的每个在第二方向D2上的长度可以大于位线BL的线宽。
第一和第二有源图案AP1和AP2中的每个可以具有在第一方向D1上彼此相对的第一侧表面和第二侧表面。第一有源图案AP1的第一侧表面可以与第一字线WL1相邻，第二有源图案AP2的第二侧表面可以与第二字线WL2相邻。
第一和第二有源图案AP1和AP2中的每个可以包括与位线BL相邻的第一掺杂剂区域、与接触图案BC相邻的第二掺杂剂区域以及在第一掺杂剂区域和第二掺杂剂区域之间的沟道区域。第一和第二有源图案AP1和AP2的沟道区可以与第一和第二字线WL1和WL2相邻。第一和第二掺杂剂区域可以是第一和第二有源图案AP1和AP2中的含掺杂剂区域，并且可以具有比沟道区域中的掺杂剂浓度高的掺杂剂浓度。在半导体存储器件的操作期间，第一和第二有源图案AP1和AP2的沟道区可以由第一和第二字线WL1和WL2以及背栅电极BG控制。
背栅电极BG可以设置在位线BL上，以在第一方向D1上彼此间隔开特定距离。背栅电极BG可以在第二方向D2上延伸以与位线BL交叉。
每个背栅电极BG可以设置于在第一方向D1上彼此相邻的第一和第二有源图案AP1和AP2之间。也就是说，第一有源图案AP1可以设置在每个背栅电极BG的一侧，第二有源图案AP2可以设置在每个背栅电极BG的相对侧。
背栅电极BG可以具有靠近接触图案BC的第一表面或顶表面以及靠近位线BL的第二表面或底表面。背栅电极BG的第一和第二表面可以位于与第一和第二有源图案AP1和AP2的第一和第二表面不同的垂直水平处。
当在垂直方向上测量时，背栅电极BG可以具有比第一和第二有源图案AP1和AP2的高度小的高度。换句话说，背栅电极BG的顶表面可以低于第一和第二有源图案AP1和AP2的顶表面，背栅电极BG的底表面可以高于第一和第二有源图案AP1和AP2的底表面。
在一实施方式中，背栅电极BG可以由掺杂多晶硅、导电金属氮化物材料(例如，钛氮化物和钽氮化物)、金属材料(例如，钨、钛和钽)、导电金属硅化物材料或导电金属氧化物材料中的至少一种形成或包括其中的至少一种。
在半导体存储器件操作期间，可以向背栅电极BG施加负电压，以提高垂直沟道晶体管的阈值电压。在这种情况下，可以防止垂直沟道晶体管的泄漏电流特性由于垂直沟道晶体管的阈值电压的降低而恶化，这可能在垂直沟道晶体管按比例缩小时发生。
第一背栅极覆盖图案121可以设置在背栅电极BG的底表面上，第二背栅极覆盖图案213可以设置在背栅电极BG的顶表面上。
第一背栅极覆盖图案121可以设置在位线BL与背栅电极BG的底表面之间。第二背栅极覆盖图案213可以设置在接触图案BC与背栅电极BG的顶表面之间。第一和第二背栅极覆盖图案121和213可以设置于在第一方向D1上彼此相邻的第一和第二有源图案AP1和AP2之间。
第一和第二背栅极覆盖图案121和213可以平行于背栅电极BG或在第二方向D2上延伸。在一实施方式中，第一背栅极覆盖图案121和第二背栅极覆盖图案213可以由硅氧化物、硅氮氧化物或硅氮化物中的至少一种形成或者包括硅氧化物、硅氮氧化物或硅氮化物中的至少一种。
第一背栅极覆盖图案121可以与位线BL的多晶硅图案151接触。位线BL之间的第一背栅极覆盖图案121的厚度可以不同于位线BL上的第一背栅极覆盖图案121的厚度。
第一和第二背栅极覆盖图案121和213中的每个可以具有形成在其中并在第二方向D2上延伸的接缝或空隙。
衬垫绝缘层111和背栅极绝缘层113可以设置在背栅电极BG的相对侧表面上。衬垫绝缘层111可以设置在背栅电极BG的相对侧表面和第一分离绝缘图案115的侧表面之间。背栅极绝缘层113可以设置在背栅电极BG的相对侧表面与第一和第二有源图案AP1和AP2的侧表面之间。背栅极绝缘层113可以比衬垫绝缘层111厚。衬垫绝缘层111和背栅极绝缘层113可以由硅氧化物形成或者包括硅氧化物。
第一分离绝缘图案115可以设置于在第二方向D2上彼此相邻的第一有源图案AP1之间和第二有源图案AP2之间。第二分离绝缘图案139可以设置在彼此面对的第一字线WL1和第二字线WL2之间。第二分离绝缘图案139可以在第二方向D2上延伸。第一和第二分离绝缘图案115和139可以由硅氧化物形成或者包括硅氧化物。第一和第二分离绝缘图案115和139的顶表面可以与第一和第二有源图案AP1和AP2的顶表面基本共面。
第一和第二字线WL1和WL2可以在位线BL上在第二方向D2上延伸，并可以在第一方向D1上交替排列。
第一字线WL1可以设置在第一有源图案AP1的一侧，第二字线WL2可以设置在第二有源图案AP2的相对侧。第一和第二字线WL1和WL2可以与位线BL和接触图案BC垂直间隔开。换句话说，当在垂直视图中观察时，第一和第二字线WL1和WL2可以位于位线BL和接触图案BC之间。
第一和第二字线WL1和WL2中的每条可以在第二方向D2上具有宽度。在位线BL上的宽度可以不同于在屏蔽导电图案173上的宽度。第一字线WL1的部分可以设置于在第一方向D1上彼此相邻的第一有源图案AP1之间，第二字线WL2的部分可以设置于在第一方向D1上彼此相邻的第二有源图案AP2之间。
在一实施方式中，第一和第二字线WL1和WL2可以由掺杂多晶硅、金属材料、导电金属氮化物材料、导电金属硅化物材料、导电金属氧化物材料或其组合中的至少一种形成或包括其中的至少一种。
第一和第二字线WL1和WL2中的相邻字线可以具有彼此面对的侧表面。第一和第二字线WL1和WL2中的每条可以具有靠近位线BL的第一表面和靠近接触图案BC的第二表面。
第一和第二字线WL1和WL2的第一表面可以具有各种形状。在一实施方式中，第一和第二字线WL1和WL2中的每条可以具有L形截面。
当在垂直方向上测量时，第一和第二字线WL1和WL2可以具有比第一和第二有源图案AP1和AP2的高度小的高度。第一和第二字线WL1和WL2可以位于比第一和第二有源图案AP1和AP2的顶表面低的水平。当在垂直方向上测量时，第一和第二字线WL1和WL2的高度可以等于或小于背栅电极BG的高度。
参照图3A，第一和第二字线WL1和WL2的顶表面可以位于与背栅电极BG的顶表面基本相同的水平。在一些实施方式中，当从衬底200测量时，第一和第二字线WL1和WL2的顶表面可以位于不同于背栅电极BG的顶表面的垂直水平。
第一栅极绝缘图案131可以设置在第一分离绝缘图案115与第一和第二字线WL1和WL2之间。第二栅极绝缘图案133可以设置在第一和第二字线WL1和WL2与第一和第二有源图案AP1和AP2之间。第二栅极绝缘图案133可以比第一栅极绝缘图案131厚。第二栅极绝缘图案133可以覆盖第一有源图案AP1的第一侧表面，并且可以覆盖第二有源图案AP2的第二侧表面。第二栅极绝缘图案133可以具有基本均匀的厚度。
第一栅极绝缘图案131和第二栅极绝缘图案133可以由硅氧化物、硅氮氧化物或具有比硅氧化物高的介电常数的高k电介质材料中的至少一种形成或包括其中的至少一种。高k电介质材料可以包括金属氧化物材料或金属氮氧化物材料。例如，作为示例，用于第一和第二栅极绝缘图案131和133的高k电介质材料可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合。
第一栅极覆盖图案141可以设置在第一和第二字线WL1和WL2与位线BL之间。第二栅极覆盖图案211可以设置在第一和第二字线WL1和WL2与接触图案BC之间。第一和第二栅极覆盖图案141和211可以设置在第二栅极绝缘图案133和第二分离绝缘图案139之间。
第一栅极覆盖图案141可以与位线BL的多晶硅图案151接触。第二栅极覆盖图案211可以与部分的接触图案BC接触。
每个第一栅极覆盖图案141可以具有与第一字线WL1和第二字线WL2间隔开并与位线BL相邻的接缝。换句话说，第一栅极覆盖图案141中的接缝可以在与第二背栅极覆盖图案123中的接缝相同的方向上形成。接缝可以位于与衬底200基本相同的垂直水平。
第一和第二栅极覆盖图案141和211可以平行于第一和第二字线WL1和WL2并在第一方向D1上延伸。在一实施方式中，第一和第二栅极覆盖图案141和211可以由硅氮化物形成。
根据一实施方式，外围有源图案ACT可以设置在衬底200上以及第一和第二外围电路区PCR1和PCR2中。外围有源图案ACT可以由与单元阵列区CAR中的第一和第二有源图案AP1和AP2相同的单晶半导体材料形成或包括与其相同的单晶半导体材料。外围有源图案ACT可以具有与衬底200相邻的底表面和与底表面相对的顶表面。
外围电路图案PP可以设置在外围有源图案ACT的底表面上。
外围有源图案ACT的顶表面可以与第一和第二有源图案AP1和AP2的顶表面基本共面。外围有源图案ACT的底表面可以与第一和第二有源图案AP1和AP2的底表面基本共面。
器件隔离层STI可以设置在第一和第二外围电路区PCR1和PCR2中的衬底200上，以穿透或包围外围有源图案ACT。
外围电路晶体管可以提供在外围有源图案ACT的顶表面上。在一实施方式中，外围晶体管可以构成行和列解码器、读出放大器或控制逻辑。
详细而言，外围栅电极PG可以设置在外围有源图案ACT的顶表面上。外围栅电极PG可以包括外围栅极绝缘层231、外围导电图案233、外围金属图案235和外围掩模图案237。
掺有杂质的杂质区SD可以提供在位于外围栅电极PG两侧的外围有源图案ACT的部分中。
在单元阵列区CAR中，第一和第二蚀刻停止层221和223可以覆盖第一和第二有源图案AP1和AP2的第二表面。第一和第二蚀刻停止层221和223可以顺序堆叠在第二栅极覆盖图案211的顶表面、第二背栅极覆盖图案123的顶表面以及第一和第二分离绝缘图案115和139的顶表面上。第一和第二蚀刻停止层221和223可以由彼此不同的绝缘材料形成。在一实施方式中，第一蚀刻停止层221可以由硅氧化物形成，第二蚀刻停止层223可以由硅氮化物形成。
在单元阵列区CAR中，第三蚀刻停止层241可以覆盖第二蚀刻停止层223的顶表面。第三蚀刻停止层241可以提供为具有均匀的厚度，并且可以从单元阵列区CAR连续延伸到第一和第二外围电路区PCR1和PCR2，以覆盖外围有源图案ACT。第三蚀刻停止层241可以以均匀的厚度覆盖外围有源图案ACT和外围栅电极PG的顶表面。在一实施方式中，第三蚀刻停止层241可以由硅氮化物形成。
在单元阵列区CAR中，第一层间绝缘图案243可以设置在第三蚀刻停止层241上。第一层间绝缘图案243的顶表面可以位于比外围栅电极PG的顶表面高的水平。第一层间绝缘图案243可以由不同于第三蚀刻停止层241的绝缘材料形成。第一层间绝缘图案243可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
第四蚀刻停止层251可以覆盖单元阵列区CAR以及第一和第二外围电路区PCR1和PCR2，并可以具有基本均匀的厚度。
第四蚀刻停止层251可以在单元阵列区CAR中共形地覆盖第一层间绝缘图案243，并可以在第一和第二外围电路区PCR1和PCR2中共形地覆盖第三蚀刻停止层241。第四蚀刻停止层251可以与第三蚀刻停止层241直接接触。
第四蚀刻停止层251可以由不同于第一层间绝缘图案243的绝缘材料形成。第四蚀刻停止层251可以由与第三蚀刻停止层241相同或不同的绝缘材料形成。
第二层间绝缘图案253可以设置在第四蚀刻停止层251上以及第一和第二外围电路区PCR1和PCR2中。第二层间绝缘图案253可以由不同于第四蚀刻停止层251的绝缘材料形成。第二层间绝缘图案253可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
在单元阵列区CAR中，第二层间绝缘图案253的顶表面可以位于与第四蚀刻停止层251的顶表面基本相同的水平。在第一和第二外围电路区PCR1和PCR2中，第二层间绝缘图案253的顶表面可以位于与第四蚀刻停止层251的最上表面基本相同的水平。
第五蚀刻停止层255可以覆盖单元阵列区CAR以及第一和第二外围电路区PCR1和PCR2，并可以具有基本均匀的厚度。
第五蚀刻停止层255可以在单元阵列区CAR中覆盖第四蚀刻停止层251的顶表面，并可以在第一和第二外围电路区PCR1和PCR2中覆盖第二层间绝缘图案253的顶表面。此外，第五蚀刻停止层255可以覆盖第四蚀刻停止层251的在第一和第二外围电路区PCR1和PCR2中的部分。
接触图案BC可以提供在单元阵列区CAR中，以穿透第四蚀刻停止层251、第一层间绝缘图案243、第三蚀刻停止层241以及第一和第二蚀刻停止层221和223。接触图案BC可以分别联接到第一和第二有源图案AP1和AP2。例如，接触图案BC可以分别联接到第一和第二有源图案AP1和AP2的第二掺杂剂区域。接触图案BC的下部宽度可以大于其上部宽度。接触图案BC中的相邻接触图案BC可以通过分离绝缘图案245彼此间隔开。当在平面图中观察时，每个接触图案BC可以具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)中的一种。
接触图案BC可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合形成，但本发明构思不限于此示例。
在第一和第二外围电路区PCR1和PCR2中，外围接触插塞PCP可以联接到外围晶体管。外围接触插塞PCP可以提供为穿透第二层间绝缘图案253、第四蚀刻停止层251和第三蚀刻停止层241，并且可以连接到外围有源图案ACT中的源极/漏极杂质区SD。
在单元阵列区CAR中，着落焊盘LP可以设置在第五蚀刻停止层255中。着落焊盘LP可以分别连接到接触图案BC。
在平面图中，每个着落焊盘LP可以具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)中的一种。当在平面图中观察时，着落焊盘LP可以布置在第一和第二方向D1和D2上，或者布置成矩阵形状。着落焊盘LP可以被提供为具有与分离绝缘图案245的顶表面基本共面的顶表面。
作为示例，着落焊盘LP可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合形成。
外围互连线PCL可以设置在第五蚀刻停止层255中，并可以连接到外围接触插塞PCP。
在单元阵列区CAR中，数据存储图案DSP可以分别设置在着落焊盘LP上。数据存储图案DSP可以分别电连接到第一和第二有源图案AP1和AP2。数据存储图案DSP可以布置在第一和第二方向D1和D2上，或者布置为矩阵形状。数据存储图案DSP可以与着落焊盘LP完全或部分重叠。每个数据存储图案DSP可以与着落焊盘LP中的对应的着落焊盘LP的顶表面的整个或部分区域接触。
在一实施方式中，数据存储图案DSP可以是电容器，并可以包括存储电极261、平板电极265和插设在存储电极261和平板电极265之间的电容器电介质层263。在这种情况下，当在平面图中观察时，存储电极261可以与着落焊盘LP接触，并且可以具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)中的一种。
在一些实施方式中，数据存储图案DSP可以是可变电阻图案，其电阻可以通过施加于其上的电脉冲切换至至少两种状态之一。例如，数据存储图案DSP可以由相变材料中的至少一种形成或者包括相变材料中的至少一种，相变材料的晶体状态可以根据施加到其上的电流量而改变。其示例可以包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
外围电路绝缘层267可以设置在第一和第二外围电路区PCR1和PCR2中以及第五蚀刻停止层255上。外围电路绝缘层267可以具有与平板电极265的顶表面基本共面的顶表面。
上绝缘层270可以设置在数据存储图案DSP上。上绝缘层270可以覆盖平板电极265的顶表面和外围电路绝缘层267的顶表面。
图4A至图16A、图4B至图16B和图4C至图16C是示出根据一实施方式的制造半导体存储器件的方法的截面图。这里，图4A至图16A示出了沿图1的线A-A'、B-B'和C-C'截取的截面，图4B至图16B示出了沿图1的线D-D'和E-E'截取的截面，图4C至图16C示出了沿图1的线F-F'、G-G'和H-H'截取的截面。
参照图1、图4A、图4B和图4C，可以制备包括第一衬底100、掩埋绝缘层101和有源层AL的第一衬底结构。
掩埋绝缘层101和有源层AL可以提供在第一衬底100上。第一衬底100、掩埋绝缘层101和有源层AL可以构成绝缘体上硅(SOI)衬底。
在一实施方式中，第一衬底100可以是硅衬底、锗衬底和/或硅锗衬底。第一衬底100可以包括单元阵列区CAR、在第一方向D1上与单元阵列区CAR相邻的第一外围电路区PCR1、以及在第二方向D2上与单元阵列区CAR相邻的第二外围电路区PCR2。这里，第一方向D1和第二方向D2可以平行于第一衬底100的顶表面。在一些实现方式中，第一和第二方向D1和D2可以彼此不平行。
掩埋绝缘层101可以是掩埋氧化物(BOX)层，其通过注入氧隔离(SIMOX)法或通过粘合和层转移法形成。在一些实现方式中，掩埋绝缘层101可以是通过化学气相沉积方法形成的绝缘层。掩埋绝缘层101可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
有源层AL可以是单晶半导体层。有源层AL可以是例如单晶硅衬底、锗衬底和/或硅锗衬底。有源层AL可以具有彼此相对的第一表面和第二表面。第二表面可以与掩埋绝缘层101接触。
第一掩模图案MP1可以形成在有源层AL的第一表面上。第一掩模图案MP1可以具有线形开口，其在第一方向D1上从单元阵列区CAR延伸。
第一掩模图案MP1可以包括顺序堆叠的第一掩模层10、第二掩模层20和第三掩模层30。这里，第三掩模层30可以由相对于第二掩模层20具有蚀刻选择性的材料形成或者包括该材料。第一掩模层10可以由相对于第二掩模层20具有蚀刻选择性的材料形成或者包括该材料。在一实施方式中，第一掩模层10和第三掩模层30可以由硅氧化物形成或包括硅氧化物，第二掩模层20可以由硅氮化物形成或包括硅氮化物。
此后，可以使用第一掩模图案MP1作为蚀刻掩模对单元阵列区CAR中的有源层AL进行各向异性蚀刻。因此，在第一方向D1上延伸的第一沟槽T1可以形成在单元阵列区CAR中的有源层AL中。第一沟槽T1可以形成为暴露掩埋绝缘层101，并且可以在第二方向D2上彼此间隔开特定距离。作为形成第一沟槽T1的结果，有源层AL可以被分成在第一方向D1上延伸的多个线图案。
在一实施方式中，通过第一沟槽T1执行掺杂工艺，诸如气相掺杂(GPD)工艺或等离子体掺杂(PLAD)工艺，可以在单元阵列区CAR中的有源层AL中掺杂n型或p型杂质。
此外，当形成第一沟槽T1时，可以在第一和第二外围电路区PCR1和PCR2中形成外围有源图案ACT。
参照图1、图5A、图5B和图5C，在形成第一沟槽T1之后，可以形成分离绝缘层110以填充第一沟槽T1。
分离绝缘层110可以由绝缘材料(例如，硅氧化物或硅氮化物)形成。分离绝缘层110可以通过低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)和原子层沉积(ALD)技术中的至少一种形成。在使用沉积技术形成分离绝缘层110的情况下，分离绝缘层110可以具有不连续的界面(例如，接缝或空隙)，该界面可以形成在第一沟槽T1中并且可以在第一方向D1上延伸。
此后，可以在隔离绝缘层110上形成掩模图案(未显示)，以交叉第一沟槽T1。然后，可以通过使用掩模图案图案化分离绝缘层110、第一掩模图案MP1和有源层AL来形成在第二方向D2上延伸的第二沟槽T2。可以形成第二沟槽T2以暴露掩埋绝缘层101。第二沟槽T2可以在第一方向D1上彼此间隔开特定距离。当形成第二沟槽T2时，掩埋绝缘层101的顶表面可以凹陷。作为形成第二沟槽T2的结果，可以形成在第一和第二方向D1和D2上彼此间隔开的初步有源图案PAP。
在一实施方式中，在形成初步有源图案PAP之后，通过第二沟槽T2的内表面暴露的初步有源图案PAP可以通过执行GPD或PLAD工艺掺杂有杂质。
接下来，参照图1、图6A、图6B和图6C，可以形成衬垫绝缘层111以共形地覆盖第二沟槽T2的内表面。
衬垫绝缘层111可以通过低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)和原子层沉积(ALD)技术中的至少一种形成。因此，基本均匀厚度的衬垫绝缘层111可以形成在分离绝缘层110的顶表面、由第二沟槽T2暴露的分离绝缘层110的侧表面以及由第二沟槽T2暴露的掩埋绝缘层101的顶表面上。在一实施方式中，衬垫绝缘层111可以由硅氧化物形成或者包括硅氧化物。在一些实现方式中，衬垫绝缘层111可以由高k电介质材料(例如，铪氧化物和锆氧化物)中的至少一种形成或者包括高k电介质材料中的至少一种。
在一实施方式中，可以在形成衬垫绝缘层111之前进行热氧化工艺。在这种情况下，背栅极绝缘层113可以形成在由第二沟槽T2暴露的初步有源图案PAP的侧表面上。背栅极绝缘层113可以由硅氧化物形成。背栅极绝缘层113可以比衬垫绝缘层111厚。背栅极绝缘层113可以由硅氧化物形成。
参照图1、图7A、图7B和图7C，第一栅极导电层120可以形成在其中形成有衬垫绝缘层111和背栅极绝缘层113的第二沟槽T2中。
第一栅极导电层120的形成可以包括沉积导电层以填充第二沟槽T2并执行各向同性蚀刻工艺以部分蚀刻导电层。因此，第一栅极导电层120可以形成为填充具有衬垫绝缘层111和背栅极绝缘层113的第二沟槽T2的下部。当从第一衬底100的顶表面测量时，第一栅极导电层120可以具有位于比初步有源图案PAP的顶表面低的水平的顶表面。
参照图1、图8A、图8B和图8C，在形成第一栅极导电层120之后，可以在第二沟槽T2中形成第一背栅极覆盖图案121。
可以通过沉积绝缘层以填充具有第一栅极导电层120的第二沟槽T2并平坦化绝缘层以暴露(例如，图7B中的)分离绝缘层110的顶表面来形成第一背栅极覆盖图案121。在一实施方式中，第一背栅极覆盖图案121可以由硅氮化物形成或者包括硅氮化物。
在形成第一背栅极覆盖图案121之后，可以在分离绝缘层110的一部分上执行回蚀刻工艺。因此，可以去除第三掩模层30上的分离绝缘层110，并且第一背栅极覆盖图案121可以突出到第三掩模层30的顶表面之上。
作为分离绝缘层110上的回蚀刻工艺的结果，可以形成器件隔离层STI以包围第一和第二外围电路区PCR1和PCR2中的外围有源图案ACT，并且可以暴露第三掩模层30的顶表面。
此后，可以在突出到第三掩模层30的顶表面之上的第一背栅极覆盖图案121的两个侧表面上形成间隔物(未示出)。间隔物可以由绝缘材料或导电材料中的至少一种形成或包括绝缘材料或导电材料中的至少一种。例如，间隔物可以由硅氧化物、硅氮氧化物、硅氮化物、硅碳化物、硅碳氮化物及其组合中的至少一种形成或者包括其中的至少一种。
接下来，可以在初步有源图案PAP和分离绝缘层110上执行使用间隔物作为蚀刻掩模的各向异性蚀刻工艺。因此，彼此间隔开的一对第一和第二有源图案AP1和AP2可以形成在每个背栅极绝缘层113的两侧。作为形成第一和第二有源图案AP1和AP2的结果，掩埋绝缘层101可以被暴露。此外，当形成第一和第二有源图案AP1和AP2时，第一分离绝缘图案115可以在第二方向D2上形成在第一有源图案AP1中的相邻第一有源图案AP1之间和第二有源图案AP2中的相邻第二有源图案AP2之间。
第一和第二有源图案AP1和AP2可以在第一方向D1和第二方向D2上彼此间隔开。第三沟槽可以形成于在第一方向D1上彼此相邻的第一和第二有源图案AP1和AP2之间。第三沟槽可以在第二方向D2上延伸。
在形成第一和第二有源图案AP1和AP2之后，可以暴露第三掩模层30的顶表面。
接下来，可以沉积第一栅极绝缘层131，以共形地覆盖第一和第二有源图案AP1和AP2的侧表面、第一背栅极覆盖图案121的顶表面、第一分离绝缘图案115的顶表面和第三掩模层30的顶表面。
第一栅极绝缘层131可以通过物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)或原子层沉积(ALD)技术中的至少一种形成。
在形成第一栅极绝缘层131之前，可以执行热氧化工艺以在第一和第二有源图案AP1和AP2的侧表面上形成第二栅极绝缘层133。第二栅极绝缘层133可以由硅氧化物形成，并且可以比第一栅极绝缘层131厚。
此后，可以形成第二栅极导电层135，从而以均匀的厚度覆盖第一和第二栅极绝缘层131和133。第二栅极导电层135可以通过物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)或原子层沉积(ALD)技术中的至少一种形成。第二栅极导电层135的沉积厚度可以小于在第一方向D1上彼此面对的第一和第二有源图案AP1和AP2之间的距离的一半。第二栅极导电层135可以沉积在第一和第二栅极绝缘层131和133上，以限定彼此面对的第一和第二有源图案AP1和AP2之间的间隙区域。
接下来，可以形成间隙填充绝缘层137，以填充由第二栅极导电层135限定的间隙区域。间隙填充绝缘层137的顶表面可以位于比第一背栅极覆盖图案121的顶表面高或基本等于第一背栅极覆盖图案121的顶表面的水平。在一实施方式中，间隙填充绝缘层137可以由硅氮化物、硅氮氧化物、硅碳化物、硅碳氮化物层及其组合中的至少一种形成或者包括其中的至少一种。
参照图1、图9A、图9B和图9C，在形成间隙填充绝缘层137之后，可以通过去除第二栅极导电层135的上部来形成彼此间隔开的初步栅极导电图案136。
初步栅极导电图案136的形成可以包括在第二栅极导电层135上执行蚀刻或回蚀刻工艺，以在第一和第二有源图案AP1和AP2的上侧表面与间隙填充绝缘层137的侧表面之间形成凹陷区域。初步栅极导电图案136的顶表面可以位于比第一和第二有源图案AP1和AP2的第一表面低的水平。每个初步栅极导电图案136可以具有U形截面，并且可以在第一方向D1上延伸。也就是说，每个初步栅极导电图案136可以包括垂直于第一衬底100的顶表面并且彼此面对的垂直部分以及平行于第一衬底100的顶表面并且将垂直部分彼此连接的水平部分。
在形成初步栅极导电图案136之后，可以沉积覆盖绝缘层(例如，硅氮化物层)以填充凹陷区域。此后，可以在覆盖绝缘层和第一背栅极覆盖图案121上执行使用第二掩模层20作为蚀刻停止层的平坦化工艺。在平坦化工艺期间，可以去除第三掩模层30。
接下来，可以对第二掩模层20、覆盖绝缘层和第一背栅极覆盖图案121执行平坦化工艺，以暴露第一和第二有源图案AP1和AP2的第一表面，然后，可以执行蚀刻第一掩模层10的工艺。因此，第一栅极覆盖图案141可以形成在初步栅极导电图案136上。
第一栅极覆盖图案141的顶表面可以与第一背栅极覆盖图案121的顶表面以及第一和第二有源图案AP1和AP2的第一表面基本共面。
当第一栅极覆盖图案141形成在单元阵列区CAR中时，第一和第二外围电路区PCR1和PCR2中的外围有源图案ACT的第一表面可以被暴露。
参照图1、图10A、图10B和图10C，在第一方向D1上延伸的位线BL可以形成在单元阵列区CAR中。
位线BL的形成可以包括：顺序沉积多晶硅层151、金属硅化物层153、金属层155和硬掩模层157；形成掩模图案(未示出)，该掩模图案是在硬掩模层157上在第一方向D1上延伸的线形图案；以及使用掩模图案作为蚀刻掩模顺序且各向异性地蚀刻硬掩模层157、金属层155、金属硅化物层153和多晶硅层151。
多晶硅层151可以沉积在第一衬底100的整个顶表面上。多晶硅层151可以与单元阵列区CAR中的第一和第二有源图案AP1和AP2的顶表面接触，并且可以沉积在第一和第二外围电路区PCR1和PCR2中的外围有源图案ACT上。
金属硅化物层153可以由金属硅化物材料(例如，钛硅化物、钴硅化物或镍硅化物)中的至少一种形成或包括金属硅化物材料中的至少一种。
可以通过沉积导电金属氮化物材料(例如，钛氮化物和钽氮化物)或金属材料(例如，钨、钛和钽)中的至少一种来形成金属层155。可以通过沉积绝缘材料(例如，硅氮化物和硅氮氧化物)中的至少一种来形成硬掩模层157。
可以在硬掩模层157上形成在第一方向D1上延伸并具有线形的掩模图案(未示出)。然后，可以使用掩模图案顺序且各向异性地蚀刻硬掩模层157、金属层155、金属硅化物层153和多晶硅层151。因此，可以形成在第一方向D1上延伸的位线BL。
当形成位线BL时，第二背栅极覆盖图案123和第一栅覆盖图案141可被部分地蚀刻。
在一实施方式中，当形成位线BL时，可以在第一和第二外围电路区PCR1和PCR2中形成外围电路图案PP。
外围电路图案PP可以具有与位线BL相同的堆叠结构。换句话说，外围电路图案PP可以包括顺序堆叠的多晶硅图案152、金属硅化物图案154、金属图案156和硬掩模图案158。
当形成外围电路图案PP时，第一和第二外围电路区PCR1和PCR2中的硬掩模层157、金属层155、金属硅化物层153和多晶硅层151可以被蚀刻。因此，器件隔离层STI和外围有源图案ACT可以被部分暴露。
形成位线BL之后，可以形成间隔物绝缘层161，以限定位线BL之间的间隙区域。
间隔物绝缘层161可以沉积在第一衬底100上，并可以具有基本均匀的厚度。间隔物绝缘层161的沉积厚度可以小于位线BL中的相邻位线BL之间的距离的一半。在这种情况下，可以在位线BL之间分别限定间隙区域。间隙区域可以平行于位线BL或者在第一方向D1上延伸。此外，间隔物绝缘层161可以共形地覆盖第一和第二外围电路区PCR1和PCR2中的外围电路图案PP。
此后，可以在间隔物绝缘层161上形成屏蔽导电图案163。
屏蔽导电图案163的形成可以包括在间隔物绝缘层161上沉积屏蔽导电层，并图案化屏蔽导电层以从第一和第二外围电路区PCR1和PCR2去除屏蔽导电层。因此，在形成屏蔽导电图案163之后，第一和第二外围电路区PCR1和PCR2中的间隔物绝缘层161可以被暴露。
在单元阵列区CAR中，屏蔽导电图案163可以填充由间隔物绝缘层161限定的间隙区域。在使用化学气相沉积方法沉积屏蔽导电层的情况下，由于化学气相沉积方法中的阶梯覆盖特性，不连续的界面(例如，接缝)可以形成在间隙区域中。在一实施方式中，屏蔽导电图案163可以由金属材料(例如，钨(W)、钛(Ti)、镍(Ni)和钴(Co))中的至少一种形成或者包括金属材料中的至少一种。在一实施方式中，屏蔽导电图案163可以由导电二维(2D)材料(例如，石墨烯)中的至少一种形成或者包括导电二维材料中的至少一种。
此后，可以在屏蔽导电图案163上形成覆盖绝缘层165。覆盖绝缘层165可以共形地覆盖单元阵列区CAR中的屏蔽导电图案163以及第一和第二外围电路区PCR1和PCR2中的间隔物绝缘层161。在一实施方式中，覆盖绝缘层165可以是硅氮化物层。覆盖绝缘层165的顶表面可以在单元阵列区CAR与第一和第二外围电路区PCR1和PCR2之间具有台阶部分。
可以在第一和第二外围电路区PCR1和PCR2中的覆盖绝缘层165上形成平坦化绝缘层170，以去除单元阵列区CAR与第一和第二外围电路区PCR1和PCR2之间的台阶部分。平坦化绝缘层170可以通过沉积绝缘材料(例如，硅氧化物)来形成。平坦化绝缘层170可以由相对于覆盖绝缘层165具有蚀刻选择性的绝缘材料形成或者包括该绝缘材料。作为示例，平坦化绝缘层170可以是通过旋涂玻璃(SOG)技术形成的绝缘层之一，或者是硅氧化物层。平坦化绝缘层170可以具有基本平坦的顶表面，平坦化绝缘层170的顶表面可以与覆盖绝缘层165的顶表面基本共面。
接下来，可以在第一衬底100的整个顶表面上形成第一粘合层180。也就是说，第一粘合层180可以覆盖覆盖绝缘层165的顶表面和平坦化绝缘层170的顶表面。
此后，可以使用第二粘合层201将第二衬底200接合到第一衬底100上的第一粘合层180。第二衬底200可以由单晶硅或玻璃(例如，石英)形成或包括单晶硅或玻璃。
参照图1、图11A、图11B和图11C，在第二衬底200的接合之后，可以执行背面研磨工艺以去除第一衬底100。第一衬底100上的结构可以被垂直翻转以执行去除第一衬底100的工艺。
第一衬底100的去除可以包括顺序执行研磨工艺、干法蚀刻工艺和湿法蚀刻工艺，以暴露初步栅极导电图案136和第一栅极导电层120的水平部分。因此，可以部分去除初步栅极导电图案136的水平部分上的掩埋绝缘层101，并且可以在第一和第二有源图案AP1和AP2以及外围有源图案ACT上形成掩埋绝缘图案103。
参照图1、图12A、图12B和图12C，可以蚀刻初步栅极导电图案136的水平部分和垂直部分，以形成与第一和第二有源图案AP1和AP2的侧表面交叉的第一和第二字线WL1和WL2。
此外，当形成第一和第二字线WL1和WL2时，可以蚀刻第一栅极导电层120的上部，以在第一和第二有源图案AP1和AP2之间形成背栅电极BG。
可以执行第一字线WL1和第二字线WL2以及背栅电极BG的形成，以在背栅极绝缘层113和第二栅极绝缘图案133之间形成凹陷区域。凹陷区域可以在第二方向D2上延伸，并且可以暴露部分衬垫绝缘层111、部分背栅极绝缘层113和部分第二分离绝缘图案139。
此后，可以在第一字线WL1和第二字线WL2上形成第二栅极覆盖图案211，可以在背栅电极BG上形成第二背栅极覆盖图案213。
可以通过沉积栅极覆盖层以填充凹陷区域并在栅极覆盖层上执行平坦化工艺来形成第二栅极覆盖图案211和第二背栅极覆盖图案213。
在一实施方式中，可以使用化学气相沉积法在凹陷区域中沉积栅极覆盖层。由于沉积工艺中的阶梯覆盖特性，不连续的界面(例如，接缝或空隙)可以形成在凹陷区域中。形成在栅极覆盖层中的接缝可以在第二方向D2上延伸。
栅极覆盖层可以由相对于第二分离绝缘图案139具有蚀刻选择性的绝缘材料形成，或包括该绝缘材料。栅极覆盖层可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
参照图1、图13A、图13B和图13C，第一和第二蚀刻停止层221和223可以顺序形成在第二衬底200的整个顶表面上。第一蚀刻停止层221可以由硅氧化物形成或者包括硅氧化物，并且可以沉积在第一和第二有源图案AP1和AP2、第一和第二分离绝缘图案115和139以及第二背栅极覆盖图案213上。第二蚀刻停止层223可以由相对于第一蚀刻停止层221具有蚀刻选择性的材料(例如，硅氮化物)形成或者包括该材料。
此后，可以在第一和第二蚀刻停止层221和223上执行图案化工艺，以暴露第一和第二外围电路区PCR1和PCR2中的外围有源图案ACT。
接下来，可以在外围有源图案ACT上形成外围晶体管。详细地，外围栅电极PG可以形成在外围有源图案ACT上以及第一和第二外围电路区PCR1和PCR2中。然后，绝缘间隔物可以形成在外围栅电极PG的相对侧表面上。此外，可以通过用杂质掺杂位于外围栅电极PG两侧的外围有源图案ACT来形成源极/漏极杂质区SD。外围栅电极PG可以包括顺序堆叠的外围栅极绝缘图案231、外围导电图案233、外围金属图案235和外围掩模图案237。
参照图1、图14A、图14B和图14C，第三蚀刻停止层241和第一层间绝缘层243可以顺序形成在第二衬底200上。
第三蚀刻停止层241可以具有基本均匀的厚度，并可以共形地覆盖第二蚀刻停止层223的顶表面和外围栅电极PG。在一实施方式中，第三蚀刻停止层241可以由硅氮化物形成或者包括硅氮化物。
第一层间绝缘层243可以由相对于第三蚀刻停止层241具有蚀刻选择性的绝缘材料形成或包括该绝缘材料。例如，第一层间绝缘层243可以由硅氧化物形成或者包括硅氧化物。第一层间绝缘层243在单元阵列区CAR中可以具有基本平坦的顶表面。在第一和第二外围电路区PCR1和PCR2中，第一层间绝缘层243可以具有形成在外围栅电极PG上的突出部分。
参照图1、图15A、图15B和图15C，可以在第一层间绝缘层243上形成掩模图案MP。掩模图案MP可以覆盖单元阵列区CAR中的第一层间绝缘层243的顶表面，并且可以暴露第一和第二外围电路区PCR1和PCR2中的第一层间绝缘层243的突出部分。
此后，可以通过使用掩模图案MP作为蚀刻掩模对第一层间绝缘层243进行各向异性蚀刻来形成第一层间绝缘图案243。第一层间绝缘图案243可以形成为暴露第一和第二外围电路区PCR1和PCR2中的第三蚀刻停止层241的顶表面。在形成第一层间绝缘图案243之后，可以去除掩模图案MP。
参照图1、图16A、图16B和图16C，在形成第一层间绝缘图案243之后，可以在第二衬底200的整个顶表面上形成第四蚀刻停止层251。第四蚀刻停止层251可以以基本均匀的厚度沉积在第一层间绝缘图案243的顶表面和第三蚀刻停止层241的顶表面上。也就是说，在第一和第二外围电路区PCR1和PCR2中，第四蚀刻停止层251可以与第三蚀刻停止层241的顶表面直接接触。
此后，第二层间绝缘层可以沉积在单元阵列区CAR以及第一和第二外围电路区PCR1和PCR2中的第三蚀刻停止层241上，并且可以在第二层间绝缘层上执行平坦化工艺以形成第二层间绝缘图案253。第二层间绝缘层可以由相对于第四蚀刻停止层251具有蚀刻选择性的绝缘材料形成或者包括该绝缘材料。
单元阵列区CAR上的第四蚀刻停止层251可以用作第二层间绝缘层上的平坦化工艺中的蚀刻停止层。因此，第二层间绝缘图案253可以形成在第一和第二外围电路区PCR1和PCR2中。第二层间绝缘图案253可以具有与第四蚀刻停止层251的顶表面基本共面的顶表面。
接下来，再次参照图2A、图2B和图2C，可以在单元阵列区CAR中形成连接到第一和第二有源图案AP1和AP2的接触图案BC。接触图案BC可以形成为穿透第四蚀刻停止层251、第一层间绝缘图案243以及第一、第二和第三蚀刻停止层221、223和241。
接触图案BC的形成可以包括图案化第四蚀刻停止层251、第一层间绝缘图案243以及第一、第二和第三蚀刻停止层221、223和241，以形成分别暴露第一和第二有源图案AP1和AP2的孔，沉积导电层以填充孔，并平坦化导电层以暴露第四蚀刻停止层251的顶表面。
在形成接触图案BC之后，可以在第一和第二外围电路区PCR1和PCR2中形成外围接触插塞PCP。
外围接触插塞PCP的形成可以包括图案化第二层间绝缘图案253、第四蚀刻停止层251和第三蚀刻停止层241以形成接触孔，并在第二层间绝缘图案253上沉积导电材料以填充接触孔。外围接触插塞PCP可以穿透第二层间绝缘图案253、第四蚀刻停止层251和第三蚀刻停止层241，并且可以连接到外围晶体管。换句话说，至少一个外围接触插塞PCP可以连接到外围晶体管的源极/漏极杂质区SD，并且另一个外围接触插塞PCP可以连接到外围栅电极PG。
在形成接触图案BC和外围接触插塞PCP之后，可以在第四蚀刻停止层251的顶表面和第二层间绝缘图案253的顶表面上形成第五蚀刻停止层255。第五蚀刻停止层255可以由相对于第二层间绝缘图案253具有蚀刻选择性的绝缘材料形成或者包括该绝缘材料。
接下来，可以在单元阵列区CAR中形成分别连接到接触图案BC的着落焊盘LP。着落焊盘LP可以形成在第五蚀刻停止层255中。着落焊盘LP的形成可以包括在第三蚀刻停止层241上沉积导电层，并使用掩模图案来图案化导电层。
当形成着落焊盘LP时，可以在第一和第二外围电路区PCR1和PCR2中形成连接到外围接触插塞PCP的外围互连线PCL。
此后，存储电极261可以形成为分别连接到着落焊盘LP。存储电极261可以由掺杂多晶硅、导电金属氮化物材料(例如，钛氮化物和钽氮化物)、金属材料(例如，钨、钛和钽)、导电金属硅化物材料或导电金属氧化物材料中的至少一种形成或包括其中的至少一种。
接下来，可以形成电容器电介质层263以共形地覆盖存储电极261，并可以在电容器电介质层263上形成平板电极265。
在形成数据存储图案DSP之后，可以形成外围电路绝缘层267以覆盖第一和第二外围电路区PCR1和PCR2，并可以在数据存储图案DSP和外围电路绝缘层267上形成上绝缘层270。
根据一实施方式，在包括垂直沟道晶体管的半导体存储器件中，有源图案可以由单晶半导体材料形成。在这种情况下，可以改善垂直沟道晶体管的泄漏电流特性。
根据一实施方式，可以提供背栅电极以增加垂直沟道晶体管的阈值电压。因此，可以抑制当垂直沟道晶体管按比例缩小时可能发生的垂直沟道晶体管的阈值电压的降低，从而防止垂直沟道晶体管的泄漏电流特性恶化。
根据一实施方式，垂直沟道晶体管可以形成在单元阵列区中。然后，层间绝缘层可以形成为覆盖单元阵列区和外围电路区。当形成层间绝缘层时，可以防止外围晶体管形成台阶结构。因此，当形成层间绝缘层时，可以防止在单元阵列区中出现凹陷现象。
通过总结和回顾，实施方式可提供具有改善的电特性和增加的集成密度的半导体存储器件。
本文公开了示例实施方式，尽管采用了特定术语，但仅在通用和描述性意义上使用和解释这些术语，并非出于限制目的。在一些情况下，对于本申请提交时的本领域普通技术人员来说显而易见的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其他实施方式描述的特征、特性和/或元件结合使用，除非另外特别指出。因此，本领域技术人员将会理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
该专利申请要求于2022年10月28日向韩国知识产权局提交的第10-2022-0140981号韩国专利申请的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体存储器件，包括：
包括单元阵列区和外围电路区的衬底；
在所述衬底的所述单元阵列区上的有源图案；
在所述衬底的所述外围电路区上的外围有源图案；
设置在所述外围有源图案的顶表面上的外围栅电极；
第一层间绝缘图案，提供在所述单元阵列区上以覆盖所述有源图案的顶表面；
第一蚀刻停止层，以均匀的厚度覆盖所述第一层间绝缘图案和所述外围栅电极；以及
第二层间绝缘图案，设置在所述第一蚀刻停止层上和在所述外围电路区中，
其中，在所述单元阵列区中，所述第二层间绝缘图案具有与所述第一蚀刻停止层的顶表面位于基本相同水平的顶表面。
2.根据权利要求1所述的半导体存储器件，进一步包括：
接触图案，提供在所述单元阵列区中，以穿透所述第一蚀刻停止层和所述第一层间绝缘图案，并与所述有源图案的所述顶表面接触；以及
外围接触插塞，提供在所述外围电路区中，以穿透所述第二层间绝缘图案和所述第一蚀刻停止层，并与所述外围有源图案的所述顶表面接触。
3.根据权利要求1所述的半导体存储器件，进一步包括第二蚀刻停止层，所述第二蚀刻停止层设置在所述单元阵列区中的所述第一层间绝缘图案和所述有源图案的所述顶表面之间以及在所述外围电路区中的所述第一蚀刻停止层和所述外围有源图案的所述顶表面之间。
4.根据权利要求3所述的半导体存储器件，其中所述第一蚀刻停止层与所述外围电路区中的所述第二蚀刻停止层的顶表面直接接触。
5.根据权利要求1所述的半导体存储器件，进一步包括第三蚀刻停止层，所述第三蚀刻停止层设置在所述单元阵列区中以覆盖所述第一蚀刻停止层的所述顶表面，并且设置在所述外围电路区中以覆盖所述第二层间绝缘图案的所述顶表面。
6.根据权利要求1所述的半导体存储器件，其中：
所述外围有源图案的所述顶表面与所述有源图案的所述顶表面基本共面，并且
所述外围有源图案的底表面与所述有源图案的底表面基本共面。
7.根据权利要求1所述的半导体存储器件，进一步包括：
位线，与所述有源图案的底表面接触并在第一方向上延伸；
字线，与所述有源图案的第一侧表面相邻并且在与所述第一方向交叉的第二方向上延伸；以及
背栅电极，与所述有源图案的第二侧表面相邻并且在所述第二方向上延伸。
8.根据权利要求7所述的半导体存储器件，其中所述字线的顶表面和所述背栅电极的顶表面位于比所述有源图案的所述顶表面低的水平。
9.根据权利要求7所述的半导体存储器件，进一步包括：
共形地覆盖所述位线的间隔物绝缘层；以及
在所述间隔物绝缘层上的屏蔽导电图案，所述屏蔽导电图案包括平行于所述位线并在所述第一方向上延伸的线部分。
10.根据权利要求7所述的半导体存储器件，进一步包括设置在所述外围有源图案的底表面上的外围电路图案，
其中在所述外围电路区中，所述间隔物绝缘层共形地覆盖所述外围电路图案。
11.根据权利要求2所述的半导体存储器件，进一步包括设置在所述接触图案上的数据存储图案。
12.一种半导体存储器件，包括：
包括单元阵列区和外围电路区的衬底；
在第一方向上从所述单元阵列区延伸的位线；
设置在所述位线上的第一有源图案和第二有源图案；
背栅电极，设置在所述第一有源图案和所述第二有源图案之间，并且在第二方向上延伸以与所述位线交叉；
第一字线，与所述第一有源图案的第一侧表面相邻设置，并在所述第二方向上延伸；
第二字线，与所述第二有源图案的第二侧表面相邻设置，并在所述第二方向上延伸；
在所述衬底的所述外围电路区上的外围有源图案；
在所述外围有源图案上的外围栅电极；
第一层间绝缘图案，设置在所述单元阵列区中以覆盖所述有源图案的顶表面；
第一蚀刻停止层，以均匀的厚度覆盖所述第一层间绝缘图案和所述外围栅电极；
第二蚀刻停止层，设置在所述单元阵列区中的所述第一层间绝缘图案和所述有源图案的所述顶表面之间以及在所述外围电路区中的所述第一蚀刻停止层与所述外围有源图案的顶表面和所述外围栅电极之间；以及
第二层间绝缘图案，设置在所述外围电路区中的所述第一蚀刻停止层上。
13.根据权利要求12所述的半导体存储器件，其中：
所述外围有源图案的所述顶表面与所述第一有源图案的顶表面和所述第二有源图案的顶表面基本共面，并且
所述外围有源图案的底表面与所述第一有源图案的底表面和所述第二有源图案的底表面基本共面。
14.根据权利要求12所述的半导体存储器件，其中所述第二层间绝缘图案的顶表面与所述单元阵列区中的所述第一蚀刻停止层的顶表面基本共面。
15.根据权利要求12所述的半导体存储器件，进一步包括：
接触图案，提供在所述单元阵列区中以穿透所述第一蚀刻停止层、所述第一层间绝缘图案和所述第二蚀刻停止层，并且分别联接到所述第一有源图案和所述第二有源图案；以及
外围接触插塞，提供在所述外围电路区中，以穿透所述第二层间绝缘图案、所述第一蚀刻停止层和所述第二蚀刻停止层，从而与所述外围有源图案的所述顶表面接触。
16.根据权利要求13所述的半导体存储器件，进一步包括设置在所述外围有源图案的所述底表面上的外围电路图案。
17.根据权利要求12所述的半导体存储器件，其中所述第一字线的顶表面和所述第二字线的顶表面以及所述背栅电极的顶表面位于比所述第一有源图案的顶表面和所述第二有源图案的顶表面低的水平。
18.一种半导体存储器件，包括：
衬底，包括单元阵列区和外围电路区；
位线，提供在所述衬底的所述单元阵列区上并在第一方向上延伸；
屏蔽导电图案，包括分别设置在所述位线中的相邻位线之间并在所述第一方向上延伸的线部分；
第一有源图案和第二有源图案，在每条所述位线上在所述第一方向上交替地设置；
背栅电极，分别设置于在所述第一方向上彼此相邻的所述第一有源图案和所述第二有源图案之间，并在第二方向上延伸以与所述位线交叉；
第一字线，分别与所述第一有源图案的第一侧表面相邻设置并在所述第二方向上延伸；
第二字线，分别与所述第二有源图案的第二侧表面相邻设置并在所述第二方向上延伸；
第一层间绝缘图案，设置在所述单元阵列区中以覆盖所述有源图案的顶表面；
在所述衬底的所述外围电路区上的外围有源图案；
在所述外围有源图案上的外围栅电极；
第一层间绝缘图案，设置在所述单元阵列区中以覆盖所述第一有源图案的顶表面和所述第二有源图案的顶表面；
第一蚀刻停止层，以均匀的厚度覆盖所述第一层间绝缘图案和所述外围栅电极；
第二层间绝缘图案，设置在所述第一蚀刻停止层上和在所述外围电路区中；
第二蚀刻停止层，设置在所述单元阵列区中的所述第一层间绝缘图案和所述有源图案的所述顶表面之间，并且设置在所述外围电路区中的所述第一蚀刻停止层和所述外围有源图案的顶表面之间；
接触图案，设置在所述单元阵列区中以穿透所述第一蚀刻停止层、所述第一层间绝缘图案和所述第二蚀刻停止层，并且分别联接到所述第一有源图案和所述第二有源图案；
外围接触插塞，设置在所述外围电路区中以穿透所述第二层间绝缘图案、所述第一蚀刻停止层和所述第二蚀刻停止层，并且与所述外围有源图案的所述顶表面接触；以及
分别联接到所述接触图案的数据存储图案。
19.根据权利要求18所述的半导体存储器件，进一步包括：
在所述接触图案和所述背栅电极之间的第一背栅极覆盖图案；
在所述接触图案与所述第一字线和所述第二字线之间的第一栅极覆盖图案；
在所述位线和所述背栅电极之间的第二背栅极覆盖图案；以及
在所述位线与所述第一字线和所述第二字线之间的第二栅极覆盖图案。
20.根据权利要求18所述的半导体存储器件，进一步包括：
共形地覆盖所述位线的间隔物绝缘层；
在所述间隔物绝缘层上的屏蔽导电图案，所述屏蔽导电图案包括平行于所述位线并在所述第一方向上延伸的线部分；以及
设置在所述外围有源图案的底表面上的外围电路图案，
其中在所述外围电路区中，所述间隔物绝缘层共形地覆盖所述外围电路图案。
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