JP2013115433A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】半導体素子及びその製造方法を提供する。
【解決手段】高電圧領域及び低電圧領域を有する半導体基板100と、高電圧領域に形成され、第１活性領域110-I、第１ソース／ドレイン領域114-I、第１ゲート絶縁膜130及び第１ゲート電極202-Iを有する高電圧トランジスタTR-Iと、低電圧領域に形成され、第２活性領域110-II、第２ソース／ドレイン領域114-II、第２ゲート絶縁膜310及び第２ゲート電極320を有する低電圧トランジスタTR-IIとを備え、第２ソース／ドレイン領域は、第１ソース／ドレイン領域より薄い厚さを有することを特徴とする半導体素子。
【選択図】図１３Ａ

Description

本発明は、半導体素子及びその製造方法に係り、特に高電圧トランジスタと低電圧トランジスタとを有する半導体素子及びその製造方法に関する。
最近、半導体産業の発展及びユーザーの要求に応じて、電子機器はさらに多機能化されており、これによって、電子機器の核心部品である半導体素子も、要求される機能が多様になっている。しかし、かかる多様な機能を一つの半導体素子に含めるためには、相異なる特性を有する多様な世代のトランジスタを共に具現せねばならない。しかし、多様な世代のトランジスタを製造するためには、相異なる工程条件を有するので、要求される特性をいずれも満足させるのには困難が多い。
本発明の目的は、前記した従来の問題点を解決するためのものであって、高電圧トランジスタと低電圧トランジスタとを有する半導体素子及びその製造方法を提供することである。
本発明による半導体素子は、高電圧領域及び低電圧領域を有する半導体基板と、前記高電圧領域に形成され、第１活性領域、第１ソース／ドレイン領域、第１ゲート絶縁膜及び第１ゲート電極を有する高電圧トランジスタと、前記低電圧領域に形成され、第２活性領域、第２ソース／ドレイン領域、第２ゲート絶縁膜及び第２ゲート電極を有する低電圧トランジスタと、を備え、前記第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より薄い厚さを有する。
前記第２ソース／ドレイン領域の下面は、前記第１ソース／ドレイン領域の下面より高いレベルを有してもよい。
前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜より厚くてもよい。
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より高い誘電率を有してもよい。
前記第１ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で形成され、前記第２ゲート絶縁膜は、高誘電率を有する金属酸化物または金属ケイ酸塩で形成されてもよい。
前記第２ゲート絶縁膜と前記第２活性領域との間に配置される界面酸化層をさらに備えてもよい。
前記第２ゲート電極は、前記第１ゲート電極より低い抵抗率を有する物質で形成されてもよい。
前記第２ゲート電極は、金属または導電性金属窒化物で形成されてもよい。
前記第２ゲート電極の両側に配置される一対の第２スペーサ層をさらに備え、前記第２ゲート絶縁膜は、前記第２ゲート電極と前記第２活性領域との間から、前記第２ゲート電極と前記第２スペーサ層との間に延びてもよい。
前記第１活性領域及び前記第２活性領域をそれぞれ定義する第１素子分離層及び第２素子分離層をさらに備え、前記第１素子分離層の下面と前記第２素子分離層の下面とは、同じレベルを有してもよい。
前記第１素子分離層の上面は、前記第２素子分離層の上面より高いレベルを有してもよい。
前記低電圧トランジスタは、第２活性領域の上面及び両側面にチャネルが形成されるＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
前記第１ゲート電極が延びる方向の前記第１活性領域の幅は、前記第２ゲート電極が延びる方向の前記第２活性領域の幅より広くてもよい。
前記第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より深さに対するドーピング濃度の変化が大きくてもよい。
本発明による半導体素子は、第１領域及び第２領域を有する半導体基板と、前記第１領域に形成され、第１活性領域、第１ソース／ドレイン領域、第１ゲート絶縁膜及び第１ゲート電極を有する高電圧トランジスタと、前記第２領域に形成され、第２活性領域、第２ソース／ドレイン領域、第２ゲート絶縁膜及び第２ゲート電極を有する低電圧トランジスタと、を備え、前記第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より薄い厚さを有し、前記第１ゲート電極の上面と前記第２ゲート電極の上面とが同じレベルを有する。
本発明による半導体素子の製造方法は、高電圧領域及び低電圧領域にそれぞれ第１素子分離層及び第２素子分離層によって定義される第１活性領域及び第２活性領域を有する半導体基板を準備するステップと、前記第１活性領域及び前記第２活性領域上に第１ゲート絶縁膜を形成するステップと、前記第１活性領域に第１ソース／ドレイン領域を形成するステップと、前記第１ソース／ドレイン領域を形成した後、前記第２活性領域に前記第１ソース／ドレイン領域より薄い厚さを有する第２ソース／ドレイン領域を形成するステップと、を含む。
前記半導体基板を準備するステップは、前記第１活性領域及び前記第２活性領域の上面を露出させるように、前記高電圧領域及び前記低電圧領域に素子分離層を形成するステップと、前記低電圧領域に形成された素子分離層の一部分を除去して、前記第２活性領域の側壁の一部分を露出させる前記第２素子分離層を形成するステップと、を含んでもよい。
前記第２素子分離層を形成するステップは、前記第２活性領域上に形成された前記第１ゲート絶縁膜を共に除去してもよい。
前記第１ソース／ドレイン領域を形成するステップ前に、前記高電圧領域及び前記低電圧領域上に第１ゲート物質層を形成するステップと、前記第１ゲート物質層を形成して、前記高電圧領域上の前記第１活性領域と交差しつつ延びる第１ゲート電極を形成するステップと、をさらに含んでもよい。
前記第１ソース／ドレイン領域を形成するステップ後、及び前記第２ソース／ドレイン領域を形成するステップ前に、前記第１ゲート物質層をエッチングして、前記低電圧領域上の前記第２活性領域と交差しつつ延びる第２ゲート電極を形成するステップをさらに含んでもよい。
前記第１ソース／ドレイン領域を形成するステップ後、及び前記第２ソース／ドレイン領域を形成するステップ前に、前記第１ゲート物質層をエッチングして、前記低電圧領域上の前記第２活性領域と交差しつつ延びるダミーゲート電極を形成するステップをさらに含んでもよい。
前記第１ゲート電極及び前記ダミーゲート電極の上面を露出させ、前記半導体基板を覆う層間絶縁層を形成するステップと、前記ダミーゲート電極を除去して、前記ダミーゲート電極が除去された空間にリセスを形成するステップと、前記リセスに金属または導電性金属窒化物を充填して、第２ゲート電極を形成するステップと、をさらに含んでもよい。
前記第１ゲート物質層を形成するステップ前に、前記第２素子分離層により露出される前記第２活性領域を覆うバッファ酸化層を形成するステップをさらに含み、前記リセスを形成するステップ後に、前記リセス内に露出された前記バッファ酸化層の部分を除去するステップをさらに含んでもよい。
前記リセス内に露出された前記バッファ酸化層の部分を除去するステップ後に、前記バッファ酸化層が除去されて露出される前記第２活性領域上に界面酸化層を形成するステップをさらに含んでもよい。
前記リセスを形成するステップ後、及び前記第２ゲート電極を形成するステップ前に、前記リセスの一部分を満たす第２ゲート絶縁膜を形成するステップをさらに含んでもよい。
前記ダミーゲート電極を形成した後、及び前記層間絶縁層を形成する前に、前記ダミーゲート電極の両側面を覆う第２スペーサ層を形成するステップをさらに含み、前記第２ゲート絶縁膜は、前記リセス内で第２活性領域と第２ゲート電極との間から、前記ゲート電極と前記第２スペーサ層との間に延びるように形成されてもよい。
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より高い誘電率を有し、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より薄く形成されてもよい。
本発明による半導体素子の製造方法は、高電圧トランジスタが形成される第１領域及び低電圧トランジスタが形成される第２領域に、それぞれ第１素子分離層及び第２素子分離層によって定義される第１活性領域及び第２活性領域を有する半導体基板を準備するステップと、前記第１活性領域上に、前記高電圧トランジスタの第１ゲート絶縁膜、及び前記第１活性領域と交差しつつ延びる前記高電圧トランジスタの第１ゲート電極を形成するステップと、前記第１活性領域に、前記高電圧トランジスタの第１ソース／ドレイン領域を形成するステップと、前記第１ソース／ドレイン領域を形成した後、前記第２活性領域に、前記低電圧トランジスタの第２ソース／ドレイン領域を形成するステップと、を含み、前記第１ソース／ドレイン領域を形成するステップ、及び前記第２ソース／ドレイン領域を形成するステップは、それぞれ第１熱処理工程及び第２熱処理工程を含み、前記第２熱処理工程は、前記第１熱処理工程より短時間で進められる。
前記第２ソース／ドレイン領域を形成した後、前記第２活性領域上に、前記低電圧トランジスタの第２ゲート絶縁膜、及び前記第２活性領域と交差しつつ延びる前記低電圧トランジスタの第２ゲート電極を形成するステップをさらに含んでもよい。
前記第２熱処理工程を進めた後、第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より薄い厚さを有するように形成されてもよい。
本発明による半導体素子は、高電圧に適するように高信頼性を有するゲート絶縁膜を有するので、漏れ電流が低く、ノイズ特性に優れた高電圧トランジスタと、集積度が高く、高速動作が可能であり、別途の熱処理工程により形成して短チャネル効果の影響を最小化し、しきい電圧の制御が容易な低電圧トランジスタとを共に備える。また、平板トランジスタとＦｉｎＦＥＴとを共に備える。
本発明による半導体素子の製造方法は、高電圧トランジスタと低電圧トランジスタとをそれぞれ形成するための工程のうち多くの部分を共有するため、全体工程が短縮され、これによって、必要なフォトマスクの個数も減少する。したがって、製造時間及び製造コストを低減できる。
また、高電圧トランジスタと低電圧トランジスタとの段差がないため、後続工程を進める時、フォトリソグラフィ工程など多様な工程の工程マージンが確保される。
本発明の実施形態による半導体素子のゲート電極と活性領域との配置のレイアウトを示す図面である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の一実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。 本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。 本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。 本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。 本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。 本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。 本発明の実施形態による第１ソース／ドレイン領域と第２ソース／ドレイン領域とのドーピング濃度を深さに対して示すグラフである。 本発明の実施形態による半導体素子を適用したイメージセンサーを示す概略的なブロック図である。 イメージセンサーに含まれた単位ピクセルの一例を示す回路図である。 本発明の一実施形態によるイメージセンサーの概略的なレイアウト図である。
本発明の構成及び効果を十分に理解するために、添付した図面を参照して、本発明の望ましい実施形態を説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、色々な形態に具現され、多様な変更を加えてもよい。ただし、本実施形態についての説明は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。添付された図面において、構成要素は、説明の便宜上、そのサイズが実際より拡大して示したものであり、各構成要素の割合は誇張または縮小される。
ある構成要素が他の構成要素の“上に”あるか、または“接して”いると記載された場合、他の構成要素の上に直接接触または連結されているが、中間にさらに他の構成要素が存在してもよいと理解されねばならない。一方、ある構成要素が他の構成要素の“真上に”あるか、または“直接接して”いると記載された場合には、中間にさらに他の構成要素が存在しないものと解される。構成要素間の関係を説明する他の表現、例えば、“〜間に”“直接〜の間に”なども同様に解釈される。
第１、第２などの用語は、多様な構成要素を説明するために使われるが、前記構成要素は、前記用語により限定されてはならない。前記用語は、一つの構成要素を他の構成要素から区別する目的のみで使われる。例えば、本発明の権利範囲を逸脱しない範囲内で、第１構成要素は、第２構成要素と命名され、同様に第２構成要素も、第１構成要素と命名される。
単数の表現は、文脈上明白に取り立てて表現しない限り、複数の表現を含む。“含む”または“有する”などの用語は、明細書上に記載された特徴、数字、ステップ、動作、構成要素、部分品またはそれらを組み合わせたものが存在することを指定するためのものであり、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部分品またはそれらを組み合わせたものが付加されるものと解釈される。
本発明の実施形態において使われる用語は、取り立てて定義されない限り、当業者に通常的に知られた意味と解釈される。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。
図１は、本発明の実施形態による半導体素子のゲート電極と活性領域との配置のレイアウトを示す図面である。
図１を参照すれば、第１領域Ｉ及び第２領域ＩＩには、それぞれ第１活性領域１１０−Ｉ及び第２活性領域１１０−ＩＩが形成され、第１活性領域１１０−Ｉ及び第２活性領域１１０−ＩＩとそれぞれ交差しつつ延びる第１ゲート電極Ｇ−Ｉ及び第２ゲート電極Ｇ−ＩＩが形成される。
第１ゲート電極Ｇ−Ｉの延長方向の第１活性領域１１０−Ｉの幅、すなわち、第１ゲート電極Ｇ−Ｉが交差する第１活性領域１１０−Ｉの幅である第１幅Ｗ１は、第２ゲート電極Ｇ−ＩＩの延長方向の第２活性領域１１０−ＩＩの幅、すなわち、第２ゲート電極Ｇ−ＩＩが交差する第２活性領域１１０−ＩＩの幅である第２幅Ｗ２より広く形成される。
第１領域Ｉには、一つの第１活性領域１１０−Ｉが示され、第２領域ＩＩには、三つの第２活性領域１１０−ＩＩが示されたが、これに限定されない。第２活性領域１１０−ＩＩは、第２ゲート電極Ｇ−ＩＩの延長方向に沿って四つ以上が配置され、同様に第１活性領域１００−Ｉも、第１ゲート電極Ｇ−Ｉの延長方向に沿って複数個が形成される。また、第１領域Ｉ及び第２領域ＩＩに、一つの第１ゲート電極Ｇ−Ｉ及び一つの第２ゲート電極Ｇ−ＩＩを示したが、第１ゲート電極Ｇ−Ｉ及び第２ゲート電極Ｇ−ＩＩは、それぞれ複数個配列されてもよい。
一つの第１活性領域１１０−１または一つの第２活性領域１１０−ＩＩに対して、一つの第１ゲート電極Ｇ−Ｉまたは一つの第２ゲート電極Ｇ−ＩＩが交差するものと示されたが、ソース領域またはドレイン領域のうちいずれか一つを共有して、一つの活性領域に二つのゲート電極を通過させて、一つの活性領域に二つのトランジスタを形成させることも可能である。
第１ゲート電極Ｇ−Ｉ及び第２ゲート電極Ｇ−ＩＩが同じ方向に延びるものと示されたが、これに制限されず、第１ゲート電極Ｇ−Ｉ及び第２ゲート電極Ｇ−ＩＩは、異なる方向に延びてもよい。例えば、第１ゲート電極Ｇ−Ｉ及び第２ゲート電極Ｇ−ＩＩは、互いに垂直な方向に延びてもよい。
第１ゲート電極Ｇ−Ｉ及び第１活性領域１００−Ｉ、または第２ゲート電極Ｇ−ＩＩ及び第２活性領域１００−ＩＩは、互いに垂直に交差するものと示されたが、これに限定されない。すなわち、第１ゲート電極Ｇ−Ｉ及び第１活性領域１００−Ｉ、または第２ゲート電極Ｇ−ＩＩ及び第２活性領域１００−ＩＩは、垂直に交差してもよく、９０°より小さい所定の角度を有するように互いに交差してもよい。
以下、図２ないし図２６は、図１のＡ−Ａ′、Ｂ−Ｂ′及びＣ−Ｃ′に対応する位置を切断した断面図である。また、図２ないし図２６では、第１領域Ｉで、第１ゲート電極Ｇ−Ｉを横切る第１活性領域１００−Ｉの延長方向に沿う切断断面Ａ−Ａ′、並びに第２領域ＩＩで、第２ゲート電極Ｇ−ＩＩの延長方向に沿う切断断面Ｂ−Ｂ′、及び第２ゲート電極Ｇ−ＩＩを横切る第２活性領域１００−ＩＩの延長方向に沿う切断断面Ｃ−Ｃ′が垂直方向（高さ方向）に一致するように示される。すなわち、図２ないし図２６の断面図は、切断方向が同じであっても、垂直であっても、異なる方向であってもよいが、同じ高さは同じレベルで表す。
図２ないし図１３Ｂは、本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
図２は、本発明の一実施形態による第１活性領域及び第２活性領域を定義するために、第１トレンチ及び第２トレンチが形成されるステップを示す断面図である。
図２を参照すれば、半導体基板１００にトレンチ１０２−Ｉ，１０２−ＩＩを形成して、活性領域１１０−Ｉ，１１０−ＩＩを突出させる。第１領域Ｉには、第１トレンチ１０２−Ｉが形成されて、第１活性領域１１０−Ｉが突出し、第２領域ＩＩには、第２トレンチ１０２−ＩＩが形成されて、第２活性領域１１０−ＩＩが突出する。
第１トレンチ１０２−Ｉ及び第２トレンチ１０２−ＩＩは、エッチング工程を通じて共に形成され、同じ深さを有するように形成される。第１トレンチ１０２−Ｉ及び第２トレンチ１０２−ＩＩは、例えば、２０００Åないし３０００Åの深さを有するように形成される。
第１領域Ｉ及び第２領域ＩＩは、それぞれ高電圧領域Ｉ及び低電圧領域ＩＩとも呼ばれる。高電圧領域Ｉには、相対的に高電圧で動作するトランジスタが形成され、低電圧領域ＩＩには、相対的に低電圧で動作するトランジスタが形成される。例えば、高電圧領域Ｉには、アナログロジック回路用トランジスタが形成され、低電圧領域ＩＩには、デジタルロジック回路用トランジスタが形成される。例えば、高電圧領域Ｉには、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサー用トランジスタ、または低ノイズ回路用トランジスタが形成される。例えば、高電圧領域Ｉには、数ないし数十Ｖの動作電圧を有するトランジスタが形成され、低電圧領域Ｉには、数Ｖまたは１Ｖ以下の動作電圧を有するトランジスタが形成される。
本発明の明細書を通じて、同じ番号に“−Ｉ”または“−ＩＩ”が使われた部材番号は、同じ構成要素のうち、第１領域Ｉまたは第２領域ＩＩに形成された部分、あるいは第１領域Ｉまたは第２領域ＩＩに形成された互いに対応する構成要素を意味する。
半導体基板１００は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族酸化物半導体を含む。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、シリコン・ゲルマニウムまたはガリウム・砒素を含む。半導体基板１００は、バルクウェーハまたはエピタキシャル層で提供されても、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
図３は、本発明の実施形態による素子分離層を形成するステップを示す断面図である。
図３を参照すれば、トレンチ１０２−Ｉ，１０２−ＩＩを満たすように、素子分離層１０４−Ｉ，１０４−ＩＩを形成する。素子分離層１０４−Ｉは、例えば、シリコン酸化物を含む。素子分離層１０４−Ｉは、例えば、シリコン酸化物とシリコン窒化物とを含む多層構造を有する。
第１トレンチ１０２−Ｉに形成された素子分離層の部分１０４−Ｉと、第２トレンチ１０２−ＩＩに形成された素子分離層の部分１０４−ＩＩとは、それぞれ第１活性領域１１０−Ｉ及び第２活性領域１１０−ＩＩの上面を露出させるように形成される。素子分離層１０４−Ｉ，１０４−ＩＩは、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩを覆う素子分離物質層を形成した後、第１活性領域１１０−Ｉ及び第２活性領域１１０−ＩＩの上面を露出する平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って形成する。
素子分離層１０４−Ｉ，１０４−ＩＩを形成した後、選択的に第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面を覆う犠牲層１２０を形成する。犠牲層１２０は、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面と、素子分離層１０４−Ｉ，１０４−ＩＩの上面とをいずれも覆うものと示したが、形成方法によって、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面のみを覆うように形成してもよい。犠牲層１２０を熱酸化法により形成する場合、犠牲層１２０は、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面のみを覆うように形成する。一方、犠牲層１２０を蒸着方法により形成する場合、犠牲層１２０は、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面と、素子分離層１０４−Ｉ，１０４−ＩＩの上面とをいずれも覆う。犠牲層１２０は、素子分離層１０４−Ｉ，１０４−ＩＩに比べてはるかに薄く形成するため、犠牲層１２０と素子分離層１０４−Ｉ，１０４−ＩＩとがいずれも酸化物で形成された場合には、素子分離層１０４−Ｉ，１０４−ＩＩ上に犠牲層１２０を形成しても、素子分離層１０４−Ｉ，１０４−ＩＩと犠牲層１２０との区分は困難である。
犠牲層１２０を形成した後、第１活性領域１１０−Ｉ、第２活性領域１１０−ＩＩ及び半導体基板１００のうち、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩと素子分離層１０４−Ｉ，１０４−ＩＩの下側部分には、チャネルの形成及びウェルの形成のためのイオン注入が行われる。イオン注入により注入される不純物の種類は、第１活性領域１１０−Ｉ及び第２活性領域１１０−ＩＩに形成しようとするトランジスタの種類（例えば、ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ｐ型ＭＯＳＦＥＴ）によって決定される。
すなわち、イオン注入により注入される不純物の種類によって、第１活性領域１１０−Ｉまたは第２活性領域１１０−ＩＩに、ｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴまたはｎ型及びｐ型ＭＯＳＦＥＴをいずれも形成する。
イオン注入が行われた後に、犠牲層１２０は除去される。
図４は、本発明の一実施形態による第１ゲート絶縁膜を形成するステップを示す断面図である。
図４を参照すれば、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面を覆う第１ゲート絶縁膜１３０を形成する。第１ゲート絶縁膜１３０は、例えば、３０ないし２００Åの厚さを有するように形成する。第１ゲート絶縁膜１３０は、例えば、シリコン酸化物で形成されるか、またはシリコン酸化物のうち、一部の酸素原子が窒素原子に置換されたシリコン酸窒化物で形成される。第１ゲート絶縁膜１３０は、例えば、熱酸化法によりシリコン酸化物を形成した後、窒素雰囲気での熱処理または窒素プラズマを利用して、シリコン酸化物をシリコン酸窒化物に変化させて形成する。
第１ゲート絶縁膜１３０は、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面と、素子分離層１０４−Ｉ，１０４−ＩＩの上面とをいずれも覆うものと示したが、形成方法によって、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面のみを覆うように形成してもよい。第１ゲート絶縁膜１３０を熱酸化法により形成する場合、第１ゲート絶縁膜１３０は、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面のみを覆うように形成する。一方、第１ゲート絶縁膜１３０を蒸着方法により形成する場合、第１ゲート絶縁膜１３０は、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面と、素子分離層１０４−Ｉ，１０４−ＩＩの上面とをいずれも覆う。
図５は、本発明の一実施形態による第２素子分離層を形成するステップを示す断面図である。
図４及び図５を共に参照すれば、第２領域ＩＩに形成された素子分離層の部分１０４−ＩＩのうち一部分を除去して、第２活性領域１１０−ＩＩの側壁の一部分を露出させる。第２領域ＩＩに形成された素子分離層の部分１０４−ＩＩのうち除去されて残留された部分は、第２素子分離層１０４ａ−ＩＩと呼ばれる。この時、第１領域Ｉに形成された素子分離層の部分１０４−Ｉは除去されずにそのまま残留され、第１素子分離層１０４−Ｉと呼ばれる。
第２素子分離層１０４ａ−ＩＩにより、第２活性領域１１０−ＩＩの側壁の上側の一部分、例えば、３００ないし４００Åが露出される。第２素子分離層１０４ａ−ＩＩを形成するために、第２領域ＩＩに形成された第１ゲート絶縁膜１３０の部分は共に除去される。
第２素子分離層１０４ａ−ＩＩを形成するために、第１領域Ｉが露出されないようにマスク層（図示せず）を形成した後、エッチング工程またはエッチバック工程が行われる。
図６は、本発明の一実施形態による第１ゲート物質層を形成するステップを示す断面図である。
図６を参照すれば、第１素子分離層１０４−Ｉ及び第２素子分離層１０４ａ−ＩＩを形成した後、半導体基板１００をいずれも覆う第１ゲート物質層２００を形成する。第１ゲート物質層２００は、例えば、ドーピングされたポリシリコンで形成される。または、第１ゲート物質層２００は、例えば、非晶質シリコンで形成した後、後続工程で熱処理を通じてポリシリコンに変化させる。第１ゲート物質層２００は、例えば、１０００ないし３０００Åの厚さを有するように形成される。
第１ゲート物質層２００を形成する前に、第２素子分離層１０４ａ−ＩＩにより露出される第２活性領域１１０−ＩＩを覆うバッファ酸化層１４０を形成する。バッファ酸化層１４０は、例えば、熱酸化法により形成されたシリコン酸化物である。バッファ酸化層１４０を熱酸化法により形成する場合、第１活性領域１１０−Ｉは、第１ゲート絶縁膜１３０により覆われているため、バッファ酸化層１４０は、第２活性領域１１０−ＩＩ上にのみ形成される。したがって、バッファ酸化層１４０は、露出された第２活性領域１１０−ＩＩの上面及び露出された側壁上に形成される。
第１領域Ｉで第１ゲート物質層２００は、第１ゲート絶縁膜１３０がその間に配置されるように、第１活性領域１１０−Ｉ上に形成される。
第１ゲート物質層２００は、予備第１ゲート物質層（図示せず）を形成した後、平坦化工程、例えば、ＣＭＰ工程を行って形成する。すなわち、第１ゲート物質層２００の上面は、第１領域Ｉ及び第２領域ＩＩでいずれも同じレベルを有するように形成される。したがって、バッファ酸化層１４０が第１ゲート絶縁膜１３０より薄い厚さを有する場合、第１活性領域１１０−Ｉ上の第１ゲート物質層２００の部分は、第２活性領域１１０−ＩＩ上の第１ゲート物質層２００の部分より厚さが薄い。
図７は、本発明の一実施形態による第１ゲート電極を形成するステップを示す断面図である。
図６及び図７を共に参照すれば、第１領域Ｉの第１ゲート物質層２００の部分を、エッチング工程を通じてパターニングして、第１ゲート電極２０２−Ｉを形成する。この時、第２領域ＩＩの第１ゲート物質層２００の部分は、そのまま残存する。
図示していないが、第１ゲート電極２０２−Ｉ下の第１ゲート絶縁膜１３０の部分はそのまま残留するが、第１ゲート電極２０２−Ｉにより露出される第１ゲート絶縁膜１３０の部分は、過エッチングにより一部分が除去されて、第１ゲート電極２０２−Ｉ下の第１ゲート絶縁膜１３０の部分と段差を形成する。第１ゲート電極２０２−Ｉは、第１活性領域１１０−Ｉと交差しつつ延びる。
図８は、本発明の一実施形態による高電圧トランジスタを形成するステップを示す断面図である。
図８を参照すれば、高電圧トランジスタＴＲ−Ｉを形成するために、第１活性領域１１０−Ｉ内に不純物を注入して、第１ソース／ドレイン領域１１４−Ｉを形成する。第１ソース／ドレイン領域１１４−Ｉを形成するために、イオン注入工程により第１活性領域１１０−Ｉ内に不純物を注入した後、第１熱処理工程を行って、注入された不純物を拡散させるか、または第１ソース／ドレイン領域１１４−Ｉを活性化する。前記第１熱処理工程は、例えば、９００ないし１１００℃の温度で数秒または数分間進められる。前記第１熱処理工程は、相対的に長時間進められるので、後述する第２ソース／ドレイン領域に比べて厚い厚さを有する。
これを通じて、第１活性領域１１０−Ｉの両端に配置される第１ソース／ドレイン領域１１４−Ｉ、第１活性領域１１０−Ｉ上に順次に配置される第１ゲート絶縁膜１３０及び第１ゲート電極２０２−Ｉを有する高電圧トランジスタＴＲ−Ｉを形成する。
高電圧トランジスタＴＲ−Ｉを形成するために、第１ソース／ドレイン領域１１４−Ｉ以外に、第１スペーサ層２０４−Ｉ及び第１ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｓｏｕｒｃｅ ａｎｄ ｄｒａｉｎ）領域１１２−Ｉをさらに形成する。この場合、第１ゲート電極２０２−Ｉをマスクとして使用して、不純物を注入して、第１ＬＤＤ領域１１２−Ｉを先に形成し、以後、第１ゲート電極２０２−Ｉの両側に第１スペーサ層２０４−Ｉが配置されるように形成した後、第１ゲート電極２０２−Ｉ及び第１スペーサ層２０４−Ｉをマスクとして使用して、不純物を注入して、第１ソース／ドレイン領域１１４−Ｉを形成する。
図９は、本発明の一実施形態によるダミーゲート電極を形成するステップを示す断面図である。
図８及び図９を共に参照すれば、第２領域ＩＩの第１ゲート物質層２００の部分を、エッチング工程を通じてパターニングして、ダミーゲート電極２０２−ＩＩを形成する。ダミーゲート電極２０２−ＩＩは、第２活性領域１１０−ＩＩと交差しつつ延びる。
ダミーゲート電極２０２−ＩＩを形成した後、第１領域Ｉを覆う第１マスク層５１０を選択的に形成する。
図１０Ａは、本発明の一実施形態による第２ソース／ドレイン領域を形成するステップを示す断面図である。
図１０Ａを参照すれば、第２活性領域１１０−ＩＩ内に不純物を注入して、第２ソース／ドレイン領域１１４−ＩＩを形成する。第２ソース／ドレイン領域１１４−ＩＩを形成するために、イオン注入工程により第２活性領域１１０−ＩＩ内に不純物を注入した後、第２熱処理工程を行って注入された不純物を拡散させるか、または第２ソース／ドレイン領域１１４−ＩＩを活性化する。前記第２熱処理工程は、例えば、レーザーまたはランプによる急速熱処理工程（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ： ＲＴＰ）により行われる。前記第２熱処理工程は、前述した前記第１熱処理工程に比べて相対的に短時間で進められるので、第２ソース／ドレイン領域１１４−ＩＩは、前述した第１ソース／ドレイン領域１１４−Ｉに比べて薄い厚さを有する。また、第１ソース／ドレイン領域１１４−Ｉは、第２ソース／ドレイン領域１１４−ＩＩに比べて厚い厚さを有するため、第２ソース／ドレイン領域１１４−ＩＩを活性化するための熱処理工程により、第２ソース／ドレイン領域１１４−ＩＩが拡張するなどの影響が最小化される。
また、第２ソース／ドレイン領域１１４−ＩＩ以外に、第２スペーサ層２０６−ＩＩ及び第２ＬＤＤ領域１１２−ＩＩをさらに形成する。この場合、ダミーゲート電極２０２−ＩＩをマスクとして使用して、不純物を注入して、第２ＬＤＤ領域１１２−ＩＩを先に形成し、以後、ダミーゲート電極２０２−ＩＩの両側に第２スペーサ層２０６−ＩＩが配置されるように形成した後、ダミーゲート電極２０２−ＩＩ及び第２スペーサ層２０６−ＩＩをマスクとして使用して、不純物を注入して、第２ソース／ドレイン領域１１４−ＩＩを形成する。
以後、図９で示した第１マスク層５１０を除去する。
図１０Ｂは、本発明の一実施形態の変形による第２ソース／ドレイン領域を形成するステップを示す断面図である。図１０Ｂは、ダミーゲート電極２０２−ＩＩを形成した後、図９で示した第１マスク層５１０を形成しない状態で、後続工程を進める時の断面図である。
図１０Ｂを参照すれば、第２領域ＩＩに第２ＬＤＤ領域１１２−ＩＩ、第２スペーサ層２０６−ＩＩ及び第２ソース／ドレイン領域１１４−ＩＩを形成する。第２スペーサ層２０６−ＩＩを形成する時、第１領域ＩＩには、補助スペーサ層２０６−Ｉが共に形成される。
図９、図１０Ａ及び図１０Ｂを共に参照すれば、第１領域Ｉを覆う第１マスク層５１０がある状態で、第２スペーサ層２０６−ＩＩを形成するための第２スペーサ物質層（図示せず）を形成すれば、前記第２スペーサ物質層は、第１領域Ｉで第１マスク層５１０の上面に平坦に形成されるので、第２スペーサ層２０６−ＩＩを形成するための異方性エッチング工程またはエッチバック工程により、第１領域Ｉに形成された前記第２スペーサ物質層の部分はいずれも除去される。一方、第１マスク層５１０を使用しない場合、前記第２スペーサ物質層が第１スペーサ層２０４−Ｉそれぞれの側面にも残留して、補助スペーサ層２０６−Ｉが形成される。
したがって、第１マスク層５１０の使用如何によって、第１ゲート電極２０２−Ｉの側壁上に形成されるスペーサ層の厚さは変わる。例えば、第１スペーサ層２０４−Ｉ及び第２スペーサ層２０６−ＩＩを、同一／類似した物質で同一／類似した厚さを有するように形成する場合、第１マスク層５１０を使用した時、第１ゲート電極２０２−Ｉの側壁上に形成されたスペーサ層は、第１スペーサ層２０４−Ｉだけであるので、第２スペーサ層２０６−ＩＩと類似した厚さを有する。一方、第１マスク層５１０を使用しない時、第１ゲート電極２０２−Ｉの側壁上に形成されたスペーサ層は、第１スペーサ層２０４−Ｉ及び補助スペーサ層２０６−Ｉであるので、第２スペーサ層２０６−ＩＩより約２倍の厚さを有する。
ここで、スペーサ層の厚さとは、スペーサ層が形成される側壁に対する法線方向への厚さを意味するので、半導体基板１００に対して水平方向への厚さを意味する。
図１１は、本発明の一実施形態による層間絶縁層を形成するステップを示す断面図である。
図１１を参照すれば、第１ゲート電極２０２−Ｉの上面及びダミーゲート電極２０２−ＩＩの上面を露出させ、半導体基板１００を覆う層間絶縁層２５０を形成する。層間絶縁層２５０を形成するために、第１ゲート電極２０２−Ｉの上面及びダミーゲート電極２０２−ＩＩの上面をいずれも覆う予備層間絶縁層（図示せず）を形成した後、ＣＭＰのような平坦化工程を行って、第１ゲート電極２０２−Ｉの上面及びダミーゲート電極２０２−ＩＩの上面を露出させる。
図１２は、本発明の一実施形態によるダミーゲート電極を除去するステップを示す断面図である。
図１１及び図１２を共に参照すれば、第２マスク層５２０を形成して第１領域Ｉを覆った後、露出された第２領域ＩＩからダミーゲート電極２０２−ＩＩのみを選択的に除去する。ダミーゲート電極２０２−ＩＩを除去するために、ダミーゲート電極２０２−ＩＩに対して、層間絶縁層２５０、バッファ酸化層１４０及び第２マスク層５２０がエッチング選択比を有するウェットまたはドライエッチング工程が行われる。ダミーゲート電極２０２−ＩＩが除去された空間は、バッファ酸化層１４０及び第２スペーサ層２０６−ＩＩにより取り囲まれるリセス３００が形成される。
図１３Ａは、本発明の一実施形態による低電圧トランジスタを形成するステップを示す断面図である。
図１２及び図１３Ａを共に参照すれば、リセス３００を充填するように、第２ゲート電極３２０を形成する。第２ゲート電極３２０を形成する前に、リセス３００内の露出された表面を覆う第２ゲート絶縁膜３１０を形成する。すなわち、第２ゲート絶縁膜３１０は、リセス３００内の露出された表面を覆う。第２ゲート絶縁膜３１０は、リセス３００内に露出される第２スペーサ層２０６−ＩＩ上、及び第２スペーサ層２０６−ＩＩ間のリセス３００の底面にも形成される。第２ゲート電極３２０は、第２ゲート絶縁膜３１０がなす形状の内部を充填するように形成される。したがって、第２ゲート絶縁膜３１０は、第２活性領域１１０−ＩＩと第２ゲート電極３２０との間から、第２ゲート電極３２０と第２スペーサ層２０６−ＩＩとの間に延びる。
第２ゲート絶縁膜３１０及び第２ゲート電極３２０を形成するために、第２領域ＩＩを覆う予備第２ゲート絶縁物質層（図示せず）と予備第２ゲート物質層（図示せず）とを形成した後、層間絶縁層２５０が露出されるように、ＣＭＰ工程のような平坦化工程が行われる。
これを通じて、第２活性領域１１０−ＩＩの両側に配置される第２ソース／ドレイン領域１１４−ＩＩ、第２活性領域１１０−ＩＩ上に順次に配置される第２ゲート絶縁膜３１０及び第２ゲート電極３２０を有する低電圧トランジスタＴＲ−ＩＩを形成する。第２ゲート絶縁膜３１０は、第１ゲート絶縁膜１３０に比べて薄く形成する。すなわち、第１ゲート絶縁膜１３０は、高電圧トランジスタＴＲ−Ｉのためのゲート絶縁膜として使われるので、低電圧トランジスタＴＲ−ＩＩのためのゲート絶縁膜である第２ゲート絶縁膜３１０より厚く形成する。
第２ゲート電極３２０は、第１ゲート電極２０２−Ｉより低い抵抗率を有する物質で形成される。第２ゲート電極３２０は、例えば、金属または導電性金属窒化物で形成される。第２ゲート電極３２０は、例えば、Ｗ，ＷＮ，Ｔｉ，ＴｉＮまたはＣｕを含む。
第２ゲート絶縁膜３１０は、高誘電率物質で形成される。第２ゲート絶縁膜３１０は、例えば、ハフニウム、ジルコニウムまたはアルミニウムの酸化物またはケイ酸塩であるか、あるいはハフニウム・ジルコニウム酸化物またはケイ酸塩のような一つまたは複数の金属酸化物または金属ケイ酸塩である。
高誘電率物質とは、広い意味でシリコン酸化物より誘電率の高い物質を意味する。しかし、本発明において、高誘電率物質とは、シリコン酸化物またはシリコン酸窒化物、あるいはシリコン酸化物とシリコン窒化物との組み合わせ（例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ））より誘電率の高い物質、すなわち、シリコン酸化物またはシリコン酸化物に基づいて誘電率を増加させた物質より誘電率の高い物質を意味する。したがって、第２ゲート絶縁膜３１０は、第１ゲート絶縁膜１３０より高い誘電率を有する物質で形成される。
第２ゲート絶縁膜３１０を形成する前に、選択的にリセス３００の内部に露出されるバッファ酸化層１４０を除去して、第２活性領域１１０−ＩＩを露出させる。次いで、リセス３００の内部に露出される第２活性領域１１０−ＩＩ上に界面酸化層１５０を形成する。界面酸化層１５０は、例えば、熱酸化法により形成されたシリコン酸化物である。界面酸化層１５０は、リセス３００の内部に露出される第２活性領域１１０−ＩＩ上にのみ形成される。界面酸化層１５０が形成された場合、界面酸化層１５０が形成されたリセス３００内に、順次に第２ゲート絶縁膜３１０と第２ゲート電極３２０とを形成する。
界面酸化層１５０が形成された場合、界面酸化層１５０と第２ゲート絶縁膜３１０とが共に低電圧トランジスタＴＲ−ＩＩのゲート絶縁膜の役割を行う。界面酸化層１５０は、第２活性領域１１０−ＩＩと第２ゲート絶縁膜３１０との界面特性を向上させる。界面酸化層１５０は、例えば、数ないし２０Åの厚さを有するように形成する。
高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとを比較すれば、低電圧トランジスタＴＲ−ＩＩの第２ソース／ドレイン領域１１４−ＩＩは、高電圧トランジスタＴＲ−Ｉの第１ソース／ドレイン領域１１４−Ｉより薄い厚さを有するように形成される。すなわち、第１ソース／ドレイン領域１１４−Ｉの厚さである第１厚さＤ−Ｉは、第２ソース／ドレイン領域１１４−ＩＩの厚さである第２厚さＤ−ＩＩより大きい値を有する。
第１ソース／ドレイン領域１１４−Ｉの上面、すなわち、第１活性領域１１０−Ｉの上面と、第２ソース／ドレイン領域１１４−ＩＩの上面、すなわち、第２活性領域１１０−ＩＩの上面とは、同じレベルを有する。一方、第２ソース／ドレイン領域１１４−ＩＩの下面は、第１ソース／ドレイン領域１１４−Ｉの下面より高いレベルを有する。
高電圧トランジスタＴＲ−Ｉを取り囲む第１素子分離層１０４−Ｉの上面は、低電圧トランジスタＴＲ−Ｉを取り囲む第２素子分離層１０４ａ−ＩＩの上面より高いレベルを有する。
高電圧トランジスタＴＲ−Ｉは、第１活性領域１１０−Ｉの上面に沿ってチャネル領域が形成される平板トランジスタであるが、低電圧トランジスタＴＲ−ＩＩは、第２素子分離層１０４ａ−ＩＩの上面より突出した第２活性領域１１０−ＩＩの上面及び両側面に沿ってチャネルが形成されるＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
これを通じて、高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとを共に有する半導体素子を形成する。すなわち、高電圧トランジスタＴＲ−Ｉの第１ソース／ドレイン領域１１４−Ｉを先に形成し、次いで、低電圧トランジスタＴＲ−ＩＩの第２ソース／ドレイン領域１１４−ＩＩを形成することで、熱的バジェットの大きい低電圧トランジスタＴＲ−Ｉと、熱的バジェットの小さい低電圧トランジスタＴＲ−ＩＩとを一つの半導体素子に共に形成する。また、高誘電率物質で形成されるゲート絶縁膜及び金属性ゲート電極を利用して、低電圧トランジスタＴＲ−ＩＩのサイズを小さく形成する。
すなわち、高電圧に適するように高信頼性を有するゲート絶縁膜を有するので、漏れ電流が低く、ノイズ特性に優れた高電圧トランジスタＴＲ−Ｉと、集積度が高く、高速動作が可能であり、別途の熱処理工程により形成して短チャネル効果の影響を最小化し、しきい電圧の制御が容易な低電圧トランジスタＴＲ−ＩＩとを共に具現する。
また、高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとをそれぞれ形成するための工程のうち多くの部分を共有するため、全体工程が短縮され、これによって、必要なフォトマスクの個数も減少する。したがって、製造時間及び製造コストを低減できる。
そして、高電圧トランジスタＴＲ−Ｉの上面と低電圧トランジスタＴＲ−ＩＩの上面、すなわち、第１ゲート電極２０２−Ｉの上面と第２ゲート電極３２０の上面とが同じレベルを有するので、高電圧領域Ｉと低電圧領域ＩＩとの段差がないため、後続工程を進める時、フォトリソグラフィ工程など多様な工程の工程マージンが確保される。
図１３Ｂは、本発明の一実施形態の変形による低電圧トランジスタを形成するステップを示す断面図である。
図１２ないし図１３Ｂを共に参照すれば、図１３Ａの低電圧トランジスタＴＲ−ＩＩの界面酸化層１５０と異なり、図１３Ｂの低電圧トランジスタＴＲ−ＩＩの界面酸化層１５０ａは、リセス３００内の露出された表面を覆うように形成される。また、第２ゲート絶縁膜３１０は、界面酸化層１５０ａがなす形状の内部にさらに重なった形態に形成される。第２ゲート電極３２０は、第２ゲート絶縁膜３１０がなす形状の内部を満たすように形成される。
この場合、界面酸化層１５０ａ、第２ゲート絶縁膜３１０及び第２ゲート電極３２０を形成するために、第２領域ＩＩを覆う予備界面酸化物質層（図示せず）、予備第２ゲート絶縁物質層（図示せず）及び予備第２ゲート物質層（図示せず）を形成した後、層間絶縁層２５０が露出されるように、ＣＭＰ工程のような平坦化工程が行われる。界面酸化層１５０は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ： ＡＬＤ）または化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＣＶＤ）法により形成される。
参考までに、図１の第１ゲート電極Ｇ−Ｉ及び第２ゲート電極Ｇ−ＩＩは、図７ないし図１３Ｂで説明された第１ゲート電極２０２−Ｉ及び第２ゲート電極３２０に対応する。
図１４ないし図２１は、本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。図１４ないし図２１についての説明のうち、図２ないし図１３Ｂについての説明と重なる部分は省略する。
図１４は、本発明の他の実施形態による第１ゲート物質層を形成するステップを示す断面図である。図１４は、本発明の一実施形態による図４で説明された第１ゲート絶縁膜１３０を形成した後のステップを示す断面図である。
図１４を参照すれば、半導体基板１００をいずれも覆う第１ゲート物質層２１０を形成する。図１４及び図６を共に比較すれば、図１４では、第２領域ＩＩに形成された素子分離層の部分１０４−ＩＩの一部を除去しない。したがって、図１４では、第２領域に形成された第２素子分離層の部分１０４−ＩＩが第２素子分離層１０４−ＩＩとも呼ばれる。第１ゲート物質層２１０は、例えば、ドーピングされたポリシリコンで形成される。第１ゲート物質層２１０は、段差がほとんどない第１ゲート絶縁膜１３０上に形成されるので、別途の平坦化工程を行わずに形成する。また、第１ゲート物質層２１０は、第１領域Ｉ及び第２領域ＩＩで同じ厚さを有する。
図１５は、本発明の他の実施形態による第１ゲート電極を形成するステップを示す断面図である。
図１４及び図１５を共に参照すれば、第１領域Ｉの第１ゲート物質層２１０の部分を、エッチング工程を通じてパターニングして、第１ゲート電極２１２−Ｉを形成する。この時、第２領域ＩＩの第１ゲート物質層２１０の部分は、そのまま残存する。
図１６は、本発明の他の実施形態による高電圧トランジスタを形成するステップを示す断面図である。
図１６を参照すれば、高電圧トランジスタＴＲ−Ｉを形成するために、第１活性領域１１０−Ｉ内に、第１ソース／ドレイン領域１１４−Ｉを形成する。これを通じて、第１活性領域１１０−Ｉの両端に配置される第１ソース／ドレイン領域１１４−Ｉ、第１活性領域１１０−Ｉ上に順次に配置される第１ゲート絶縁膜１３０及び第１ゲート電極２１２−Ｉを有する高電圧トランジスタＴＲ−Ｉを形成する。
高電圧トランジスタＴＲ−Ｉを形成するために、第１ソース／ドレイン領域１１４−Ｉ以外に、第１スペーサ層２０４−Ｉ及び第１ＬＤＤ領域１１２−Ｉをさらに形成する。
図１７は、本発明の他の実施形態によるダミーゲート電極を形成するステップを示す断面図である。
図１６及び図１７を共に参照すれば、第２領域ＩＩの第１ゲート物質層２１０の部分を、エッチング工程を通じてパターニングして、ダミーゲート電極２１２−ＩＩを形成する。
ダミーゲート電極２１２−ＩＩを形成する過程において、ダミーゲート電極２１２−ＩＩにより露出される第１ゲート絶縁膜１３０の部分は、過エッチングにより一部分が除去されて、ダミーゲート電極２１２−Ｉ下の第１ゲート絶縁膜１３０の部分と段差を形成する。
図１８は、本発明の他の実施形態による第２ソース／ドレイン領域を形成するステップを示す断面図である。
図１８を参照すれば、第２活性領域１１０−ＩＩ内に第２ソース／ドレイン領域１１４−ＩＩを形成する。第２ソース／ドレイン領域１１４−ＩＩは、第１ソース／ドレイン領域１１４−Ｉに比べて薄い厚さを有する。
また、第２ソース／ドレイン領域１１４−ＩＩ以外に、第２スペーサ層２０６−ＩＩ及び第２ＬＤＤ領域１１２−ＩＩをさらに形成する。
また、図示していないが、図９ないし図１０Ｂに示すように、選択的に第１マスク層５１０を形成するか、または補助スペーサ層２０６−Ｉを形成する。
図１９は、本発明の他の実施形態による層間絶縁層を形成するステップを示す断面図である。
図１９を参照すれば、第１ゲート電極２１２−Ｉの上面及びダミーゲート電極２１２−ＩＩの上面を露出させ、半導体基板１００を覆う層間絶縁層２５２を形成する。
図２０は、本発明の他の実施形態によるダミーゲート電極を除去するステップを示す断面図である。
図１９及び図２０を共に参照すれば、第２マスク層５２０を形成して第１領域Ｉを覆った後、露出された第２領域ＩＩからダミーゲート電極２１２−ＩＩのみを選択的に除去して、リセス３０２を形成する。次いで、選択的にリセス３０２の内部に露出される第１ゲート絶縁膜１３０の部分を除去して、第２活性領域１１０−ＩＩを露出させる。ダミーゲート電極２１２−ＩＩ及び第１ゲート絶縁膜１３０の部分が除去されれば、第２活性領域１１０−ＩＩ及び第２スペーサ層２０６−ＩＩにより取り囲まれるリセス３０２が形成される。
図２１は、本発明の他の実施形態による低電圧トランジスタを形成するステップを示す断面図である。
図２０及び図２１を共に参照すれば、リセス３０２を満たすように、第２ゲート電極３２２を形成する。第２ゲート電極３２２を形成する前に、リセス３０２内の露出された表面を覆う第２ゲート絶縁膜３１２を形成する。すなわち、第２ゲート絶縁膜３１２は、リセス３０２内の露出された表面を覆い、第２ゲート電極３２２は、第２ゲート絶縁膜３１２がなす形状の内部を満たすように形成される。したがって、第２ゲート絶縁膜３１２は、第２活性領域１１０−ＩＩと第２ゲート電極３２２との間から、第２ゲート電極３２２と第２スペーサ層２０６−ＩＩとの間に延びる。
これを通じて、第２活性領域１１０−ＩＩの両端に配置される第２ソース／ドレイン領域１１４−ＩＩ、第２活性領域１１０−ＩＩ上に順次に配置される第２ゲート絶縁膜３１２及び第２ゲート電極３２２を有する低電圧トランジスタＴＲ−ＩＩを形成する。第２ゲート絶縁膜３１２は、第１ゲート絶縁膜１３０に比べて薄く形成する。すなわち、第１ゲート絶縁膜１３０は、高電圧トランジスタＴＲ−Ｉのためのゲート絶縁膜として使われるので、低電圧トランジスタＴＲ−ＩＩのためのゲート絶縁膜である第２ゲート絶縁膜３１２より厚く形成する。
第２ゲート電極３２２は、第１ゲート電極２１２−Ｉより低い抵抗率を有する物質で形成される。第２ゲート絶縁膜３１０は、高誘電率物質で形成される。
リセス３０２の内部で露出される第２活性領域１１０−ＩＩ上に、界面酸化層１５２を形成する。界面酸化層１５２は、リセス３０２の内部に露出される第２活性領域１１０−ＩＩ上にのみ形成される。界面酸化層１５２が形成された場合、界面酸化層１５２が形成されたリセス３０２内に、順次に第２ゲート絶縁膜３１２と第２ゲート電極３２２とを形成する。
高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとを比較すれば、低電圧トランジスタＴＲ−ＩＩの第２ソース／ドレイン領域１１４−ＩＩは、高電圧トランジスタＴＲ−Ｉの第１ソース／ドレイン領域１１４−Ｉより薄い厚さを有するように形成される。
第１ソース／ドレイン領域１１４−Ｉの上面、すなわち、第１活性領域１１０−Ｉの上面と、第２ソース／ドレイン領域１１４−ＩＩの上面、すなわち、第２活性領域１１０−ＩＩの上面とは、同じレベルを有する。一方、第２ソース／ドレイン領域１１４−ＩＩの下面は、第１ソース／ドレイン領域１１４−Ｉの下面より高いレベルを有する。
高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとは、いずれも平板トランジスタであるが、ゲート絶縁膜及びゲート電極に使われる物質を異ならせて、低電圧トランジスタＴＲ−ＩＩが高電圧トランジスタＴＲ−Ｉより小さい面積を占めるように形成する。
図示していないが、図２１の界面酸化層１５２も、図１３Ｂに示す界面酸化層１５０ａと同じ形状を有するように変形できる。
参考までに、図１の第１ゲート電極Ｇ−Ｉ及び第２ゲート電極Ｇ−ＩＩは、図１５ないし図２１で説明された第１ゲート電極２１２−Ｉ及び第２ゲート電極３２２に対応する。
図２２ないし図２４は、本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。図２２ないし図２４についての説明のうち、図２ないし図２１についての説明と重なる部分は省略する。
図２２は、本発明のさらに他の実施形態によるゲート物質層を形成するステップを示す断面図である。図２２は、本発明の一実施形態による図３で説明された犠牲層１２０を除去した後のステップを示す断面図である。
図２２を参照すれば、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩの上面をそれぞれ覆う第１ゲート絶縁膜１３０−Ｉ及び第２ゲート絶縁膜１３０−ＩＩを形成する。第１ゲート絶縁膜１３０−Ｉ及び第２ゲート絶縁膜１３０−ＩＩは、例えば、３０ないし２００Åの厚さを有するが、第１ゲート絶縁膜１３０−Ｉが第２ゲート絶縁膜１３０−ＩＩより厚く形成される。例えば、第１ゲート絶縁膜１３０−Ｉのうち、第２ゲート絶縁膜１３０−ＩＩと同じ厚さを有する部分を、第２ゲート絶縁膜１３０−ＩＩと共に形成した後、選択的に第１活性領域１１０−Ｉ上に、第１ゲート絶縁膜１３０−Ｉのうち第２ゲート絶縁膜１３０−ＩＩより厚い部分をさらに形成する。または、第１及び第２活性領域１１０−Ｉ，１１０−ＩＩに、第１ゲート絶縁膜１３０−Ｉと同じ厚さの絶縁膜を形成した後、第２活性領域１１０−Ｉから一部分を除去して、第１ゲート絶縁膜１３０−Ｉより薄い厚さを有する第２ゲート絶縁膜１３０−Ｉを形成する。
次いで、第１及び第２ゲート絶縁膜１３０−Ｉ，１３０−ＩＩを覆うゲート物質層２２０を形成する。ゲート物質層２２０は、第１及び第２領域Ｉ，ＩＩに同じ厚さを有するように形成し、この場合、第１及び第２ゲート絶縁膜１３０−Ｉ，１３０−ＩＩ間の段差と類似した段差を有する。
図２３は、本発明のさらに他の実施形態による高電圧トランジスタを形成するステップを示す断面図である。
図２２及び図２３を共に参照すれば、第１領域Ｉのゲート物質層２２０の部分を、エッチング工程を通じてパターニングして、第１ゲート電極２２２−Ｉを形成する。この時、第２領域ＩＩのゲート物質層２２０の部分は、そのまま残存する。
次いで、高電圧トランジスタＴＲ−Ｉを形成するために、第１活性領域１１０−Ｉ内に、第１ソース／ドレイン領域１１４−Ｉを形成する。これを通じて、第１活性領域１１０−Ｉの両端に配置される第１ソース／ドレイン領域１１４−Ｉ、第１活性領域１１０−Ｉ上に順次に配置される第１ゲート絶縁膜１３０−Ｉ及び第１ゲート電極２２２−Ｉを有する高電圧トランジスタＴＲ−Ｉを形成する。
高電圧トランジスタＴＲ−Ｉを形成するために、第１ソース／ドレイン領域１１４−Ｉ以外に、第１スペーサ層２０４−Ｉ及び第１ＬＤＤ領域１１２−Ｉをさらに形成する。
図２４は、本発明のさらに他の実施形態による低電圧トランジスタを形成するステップを示す断面図である。
図２３及び図２４を共に参照すれば、高電圧トランジスタＴＲ−Ｉを形成する方法と同様に、低電圧トランジスタＴＲ−ＩＩを形成する。
第２領域２のゲート物質層２２０の部分を、エッチング工程を通じてパターニングして、第２ゲート電極２２２−ＩＩを形成する。次いで、低電圧トランジスタＴＲ−ＩＩを形成するために、第２活性領域１１０−ＩＩ内に第２ソース／ドレイン領域１１４ａ−ＩＩを形成する。これを通じて、第２活性領域１１０−ＩＩの両端に配置される第２ソース／ドレイン領域１１４ａ−ＩＩ、第２活性領域１１０−ＩＩ上に順次に配置される第２ゲート絶縁膜１３０−ＩＩ及び第２ゲート電極２２２−ＩＩを有する低電圧トランジスタＴＲ−ＩＩを形成する。
低電圧トランジスタＴＲ−ＩＩを形成するために、第２ソース／ドレイン領域１１４−ＩＩ以外に、第２スペーサ層２０６−ＩＩ及び第２ＬＤＤ領域１１２−ＩＩをさらに形成する。
高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとを比較すれば、低電圧トランジスタＴＲ−ＩＩの第２ソース／ドレイン領域１１４−ＩＩは、高電圧トランジスタＴＲ−Ｉの第１ソース／ドレイン領域１１４−Ｉより薄い厚さを有するように形成される。
第１ソース／ドレイン領域１１４−Ｉの上面、すなわち、第１活性領域１１０−Ｉの上面と、第２ソース／ドレイン領域１１４−ＩＩの上面、すなわち、第２活性領域１１０−ＩＩの上面とは、同じレベルを有する。一方、第２ソース／ドレイン領域１１４−ＩＩの下面は、第１ソース／ドレイン領域１１４−Ｉの下面より高いレベルを有する。
高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとは、いずれも平板トランジスタであり、ゲート絶縁膜及びゲート電極に使われる物質が同じであるが、低電圧トランジスタＴＲ−ＩＩの動作電圧が、高電圧トランジスタＴＲ−Ｉの動作電圧より低いため、ゲート絶縁膜の厚さを異ならせて、低電圧トランジスタＴＲ−ＩＩが高電圧トランジスタＴＲ−Ｉより小さい面積を占めるように形成する。
図２５及び図２６は、本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。図２５及び図２６についての説明のうち、図２ないし図２４についての説明と重なる部分は省略する。
図２５は、本発明のさらに他の実施形態の変形によるゲート物質層を形成するステップを示す断面図である。図２５は、本発明の一実施形態による図３で説明された犠牲層１２０は除去した後のステップを示す断面図である。
図２５を図２２と比較すれば、第１及び第２ゲート絶縁膜１３０−Ｉ，１３０−ＩＩとゲート物質層２２０との間に、高誘電ゲート絶縁膜３１４及び低抵抗ゲート物質層３２４をさらに形成する。
高誘電ゲート絶縁膜３１４及び低抵抗ゲート物質層３２４は、図１３Ａに示す第２ゲート絶縁膜３１０及び第２ゲート電極３２０とそれぞれ同一または類似した特性を有する物質で形成される。
図２６は、本発明のさらに他の実施形態の変形による高電圧トランジスタ及び低電圧トランジスタを形成するステップを示す断面図である。
図２６を図２３と比較して参照すれば、第１領域Ｉで、ゲート物質層２２０をパターニングして、第１ゲート電極２２２−Ｉを形成する時、第１領域Ｉで、高誘電ゲート絶縁膜３１４及び低抵抗ゲート物質層３２４を共にパターニングして、それぞれ第１高誘電ゲート絶縁膜３１４−Ｉ及び第１低抵抗ゲート物質層３２４−Ｉを形成する。次いで、第１活性領域１１０−Ｉ内に、第１ソース／ドレイン領域１１４−Ｉを形成して、第１活性領域１１０−Ｉの両端に配置される第１ソース／ドレイン領域１１４−Ｉ、第１活性領域１１０−Ｉ上に順次に配置される第１ゲート絶縁膜１３０−Ｉ、第１高誘電ゲート絶縁膜３１４−Ｉ、第１低抵抗ゲート物質層３２４−Ｉ及び第１ゲート電極２２２−Ｉを有する高電圧トランジスタＴＲ−Ｉを形成する。
図２６を図２４と比較して参照すれば、第２領域ＩＩで、ゲート物質層２２０をパターニングして、第２ゲート電極２２２−ＩＩを形成する時、第２領域ＩＩで、高誘電ゲート絶縁膜３１４及び低抵抗ゲート物質層３２４を共にパターニングして、それぞれ第２高誘電ゲート絶縁膜３１４−ＩＩ及び第２低抵抗ゲート物質層３２４−ＩＩを形成する。次いで、第２ソース／ドレイン領域１１４−ＩＩ以外に、第２スペーサ層２０６−ＩＩ及び第１ＬＤＤ領域１１２−ＩＩをさらに形成する。
高電圧トランジスタＴＲ−Ｉと低電圧トランジスタＴＲ−ＩＩとは、いずれも平板トランジスタであるが、ゲート絶縁膜及びゲート電極にそれぞれ高誘電ゲート絶縁膜及び低抵抗ゲート物質層の一部分がさらに備えられて、ゲート絶縁膜の誘電特性及びゲート電極の伝導性が向上される。
図２７は、本発明の実施形態による第１ソース／ドレイン領域と第２ソース／ドレイン領域とのドーピング濃度を深さに対して示すグラフである。
図２７を参照すれば、高電圧トランジスタの第１ソース／ドレイン領域のドーピング濃度ＤＣ−Ｉと、低電圧トランジスタの第２ソース／ドレイン領域のドーピング濃度ＤＣ−ＩＩとが深さに対して示される。前記高電圧トランジスタは、図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の高電圧トランジスタＴＲ−Ｉに該当し、前記低電圧トランジスタは、図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の低電圧トランジスタＴＲ−ＩＩに該当する。また、前記第１ソース／ドレイン領域は、図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の第１ソース／ドレイン領域１１４−Ｉに該当し、前記第２ソース／ドレイン領域は、図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の第２ソース／ドレイン領域１１４−ＩＩまたは１１４ａ−ＩＩに該当する。
したがって、高電圧トランジスタＴＲ−Ｉの第１ソース／ドレイン領域１１４−Ｉの厚さＤ−Ｉは、低電圧トランジスタＴＲ−ＩＩの第２ソース／ドレイン領域１１４−ＩＩまたは１１４−ＩＩａの厚さＤ−ＩＩより大きい値を有する。また、低電圧トランジスタＴＲ−ＩＩの第２ソース／ドレイン領域１１４−ＩＩまたは１１４−ＩＩａのドーピング濃度ＤＣ−ＩＩは、高電圧トランジスタＴＲ−Ｉの第１ソース／ドレイン領域１１４−Ｉのドーピング濃度ＤＣ−Ｉより深さに対して大きく変化する。
図２８は、本発明の実施形態による半導体素子を適用したイメージセンサーを示す概略的なブロック図である。
図２８を参照すれば、本発明の一実施形態によるイメージセンサー１０００は、受光素子（図示せず）を含むピクセル（画素）が二次元的に配列されてなるアクティブピクセルセンサー（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ： ＡＰＳ）アレイ領域１１１０と、ＡＰＳアレイ領域１１１０を動作させるための制御回路領域１１２０とを備える。
ＡＰＳアレイ領域１１１０は、二次元的に配列された複数のピクセルを含み、各ピクセルには、受光素子（図示せず）が位置する。ＡＰＳアレイ領域１１１０は、図２９に示す等価回路図で構成された単位ピクセルがマトリックス形態に配列されて構成される。かかるＡＰＳアレイ領域１１１０は、光信号を電気的信号に変換し、ロウドライバ１１２１から、図２９のように、ピクセル選択信号ＳＥＬ、リセット信号ＲＳ、伝達信号ＴＧなど複数の駆動信号を受信して駆動される。また、変換された電気的信号は、垂直信号ラインＶｏｕｔ（図２９）を通じて、相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ： ＣＤＳ）１１２４に提供される。
制御回路領域１１２０は、コントローラ１１２３、ロウデコーダ１１２２、ロウドライバ１１２１、ＣＤＳ １１２４、アナログ・デジタルコンバータ（ＡＤＣ）１１２５、ラッチ部１１２６及びカラムデコーダ１１２７などを備える。
コントローラ１１２３は、ロウデコーダ１１２２及びカラムデコーダ１１２７に制御信号を提供する。ロウドライバ１１２１は、ロウデコーダ１１２２でデコーディングされた結果によって、複数のピクセルを駆動するための複数の駆動信号をＡＰＳアレイ領域１１１０に提供する。一般的に、マトリックス形態にピクセルが配列された場合には、各ロウ別に駆動信号を提供する。
ＣＤＳ １１２４は、ＡＰＳアレイ領域１１１０に形成された電気信号を垂直信号ラインＶｏｕｔ（図２９）を通じて受信して、サンプリング及びホールドする。すなわち、特定のノイズレベルと、生成された電気的信号による信号レベルとを二重にサンプリングして、ノイズレベルと信号レベルとの差に該当する差レベルを出力する。
ＡＤＣ １１２５は、差レベルに該当するアナログ信号をデジタル信号として出力する。
ラッチ部１１２６は、デジタル信号をラッチし、ラッチされた信号は、カラムデコーダ１１２７でのデコーディング結果によって、順次に映像信号処理部（図示せず）に出力される。
図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の高電圧トランジスタＴＲ−Ｉは、ＡＰＳアレイ領域１１１０に形成されるトランジスタに該当する。図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の低電圧トランジスタＴＲ−ＩＩは、制御回路領域１１２０に形成されるトランジスタに該当する。または、図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の高電圧トランジスタＴＲ−Ｉは、制御回路領域１１２０に形成されるアナログロジック回路用トランジスタに該当する。
したがって、制御回路領域１１２０に小さい面積を有する低電圧トランジスタＴＲ−ＩＩを適用して、ＡＰＳアレイ領域１１１０が十分な面積を確保することを可能にする。
図２９は、図２８のイメージセンサーに含まれた単位ピクセルの一例を示す回路図である。図２９には、一つのフォトダイオード及び四つのトランジスタから構成された単位ピクセルの等価回路図が例示されている。
図２９を参照すれば、単位ピクセルは、フォトダイオードＰＤ、伝送トランジスタＴｘ、リセットトランジスタＲｘ、ドライブトランジスタＤｘ及び選択トランジスタＳｘを備える。
フォトダイオードＰＤは、光を印加されて光電荷を生成し、伝送トランジスタＴｘは、フォトダイオードＰＤで生成された光電荷をフローティング拡散領域ＦＤへ伝送する。
また、リセットトランジスタＲｘは、フローティング拡散領域ＦＤに保存されている電荷を周期的にリセットさせる。ドライブトランジスタＤｘは、ソースフォロワーバッファ増幅器の役割を行い、フローティング拡散領域ＦＤに充電された電荷による信号をバッファリングする。選択トランジスタＳｘは、単位ピクセルを選択するためのスイッチング及びアドレシングの役割を行う。ここで、“ＲＳ”は、リセットトランジスタＲｘのゲートに印加される信号であり、“ＴＧ”は、伝送トランジスタＴｘのゲートに印加される信号である。また、“ＳＥＬ”は、選択トランジスタＳｘのゲートに印加される信号である。
リセットトランジスタＲｘのソースには、電源供給端子ＶＤＤが連結されている。リセットトランジスタＲｘのゲートに、リセット電圧ＲＳが印加されれば、リセットトランジスタＲｘがオンになり、フローティング拡散領域ＦＤのポテンシャルは、リセットトランジスタＲｘのソースでのＶＤＤ電圧によってチャージングされ、これによって、フローティング拡散領域ＦＤは、所定の電圧ＶＤＤ−Ｖｔｈ（Ｖｔｈは、リセットトランジスタＲｘのしきい電圧）にリセットされる。
フローティング拡散領域ＦＤの電荷は、ドライブトランジスタＤｘのゲートに印加されて、選択トランジスタＳｘのゲートに印加される選択信号ＳＥＬによりオンになった選択トランジスタＳｘを通じて流れる電流を制御する。選択トランジスタＳｘを通じて流れる電流は、単位ピクセルの出力端Ｖｏｕｔから、単位ピクセルの出力信号として出力され、これは、単位ピクセルの出力端Ｖｏｕｔに連結されている負荷トランジスタ（図示せず）から読み取られる。
図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の高電圧トランジスタＴＲ−Ｉは、伝送トランジスタＴｘ、リセットトランジスタＲｘ、ドライブトランジスタＤｘ及び選択トランジスタＳｘに該当する。
図３０は、本発明の一実施形態によるイメージセンサーの概略的なレイアウト図である。図３０は、図２９の等価回路図に対応する構成を提供する。
図３０を参照すれば、単位ピクセルは、半導体基板上のピクセルアレイ領域で、所定の形状により定義されている活性領域ＡＣＴを備える。活性領域ＡＣＴは、それぞれフォトダイオードＰＤが形成されるフォトダイオード領域ＡＣＴ＿Ｐ、及びトランジスタが形成されるトランジスタ領域ＡＣＴ＿Ｔに区分される。活性領域ＡＣＴのうち、受光領域であるフォトダイオード領域ＡＣＴ＿Ｐは、単位ピクセル内で半導体基板の所定の領域を占有するように、所定の形状、例えば、平面視長方形に形成される。トランジスタ領域ＡＣＴ＿Ｔは、フォトダイオード領域ＡＣＴ＿Ｐの一部と接しつつ、少なくとも一部分以上折り曲げられたライン形態に形成される。
伝送トランジスタＴｘのゲートＴＧは、活性領域ＡＣＴのうち、フォトダイオード領域ＡＣＴ＿Ｐとトランジスタ領域ＡＣＴ＿Ｔとの境界面付近に配置される。リセットトランジスタＲｘのゲートＲＧ、ドライブトランジスタＤｘのゲートＤＧ及び選択トランジスタＳｘのゲートＳＧが、活性領域ＡＣＴのトランジスタ領域ＡＣＴ＿Ｔ上に、互いに所定の間隔を置いて配置されている。図３０に示している各トランジスタの配置順序は、単に例示に過ぎず、場合によって、その配置順序が変わってもよい。
図１３Ａ、図１３Ｂ、図２１、図２４及び図２６の高電圧トランジスタＴＲ−Ｉは、図３０に示している伝送トランジスタＴｘ、リセットトランジスタＲｘ、ドライブトランジスタＤｘ及び選択トランジスタＳｘに該当する。
第１コンタクトプラグＣ１及び第２コンタクトプラグＣ２は、それぞれゲートＲＧ，ＳＧ，ＤＧ，ＴＧ及び活性領域ＡＣＴ上に形成されたコンタクトプラグを指す。本実施形態において、ゲートＲＧ，ＳＧ，ＤＧ，ＴＧ上に形成された第１コンタクトプラグＣ１と、ソース及びドレイン領域を備える活性領域ＡＣＴ上に形成された第２コンタクトプラグＣ２とは、二つのコンタクトプラグが対をなす。
本発明は、例えば、電子機器関連の技術分野に適用可能である。
１００ 半導体基板
１０４−Ｉ 第１素子分離層
１０４−ＩＩ，１０４ａ−ＩＩ 第２素子分離層
１１０−Ｉ 第１活性領域
１１０−ＩＩ 第２活性領域
１１２−Ｉ 第１ＬＤＤ領域
１１２−ＩＩ 第２ＬＤＤ領域
１１４−Ｉ 第１ソース／ドレイン領域
１１４−ＩＩ，１１４ａ−ＩＩ 第２ソース／ドレイン領域
１３０ 第１ゲート絶縁膜
１４０ バッファ酸化層
１５０ 界面酸化層
２０２−Ｉ 第１ゲート電極
２０２−ＩＩ ダミーゲート電極
２０４−Ｉ 第１スペーサ層
２０６−ＩＩ 第２スペーサ層
２５０ 層間絶縁層
３１０ 第２ゲート絶縁膜
３２０ 第２ゲート電極
ＴＲ−Ｉ 高電圧トランジスタ
ＴＲ−ＩＩ 低電圧トランジスタ

Claims (30)

  1. 高電圧領域及び低電圧領域を有する半導体基板と、
    前記高電圧領域に形成され、第１活性領域、第１ソース／ドレイン領域、第１ゲート絶縁膜及び第１ゲート電極を有する高電圧トランジスタと、
    前記低電圧領域に形成され、第２活性領域、第２ソース／ドレイン領域、第２ゲート絶縁膜及び第２ゲート電極を有する低電圧トランジスタと、を備え、
    前記第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より薄い厚さを有することを特徴とする半導体素子。
  2. 前記第２ソース／ドレイン領域の下面は、前記第１ソース／ドレイン領域の下面より高いレベルを有することを特徴とする請求項１に記載の半導体素子。
  3. 前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜より厚いことを特徴とする請求項１に記載の半導体素子。
  4. 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より高い誘電率を有する物質で形成されたことを特徴とする請求項１に記載の半導体素子。
  5. 前記第１ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で形成され、前記第２ゲート絶縁膜は、高誘電率を有する金属酸化物または金属ケイ酸塩で形成されることを特徴とする請求項４に記載の半導体素子。
  6. 前記第２ゲート絶縁膜と前記第２活性領域との間に配置される界面酸化層をさらに備えることを特徴とする請求項４に記載の半導体素子。
  7. 前記第２ゲート電極は、前記第１ゲート電極より低い抵抗率を有する物質で形成されたことを特徴とする請求項１に記載の半導体素子。
  8. 前記第２ゲート電極は、金属または導電性金属窒化物で形成されることを特徴とする請求項１に記載の半導体素子。
  9. 前記第２ゲート電極の両側に配置される一対の第２スペーサ層をさらに備え、
    前記第２ゲート絶縁膜は、前記第２ゲート電極と前記第２活性領域との間から、前記第２ゲート電極と前記第２スペーサ層との間に延びることを特徴とする請求項１に記載の半導体素子。
  10. 前記第１活性領域及び前記第２活性領域をそれぞれ定義する第１素子分離層及び第２素子分離層をさらに備え、
    前記第１素子分離層の下面と前記第２素子分離層の下面とは、同じレベルを有することを特徴とする請求項１に記載の半導体素子。
  11. 前記第１素子分離層の上面は、前記第２素子分離層の上面より高いレベルを有することを特徴とする請求項１０に記載の半導体素子。
  12. 前記低電圧トランジスタは、第２活性領域の上面及び両側面にチャネルが形成されるＦｉｎＦＥＴであることを特徴とする請求項１に記載の半導体素子。
  13. 前記第１ゲート電極が延びる方向の前記第１活性領域の幅は、前記第２ゲート電極が延びる方向の前記第２活性領域の幅より広いことを特徴とする請求項１に記載の半導体素子。
  14. 前記第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より深さに対するドーピング濃度の変化が大きいことを特徴とする請求項１に記載の半導体素子。
  15. 第１領域及び第２領域を有する半導体基板と、
    前記第１領域に形成され、第１活性領域、第１ソース／ドレイン領域、第１ゲート絶縁膜及び第１ゲート電極を有する高電圧トランジスタと、
    前記第２領域に形成され、第２活性領域、第２ソース／ドレイン領域、第２ゲート絶縁膜及び第２ゲート電極を有する低電圧トランジスタと、を備え、
    前記第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より薄い厚さを有し、前記第１ゲート電極の上面と前記第２ゲート電極の上面とが同じレベルを有することを特徴とする半導体素子。
  16. 高電圧領域及び低電圧領域にそれぞれ第１素子分離層及び第２素子分離層によって定義される第１活性領域及び第２活性領域を有する半導体基板を準備するステップと、
    前記第１活性領域及び前記第２活性領域上に、第１ゲート絶縁膜を形成するステップと、
    前記第１活性領域に第１ソース／ドレイン領域を形成するステップと、
    前記第１ソース／ドレイン領域を形成した後、前記第２活性領域に、前記第１ソース／ドレイン領域より薄い厚さを有する第２ソース／ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  17. 前記半導体基板を準備するステップは、
    前記第１活性領域及び前記第２活性領域の上面を露出させるように、前記高電圧領域及び前記低電圧領域に素子分離層を形成するステップと、
    前記低電圧領域に形成された素子分離層の一部分を除去して、前記第２活性領域の側壁の一部分を露出させる前記第２素子分離層を形成するステップと、を含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記第２素子分離層を形成するステップは、前記第２活性領域上に形成された前記第１ゲート絶縁膜を共に除去することを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記第１ソース／ドレイン領域を形成するステップ前に、
    前記高電圧領域及び前記低電圧領域上に、第１ゲート物質層を形成するステップと、
    前記第１ゲート物質層を形成して、前記高電圧領域上の前記第１活性領域と交差しつつ延びる第１ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  20. 前記第１ソース／ドレイン領域を形成するステップ後、及び前記第２ソース／ドレイン領域を形成するステップ前に、
    前記第１ゲート物質層をエッチングして、前記低電圧領域上の前記第２活性領域と交差しつつ延びる第２ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記第１ソース／ドレイン領域を形成するステップ後、及び前記第２ソース／ドレイン領域を形成するステップ前に、
    前記第１ゲート物質層をエッチングして、前記低電圧領域上の前記第２活性領域と交差しつつ延びるダミーゲート電極を形成するステップをさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
  22. 前記第１ゲート電極及び前記ダミーゲート電極の上面を露出させ、前記半導体基板を覆う層間絶縁層を形成するステップと、
    前記ダミーゲート電極を除去して、前記ダミーゲート電極が除去された空間にリセスを形成するステップと、
    前記リセスに金属または導電性金属窒化物を充填して、第２ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
  23. 前記第１ゲート物質層を形成するステップ前に、前記第２素子分離層により露出される前記第２活性領域を覆うバッファ酸化層を形成するステップをさらに含み、
    前記リセスを形成するステップ後に、前記リセス内に露出された前記バッファ酸化層の部分を除去するステップをさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
  24. 前記リセス内に露出された前記バッファ酸化層の部分を除去するステップ後に、前記バッファ酸化層が除去されて露出される前記第２活性領域上に界面酸化層を形成するステップをさらに含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
  25. 前記リセスを形成するステップ後、及び前記第２ゲート電極を形成するステップ前に、前記リセスの一部分を満たす第２ゲート絶縁膜を形成するステップをさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
  26. 前記ダミーゲート電極を形成した後、及び前記層間絶縁層を形成する前に、
    前記ダミーゲート電極の両側面を覆う第２スペーサ層を形成するステップをさらに含み、
    前記第２ゲート絶縁膜は、前記リセス内で第２活性領域と第２ゲート電極との間から、前記ゲート電極と前記第２スペーサ層との間に延びるように形成されることを特徴とする請求項２５に記載の半導体素子の製造方法。
  27. 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より高い誘電率を有し、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より薄く形成されることを特徴とする請求項２５に記載の半導体素子の製造方法。
  28. 高電圧トランジスタが形成される第１領域及び低電圧トランジスタが形成される第２領域に、それぞれ第１素子分離層及び第２素子分離層によって定義される第１活性領域及び第２活性領域を有する半導体基板を準備するステップと、
    前記第１活性領域上に、前記高電圧トランジスタの第１ゲート絶縁膜、及び前記第１活性領域と交差しつつ延びる前記高電圧トランジスタの第１ゲート電極を形成するステップと、
    前記第１活性領域に、前記高電圧トランジスタの第１ソース／ドレイン領域を形成するステップと、
    前記第１ソース／ドレイン領域を形成した後、前記第２活性領域に前記低電圧トランジスタの第２ソース／ドレイン領域を形成するステップと、を含み、
    前記第１ソース／ドレイン領域を形成するステップ、及び前記第２ソース／ドレイン領域を形成するステップは、それぞれ第１熱処理工程及び第２熱処理工程を含み、
    前記第２熱処理工程は、前記第１熱処理工程より短時間で進められることを特徴とする半導体素子の製造方法。
  29. 前記第２ソース／ドレイン領域を形成した後、
    前記第２活性領域上に、前記低電圧トランジスタの第２ゲート絶縁膜、及び前記第２活性領域と交差しつつ延びる前記低電圧トランジスタの第２ゲート電極を形成するステップをさらに含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
  30. 前記第２熱処理工程を進めた後、第２ソース／ドレイン領域は、前記第１ソース／ドレイン領域より薄い厚さを有するように形成されることを特徴とする請求項２８に記載の半導体素子の製造方法。
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