JPH02174256A

JPH02174256A - Ｂｉ―ＭＯＳ集積回路の製造方法

Info

Publication number: JPH02174256A
Application number: JP33004888A
Authority: JP
Inventors: Yasuo Noguchi; 野口　靖夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-27
Filing date: 1988-12-27
Publication date: 1990-07-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、バイポーラトランジスタとＭＯＳトランジス
タとを同一基板上に形成するＢｉ−Ｍ○Ｓ集積回路装置
の製造方法に関し、特に、高耐圧のバイポーラトランジ
スタと高速動作のバイポーラトランジスタとを備えたＢ
　１−ＭＯ８集積回路の製造方法に関する。

［従来の技術］ＮＰＮバイポーラトランジスタ（以下、ＮＰＮＴｒと記
す）とＮチャネルＭＯＳトランジスタ（以下、ＮｃｈＴ
ｒと記す）とを同一基板上に形成する従来のＢ　１−Ｍ
Ｏ８集積回路の製造方法を第４図を用いて以下に説明す
る。

Ｐ−型半導体基板１上に、Ｎ＋型埋込層２ａおよびＰ＋
型埋込層３ｂを形成した後、Ｎ−型エピタキシャル層４
を形成する０次に、エピタキシャル層４にＰ型不純物を
イオン注入してＰ導電型Ｎｃ　ｈ　Ｔ　ｒ形成領域５ｃ
を形成し、続いて、フィールド酸化Ｍ６ａおよびゲート
酸化膜となる薄い酸化膜を形成する。第１多結晶シリコ
ン層８を形成し、これをバターニングしてゲート電極を
形成する０次に、ボロンをイオン注入して接合深さ（以
下、Ｘ、と記す）が０．３〜０．５μｍで表面濃度（以
下、Ｎｓと記す）が約１０”ＣＩ−’のＰ型ベース領域
１１を形成し、さらに、エミッタ拡散孔を形成した後、
第２多結晶シリコン層１３を形成し、これを介して砒素
を拡散してＸ、が０．１５〜０，２５μｍ、Ｎ５が約１
０”ｃｍ−２であるエミッタ領域１５ａを形成する。続
いて、Ｎ型不純物をイオン注入してコレクタコンタクト
領域１５ｂとソース・ドレイン領域１５ｄを同時に形成
し、さらに、Ｐ型不純物を導入してベースコンタクト領
域１６ａを形成する。最後に、ＢＰＳＧ膜１７全１７し
、これにコンタクト孔を形成した後、アルミニウムにて
、エミッタ電極１８ａ、ベース電極１８ｂ、コレクタ電
極１８ｃおよびソース・ドレイン電［ｉ　１８　ｇを形
成する。

上述したように、ＮＰＮＴｒのベース領域、エミッタ領
域のＸ、は極めて浅く形成され、また、これらの領域の
ＮＳは高く設定されているが、このようになされるのは
、このトランジスタに高速動作を可能ならしめるためで
ある。

［発明が解決しようとする問題点］従来の方法で製造されたＮ　Ｐ　Ｎ　Ｔ　ｒは、浅い接
合と高濃度不純物層を有するものであるため、このトラ
ンジスタの接合耐圧は低い、実際の濃度プロファイルの
一例を第３図の破線にて示す、エミッタ・ベース接合、
ベース・コレクタ接合における濃度プロファイルの傾斜
はともに急峻である。

特に、エミッタ・ベース接合での傾斜は急で、そのため
エミッタ・ベース間耐圧は３〜６■と非常に低くなって
おり、回路設計上、使用にあたって制限を受ける。また
、トランジスタの実動作において問題となるベース開放
エミッタ・コレクタ間耐圧（以下、ＢＶＣＥＯと記す）
は１５Ｖ前後であり、製造上のばらつきを考慮すると１
０Ｖ程度まで下がる可能性がある。これに対処して、Ｎ
ＰＮＴｒの高耐圧化を図ると、今度はトランジスタの高
速動作が阻害される。

そこで、高速化されたものと高耐圧のものとの２Ｎ類の
トランジスタを同一チップ内に搭載し、それぞれの用途
に応じてこれらを使いわけることが考えられる。しかし
ながら、このような２種類のトランジスタは、それぞれ
別々のＸＪとＮＳを有するものであるので、２種類のＮ
　Ｐ　Ｎ　Ｔ　ｒを有する集積回路をそのまま製造しよ
うとすると製造工数が著しく増加する。

よって、本発明の目的とするところは、高速動作可能の
Ｎ　Ｐ　Ｎ　Ｔ　ｒと高耐圧のＮ　Ｐ　Ｎ　Ｔ　ｒとを
有するＢ　１−ＭＯ８集積回路をより少ない工程数で製
遺しうるようにして、コスト高を招来することなく高速
動作と高耐圧の両機能を充足する集積回路を提供しうる
ようにすることである。

［問題点を解決するための手段］本発明のＢ　１−ＭＯ３集積回路の製造方法は、■第１
導電型半導体基板上に第２導電型エピタキシャル層を形
成する工程と、■前記第２導電型エピタキシャル層に第
１導電型不純物を導入してＭＯＳトランジスタ形成領域
、第１のバイポーラトランジスタと第２のバイポーラト
ランジスタとの間の分離領域および第１のバイポーラト
ランジスタのベース領域を同時に形成する工程と、■半
導体基板上に薄い酸化膜を形成する工程と、■前記薄い
酸（ヒ膜を選択的に除去して第１のパイボーラトランジ
スタのエミッタ拡散孔を形成する工程と、■全面に多結
晶シリコン層を形成する工程と、■前記多結晶シリコン
層から不純物を拡散して第１のバイポーラトランジスタ
のエミッタ領域を形成する工程と、■前記多結晶シリコ
ン層をバターニングしてＭｏＳトランジスタのゲートｔ
ｆｉを形成する工程と、■第１導電型不純物を導入して
第１のバイポーラトランジスタのベース領域より高不純
物濃度でこれより浅い第２のバイポーラトランジスタの
ベース領域を形成する工程と、■第２導電型不純物を導
入して第１のバイポーラトランジスタのエミッタ領域よ
り高不純物濃度でこれより浅い第２のバイポーラトラン
ジスタのエミッタ領域を形成する工程とを具備しており
、これらの諸工程を経ることにより、高速動作のトラン
ジスタと高耐圧性能のトランジスタとを有するＢｉ−Ｍ
○Ｓ集積回路を製造することができる。

［実施例コ次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｈ）は、本発明の一実施例の工程順を
示す断面図である。なお、以下の説明において、本発明
によって追加された高耐圧ＮＰＮＴｒを第１　Ｎ　Ｐ　
Ｎ　Ｔ　ｒとし、従来がらの高速動作のＮＰＮＴｒを第
２　Ｎ　Ｐ　Ｎ　Ｔ　ｒとする。

まず、第１図（ａ）に示すように、比抵抗が１０〜５０
Ω・備のＰ−型半導体基板ｌに、層抵抗が２０〜５０Ω
／口のＮ１型埋込層２ａ、２ｂと層抵抗が２００〜５０
０Ω／口のＰ＋型埋込層３ａ、３ｂとを形成し、その後
、基板上に比抵抗が０．５〜２Ω・ｃ１乙厚さが３〜５
μｍのＮ−型エピタキシャル層４を成長させる０次に、
第１図＜ｂ）に示すように、ボロンを加速エネルギー１
００〜１５０　Ｋ　ｅ　Ｖ、ドーズ量１０　”〜１０１
３ｃｍ−２でイオン注入することにより、絶縁分離領域
の一部５ａ、第１　Ｎ　Ｐ　Ｎ　Ｔ　ｒのベース領域５
ｂおよびＮ　ｃ　ｈ　Ｔ　ｒ形成領域５ｃとなるＰ型拡
散領域を形成し、続いて選択酸化により厚さ約１μｍの
フィールド酸化膜６ａを形成する。

次いで、第１図（ｃ）に示すように、ゲート酸化膜とな
る約３００への第１酸化膜６を熱酸化により形成した後
、この第１酸化膜６を選択的にエツチングして第１エミ
ツタコンタクト孔７ａを形成する。続いて、厚さ５００
０〜７０００Ａの第１多結晶シリコン層８を成長させ、
全面にリンを拡散して層抵抗が１０〜４０Ω／口になる
ようにする。このとき、第１エミツタコンタクト孔７ａ
を通して第１ＮＰＮＴｒのＮ＋型エミッタ領域９ａが形
成される８次いで、第１図（ｄ）に示すように、第１多
結晶シリコン層８をバターニングして、第１ＮＰＮＴｒ
の第１エミツタコンタクト孔７ａ上およびＮ　ｃ　ｈ　
Ｔ　ｒ形成領域らＣ上にのみこれを残す。その後、第１
酸化膜６を除去し、新たに熱酸化により膜厚５００〜７
００Ａの第２酸化膜１０を全面に形成する。続いて、こ
の第２酸化膜１０を介して、たとえば、ボロンを加速エ
ネルギー７０〜１００　Ｋ　ｅ　Ｖ、ドーズ量１０Ｌ３
〜１０１４Ｃａｌ−２でイオン注入して第２ＮＰＮＴｒ
のＰ型ベース領域１１を形成する。

次いで、第１図（ｅ）に示すように、第２酸化Ｍ１０を
選択的にエツチングして第２エミツタコンタクト孔１２
を形成した後、膜厚２０００〜３０００Ａの第２多結晶
シリコン層１３を成長させる。続いて、第１図（ｆ）に
示すように、第２多結晶シリコン層１３をバターニング
して第２ＰＮＰＴｒの第２エミツタコンタクト孔１２上
にのみ残し、第２酸化膜１０を除去した後、新たに熱酸
化を行って膜厚２００〜３００Ａの第３酸化１摸１４を
形成する。次いで、第１図（ｇ）に示すように、第３酸
化膜１４を介して、たとえば砒素を加速エネルギー６０
〜８０　Ｋ　ｅ　Ｖ、ドーズ量１０１５〜１０”ｃｍ”
”でイオン注入することにより、第２ＮＰＮＴｒのエミ
ッタ領域１５ａ、コレクタコンタクト領域１５ｂ、第１
ＮＰＮＴｒのコレクタコンタクト領域１５ｃおよびＮｃ
ｈＴｒのソース・ドレイン領域１５ｄとなるＮ＋型拡散
領域を同時に形成する。その後、たとえばボロンを加速
エネルギー２０〜５０Ｋｅ■、ドーズ１１０１５〜１゜
１６　ｃＩ！１−２でイオン注入することにより、第２
ＮＰＮＴｒのベースコンタクト領域１６ａと第１　ＮＰ
ＮＴｒのベースコンタクト領域１６ｂとを同時に形成す
る。最後に、第１図（ｈ）に示すように、約１μｍのＢ
ＰＳＧ膜１７全１７た後、これにコンタクト孔を開口し
、続いて、アルミニウムをスパッタリングし、これをパ
ターニングして、第２ＮＰ　Ｎ　Ｔ　ｒのエミッタ電極
１８ａ、ベース電極１８ｂ、コレクタ電極１８Ｃ１第１
　Ｎ　Ｐ　Ｎ　Ｔ　ｒのエミッタ電極１８ｄ、ベース環
ｆ！１８　ｅ、コレクタ電極１８ｆおよびＮ　ｃ　ｈ　
Ｔ　ｒのソース・ドレイン電極１８ｇを同時に形成する
。

以上で、２種類のＮＰＮＴｒとＮｃｈＴｒとを有する集
積回路が製造されるが、従来の製造方法に対して追加さ
れた工程は、第１図（ｃ）における、第１酸化膜６に第
１エミツタコンタクト孔７ａを形成する工程のみである
。

第２図（ａ）、（ｂ）、（ｃ）は、本発明の他実施例の
工程順を示す断面図であり、それぞれ、第１図（ｃ）、
（ｄ）、（ｈ）に示す工程に対応している。この実施例
の特徴は、第２図（ａ）、（ｂ）に示されており、他の
工程は先の実施例と同じなので図示および説明は省略す
る。

第１図（ｂ）に示す工程が終了した後、第２図（ａ）に
示すように、熱酸化により第１酸化膜６を形成し、第１
エミツタコンタクト孔７ａ、第１コレクタコンタクト孔
７ｂおよび第２コレクタコンタクト孔７Ｃを同時に形成
する。続いて、全面に第１多結晶シリコン層８を形成し
た後、リンを拡散して第１　Ｎ　Ｐ　Ｎ　Ｔ　ｒのＮ＋
型エミッタ領域９ａ並びに第１および第２　Ｎ　Ｐ　Ｎ
　Ｔ　ｒのＮ＋型コレクタコンタクト領域９ｂおよび９
Ｃを同時に形成する。

次に、第２図（ｂ）に示すように、第１多結晶シリコン
層８をバターニングして、Ｎ　ｃ　ｈ　Ｔ　ｒ形成領域
上にのみこれを残す。その後、第１酸化膜６を除去し、
新たに熱酸化により第２酸化膜１０を形成する。

第２図（Ｃ）は、一連の工程が終了した後の断面図であ
るが、これと第１図（ｈ）とを比較して明らかなように
、第１図の実施例ではＮ＋型コレクタコンタクト領域が
ソース・ドレイン領域１５ｄと同時に形成された１５ｂ
、１５ｃであるのに対し、本実施例ではＮ＋型エミッタ
領域９ａと同時に形成された９ｂ、９Ｃとなされており
、また本実施例では第１エミツタコンタクト孔７ａ上の
第１多結晶シリコン層８が除去されている。

このようにして形成された第１ＮＰＮＴｒの濃度プロフ
ァイルを第３図において実線で示す、この図から明らか
なように、破線で示した第２ＮＰＮＴｒに比べ、第１　
Ｎ　Ｐ　Ｎ　Ｔ　ｒのエミッタ・ベース接合、ベース・
コレクタ接合における濃度プロファイルの傾斜はともに
はるかに緩やかになっている。そのため、第２ＮＰＮＴ
ｒのエミッタ・ベース間耐圧はＩＯＶ以上となっており
、また、ベース・コレクタ接合における耐圧もベース側
の濃度プロファイルが緩やかな分だけ向上させることが
でき、よってＢＶＣＥＯはｈＦＥが同じ場合には従来例
より５Ｖ以上大きくすることができる。

［発明の効果］以上説明したように、本発明によれば、ＮｃｈＴｒ形成
領域５Ｃと同時にＰ型ベース領域５ｂを形成し、第１酸
化ＪＩＩ６を選択的にエツチングして拡散窓７ａを開口
した後、高濃度にリンを含むゲート電極形成用の多結晶
シリコン層８から拡散窓７ａを通してリンを拡散させ、
Ｎ＋型エミッタ領域９ａを形成することにより、高耐圧
Ｎ　Ｐ　Ｎ　Ｔ　ｒの形成ができる。すなわち、エミッ
タ領域の拡散窓を設ける選択エツチングの工程のみを従
来のプロセスに追加するだけで、従来からの高速・高周
波用のＮＰＮＴｒの他に高耐圧のＮＰＮＴｒを形成する
ことが可能となる。従って、本発明によれば、高速動作
のＮ　Ｐ　Ｎ　Ｔ　ｒと高耐圧のＮＰＮＴｒの両方の機
能を充足する集積回路を徒らにコスト高を招くことなく
製造することができる。また、種類の異なるＮ　Ｐ　Ｎ
　Ｔ　ｒを同一チップ内に集積化できることから、この
集積回路によって実現しうる回路の範囲が広がり、回路
設計における自由度は増大する。

【図面の簡単な説明】第１図（ａ）〜（ｈ）は、本発明の一実施例の工程順を
示す断面図、第２図＜ａ）〜（ｃ）は、本発明の他の実
施例の工程順を示す断面図、第３図は、本発明による２
つのＮＰＮＴｒの不純物濃度プロファイル、第４図は、
従来例を説明するための断面図である。１・・・Ｐ−型半導体基板、　２ａ、２ｂ・・・Ｎ＋型
埋込層、　３ａ、３ｂ・・・Ｐ＋型埋込層、　４・・・
Ｎ型エピタキシャル層、　５ａ・・・絶縁分離領域、５
ｂ・・・ベース領域、　　５Ｃ・・・Ｎ　ｃ　ｈ　Ｔ　
ｒ形成領域、　６・・・第１酸化膜、　６ａ・・・フィ
ールド酸化膜、　７ａ・・・第１エミツタコンタクト孔
、　７ｂ・・・第１コレクタコンタクト孔、　７Ｃ・・
・第２コレクタコンタクト孔、　　８・・・第１多結晶
シリコン層、　９ａ・・・Ｎ＋型エミッタ領域、　９ｂ
−９ｃ・・・Ｎ＋型コレクタコンタクト領域、　１０・
・・第２酸化膜、　１１・・・Ｐ型ベース領域、　１２
・・・第２エミツタコンタクト孔、　１３・・・第２多
結晶シリコン層、　　１４・・・第３酸化膜、　　１５
ａ・・・エミッタ領域、　　１５ｂ、１５ｃ・・・コレ
クタコンタクト領域、　　１５ｄ・・・ソース・ドレイ
ン領域、　　１６ａ、１６ｂ・・・ベースコンタクト領
域、　　１７・・・ＢＰ　Ｓ　Ｇ　Ｊｌ（Ｊ、　　１８
ａ、１８　ｄ−・・エミッタ電極、１８ｂ、１８　ｅ　
・−・ベース電極、　１８ｃ、１８ｆ・・コレクタ電極
、　　１８ｇ・・・ソース・ドレイン電極。

Claims

【特許請求の範囲】

高耐圧特性を有する第１のバイポーラトランジスタ、第
２のバイポーラトランジスタおよびＭＯＳトランジスタ
を有するＢｉ−ＭＯＳ集積回路の製造方法において、（
１）第１導電型半導体基板上に第２導電型エピタキシャ
ル層を形成する工程と、（２）前記第２導電型エピタキ
シャル層に第１導電型不純物を導入してＭＯＳトランジ
スタ形成領域、第１のバイポーラトランジスタと第２の
バイポーラトランジスタとの間の分離領域および第１の
バイポーラトランジスタのベース領域を同時に形成する
工程と、（３）半導体基板上に薄い酸化膜を形成する工
程と、（４）前記薄い酸化膜を選択的に除去して第１の
バイポーラトランジスタのエミッタ拡散孔を形成する工
程と、（５）全面に多結晶シリコン層を形成する工程と
、（６）前記多結晶シリコン層から不純物を拡散して第
１のバイポーラトランジスタのエミッタ領域を形成する
工程と、（７）前記多結晶シリコン層をパターニングし
てＭＯＳトランジスタのゲート電極を形成する工程と、
（８）第１導電型不純物を導入して第１のバイポーラト
ランジスタのベース領域より高不純物濃度でこれより浅
い第２のバイポーラトランジスタのベース領域を形成す
る工程と、（９）第２導電型不純物を導入して第１のバ
イポーラトランジスタのエミッタ領域より高不純物濃度
でこれより浅い第２のバイポーラトランジスタのエミッ
タ領域を形成する工程と、を具備することを特徴とする
Ｂｉ−ＭＯＳ集積回路の製造方法。