JPH05315556A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH05315556A JPH05315556A JP4117253A JP11725392A JPH05315556A JP H05315556 A JPH05315556 A JP H05315556A JP 4117253 A JP4117253 A JP 4117253A JP 11725392 A JP11725392 A JP 11725392A JP H05315556 A JPH05315556 A JP H05315556A
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Abstract
(57)【要約】
【目的】浅い接合が可能で、しかもレジストマスクの使
用回数を減少せしめた相補型ＭＯＳ半導体装置の製造方
法を提供する。 【構成】１導電型ＭＯＳトランジスタと反対導電型ＭＯ
Ｓトランジスタとを同一基板１上に形成する際、いずれ
か一方の素子形成領域に対応する導電型の不純物をイオ
ン注入し、その領域上に透光性絶縁膜１１を形成し、そ
の絶縁膜１１をマスクとして全面にエキシマレーザード
ーピングを行い、他の一方の素子形成領域に反対導電型
の不純物を自己整合的にイオン注入し、且つアニールす
ると同時に、上記透光性絶縁膜１１を介して上記不純物
イオン注入領域（６ａ，６ｂ）をアニールする工程を有
する。
用回数を減少せしめた相補型ＭＯＳ半導体装置の製造方
法を提供する。 【構成】１導電型ＭＯＳトランジスタと反対導電型ＭＯ
Ｓトランジスタとを同一基板１上に形成する際、いずれ
か一方の素子形成領域に対応する導電型の不純物をイオ
ン注入し、その領域上に透光性絶縁膜１１を形成し、そ
の絶縁膜１１をマスクとして全面にエキシマレーザード
ーピングを行い、他の一方の素子形成領域に反対導電型
の不純物を自己整合的にイオン注入し、且つアニールす
ると同時に、上記透光性絶縁膜１１を介して上記不純物
イオン注入領域（６ａ，６ｂ）をアニールする工程を有
する。
Description
【０００１】
【産業上の利用分野】相補型ＭＯＳ（ＣＭＯＳ）半導体
装置の製造方法に係り、特にエキシマレーザードーピン
グ（アニール）を用いて、ｐ−ＭＯＳの接合形成とｎ−
ＭＯＳの活性化が同時処理できるＣＭＯＳ半導体装置の
製造方法に関するものである。
装置の製造方法に係り、特にエキシマレーザードーピン
グ（アニール）を用いて、ｐ−ＭＯＳの接合形成とｎ−
ＭＯＳの活性化が同時処理できるＣＭＯＳ半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化と共に、ＭＯＳＦＥＴ
では微細化のために高濃度でかつ浅い接合（Shallow Ju
nction）が必要となっている。
では微細化のために高濃度でかつ浅い接合（Shallow Ju
nction）が必要となっている。
【０００３】このような浅い接合の形成は、従来イオン
注入（ＩＩ）の後に炉アニールする方法が主流となって
行なわれている。
注入（ＩＩ）の後に炉アニールする方法が主流となって
行なわれている。
【０００４】図２は従来のＣＭＯＳトランジスタの製造
工程を示す断面図である。まず、図２（ａ）に示すよう
に、ｎウェル３を有し、ＬＯＣＯＳ酸化膜２を素子分離
膜とするｐ型シリコン基板１にｎＭＯＳトランジスタと
ｐＭＯＳトランジスタになるゲート電極５ａ及び５ｂが
形成されている。ゲート電極５ａと５ｂの下には、ゲー
ト酸化膜（ＳｉＯ2）４が形成されている。
工程を示す断面図である。まず、図２（ａ）に示すよう
に、ｎウェル３を有し、ＬＯＣＯＳ酸化膜２を素子分離
膜とするｐ型シリコン基板１にｎＭＯＳトランジスタと
ｐＭＯＳトランジスタになるゲート電極５ａ及び５ｂが
形成されている。ゲート電極５ａと５ｂの下には、ゲー
ト酸化膜（ＳｉＯ2）４が形成されている。
【０００５】ｐＭＯＳトランジスタ側（ｎウェル３形成
側）上にレジスト膜１０ａを塗布し、全面に砒素イオン
（Ａｓ+）をイオン注入し、ｎ+イオン注入領域６ａ，６
ｂを形成する。
側）上にレジスト膜１０ａを塗布し、全面に砒素イオン
（Ａｓ+）をイオン注入し、ｎ+イオン注入領域６ａ，６
ｂを形成する。
【０００６】次に、図２（ｂ）に示すように、レジスト
膜１０ａを除去した後、炉アニールを施し、イオン注入
領域を活性化してｎ+ソース（Ｓ）領域７ａ、ｎ+ドレイ
ン（Ｄ）領域７ｂを形成する。
膜１０ａを除去した後、炉アニールを施し、イオン注入
領域を活性化してｎ+ソース（Ｓ）領域７ａ、ｎ+ドレイ
ン（Ｄ）領域７ｂを形成する。
【０００７】次に、図２（ｃ）に示すように、ｎＭＯＳ
トランジスタ側上にレジスト膜１０ｂを塗布し、全面に
ボロンイオン（Ｂ+）を注入してｐ+イオン注入領域６
ｃ，６ｄを形成する。
トランジスタ側上にレジスト膜１０ｂを塗布し、全面に
ボロンイオン（Ｂ+）を注入してｐ+イオン注入領域６
ｃ，６ｄを形成する。
【０００８】次に、図２（ｄ）に示すように、レジスト
膜１０ｂを除去した後、アニールを施し、イオン注入領
域を活性化してｐ+ソース（Ｓ）領域７ｃ、ｐ+ドレイン
（Ｄ）領域７ｄを形成する。
膜１０ｂを除去した後、アニールを施し、イオン注入領
域を活性化してｐ+ソース（Ｓ）領域７ｃ、ｐ+ドレイン
（Ｄ）領域７ｄを形成する。
【０００９】このようにして、同一のシリコン基板上に
ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタが相補的
に形成される。
ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタが相補的
に形成される。
【００１０】
【発明が解決しようとする課題】上記従来のＣＭＯＳ形
成方法では、レジスト膜のマスクをそれぞれ図２（ａ）
工程及び図２（ｃ）工程の２回必要であり、このレジス
ト膜のマスク工程はプロセス上非常に繁雑で生産性が悪
い。しかも、上記従来方法では、特に図２（ｃ）工程、
図２（ｄ）工程のｐ+ソース、ドレイン領域７ｃ，７ｄ
形成においてはイオン注入時のＢ（ボロン）原子のチャ
ネリングの問題により高濃度でかつ浅い接合を形成する
ことが困難であった。
成方法では、レジスト膜のマスクをそれぞれ図２（ａ）
工程及び図２（ｃ）工程の２回必要であり、このレジス
ト膜のマスク工程はプロセス上非常に繁雑で生産性が悪
い。しかも、上記従来方法では、特に図２（ｃ）工程、
図２（ｄ）工程のｐ+ソース、ドレイン領域７ｃ，７ｄ
形成においてはイオン注入時のＢ（ボロン）原子のチャ
ネリングの問題により高濃度でかつ浅い接合を形成する
ことが困難であった。
【００１１】そこで本発明は、浅い接合が可能で、しか
もレジストマスクの使用回数を減少せしめた相補型ＭＯ
Ｓ半導体装置の製造方法を提供することを目的とする。
もレジストマスクの使用回数を減少せしめた相補型ＭＯ
Ｓ半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題は本発明によれ
ば、１導電型ＭＯＳトランジスタと反対導電型ＭＯＳト
ランジスタを同一基板上に形成する相補型ＭＯＳ半導体
装置の製造に際し、絶縁分離された前記１導電型ＭＯＳ
トランジスタ及び前記反対導電型ＭＯＳトランジスタの
いずか一方の素子形成領域に該対応する導電型の不純物
をイオン注入する工程、前記イオン注入した領域上に透
光性絶縁膜を形成する工程、及び前記透光性絶縁膜をマ
スクとして全面にエキシマレーザードーピングを行なっ
て他の一方の素子形成領域に前記不純物イオンの導電型
に対して反対導電型の不純物を自己整合的にイオン注入
し、且つアニールすると同時に、前記透光性絶縁膜を介
して前記不純物イオン注入領域をアニールする工程、を
有することを特徴とする相補型ＭＯＳ半導体装置の製造
方法によって解決される。
ば、１導電型ＭＯＳトランジスタと反対導電型ＭＯＳト
ランジスタを同一基板上に形成する相補型ＭＯＳ半導体
装置の製造に際し、絶縁分離された前記１導電型ＭＯＳ
トランジスタ及び前記反対導電型ＭＯＳトランジスタの
いずか一方の素子形成領域に該対応する導電型の不純物
をイオン注入する工程、前記イオン注入した領域上に透
光性絶縁膜を形成する工程、及び前記透光性絶縁膜をマ
スクとして全面にエキシマレーザードーピングを行なっ
て他の一方の素子形成領域に前記不純物イオンの導電型
に対して反対導電型の不純物を自己整合的にイオン注入
し、且つアニールすると同時に、前記透光性絶縁膜を介
して前記不純物イオン注入領域をアニールする工程、を
有することを特徴とする相補型ＭＯＳ半導体装置の製造
方法によって解決される。
【００１３】
【作用】本発明によれば、図１に示したように、ｎＭＯ
Ｓトランジスタ形成領域にｎ型不純物である砒素イオン
（Ａｓ+）をイオン注入し、その後Ａｓ+のイオン注入領
域をＳｉＯ2等の透光性絶縁膜マスク１１で覆い、全面
にエキシマレーザードーピングを行なっている。このエ
キシマレーザードーピング工程では、ｐ型の不純物イオ
ン（Ｂ2Ｈ6、またはＢ2Ｆ6ガスが解離したＢ+）がｐＭ
ＯＳ形成領域にイオン注入され、アニールにより活性化
されると同時に、透光性絶縁膜マスク１１の下のＡｓ+
イオン注入領域（６ａ，６ｂ）もマスクを透過したレー
ザーによりアニールされ活性化される。
Ｓトランジスタ形成領域にｎ型不純物である砒素イオン
（Ａｓ+）をイオン注入し、その後Ａｓ+のイオン注入領
域をＳｉＯ2等の透光性絶縁膜マスク１１で覆い、全面
にエキシマレーザードーピングを行なっている。このエ
キシマレーザードーピング工程では、ｐ型の不純物イオ
ン（Ｂ2Ｈ6、またはＢ2Ｆ6ガスが解離したＢ+）がｐＭ
ＯＳ形成領域にイオン注入され、アニールにより活性化
されると同時に、透光性絶縁膜マスク１１の下のＡｓ+
イオン注入領域（６ａ，６ｂ）もマスクを透過したレー
ザーによりアニールされ活性化される。
【００１４】従って、本発明では、ｎＭＯＳ領域の不純
物注入領域の活性化アニール工程が、ｐＭＯＳ領域の不
純物注入、そしてその活性化アニール工程と同時になさ
れ、従来工程よりもマスク形成工程が減少し、生産能率
の向上が図られる。しかもエキシマレーザードーピング
のため、ｐ，ｎ共に超浅接合のＭＯＳ形成が可能とな
る。
物注入領域の活性化アニール工程が、ｐＭＯＳ領域の不
純物注入、そしてその活性化アニール工程と同時になさ
れ、従来工程よりもマスク形成工程が減少し、生産能率
の向上が図られる。しかもエキシマレーザードーピング
のため、ｐ，ｎ共に超浅接合のＭＯＳ形成が可能とな
る。
【００１５】レーザー（ＸｅＣｌレーザー）の波長は３
０８ｎｍで、Ｓｉに対する吸収係数はα〜１０6／ｃｍ
と大きく、１Ｊ／ｃｍ2程度のエネルギーを照射すると
大部分がＳｉ表面から１００ｎｍ程度の深さで吸収され
て熱に変化し、熱伝導により深さ方向へ熱が伝達され
る。このとき、最表面付近は約１００数十ｎsecにわた
り溶融する。従って、低加速イオン注入により不純物注
入した浅い領域のみを極めて短時間だけ溶融し、不純物
の再分布を抑えた状態で活性化することができる。
０８ｎｍで、Ｓｉに対する吸収係数はα〜１０6／ｃｍ
と大きく、１Ｊ／ｃｍ2程度のエネルギーを照射すると
大部分がＳｉ表面から１００ｎｍ程度の深さで吸収され
て熱に変化し、熱伝導により深さ方向へ熱が伝達され
る。このとき、最表面付近は約１００数十ｎsecにわた
り溶融する。従って、低加速イオン注入により不純物注
入した浅い領域のみを極めて短時間だけ溶融し、不純物
の再分布を抑えた状態で活性化することができる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１７】図１は、本発明のＣＭＯＳトランジスタの
一実施例を示す工程断面図である。
一実施例を示す工程断面図である。
【００１８】本発明に係るＣＭＯＳは、まず図１（ａ）
に示すように、ｐ型シリコン基板１上に通常の工程によ
り素子分離膜としてＬＯＣＯＳ酸化膜（ＳｉＯ2）２を
形成し、ｎウェル（Ｗell）３、ゲート酸化膜（Ｓｉ
Ｏ2）４、ゲート電極５が形成されており、ｎウェル３
側の素子形成領域（ｐＭＯＳ形成側）にレジスト膜１０
を被覆し、レジスト膜１０をマスクとしてｎ型不純物で
ある砒素イオン（Ａｓ+）をドーズ量２×１０15／ｃ
ｍ2、注入エネルギー２０ＫｅＶでイオン注入してイオ
ン注入領域６ａ，６ｂを形成する。
に示すように、ｐ型シリコン基板１上に通常の工程によ
り素子分離膜としてＬＯＣＯＳ酸化膜（ＳｉＯ2）２を
形成し、ｎウェル（Ｗell）３、ゲート酸化膜（Ｓｉ
Ｏ2）４、ゲート電極５が形成されており、ｎウェル３
側の素子形成領域（ｐＭＯＳ形成側）にレジスト膜１０
を被覆し、レジスト膜１０をマスクとしてｎ型不純物で
ある砒素イオン（Ａｓ+）をドーズ量２×１０15／ｃ
ｍ2、注入エネルギー２０ＫｅＶでイオン注入してイオ
ン注入領域６ａ，６ｂを形成する。
【００１９】このＡｓ+イオン注入までは、ソース
（Ｓ）／ドレイン（Ｄ）接合部、ゲート部はまだ活性化
されていない。
（Ｓ）／ドレイン（Ｄ）接合部、ゲート部はまだ活性化
されていない。
【００２０】そこで、次に図１（ｂ）に示すように、図
１（ａ）のレジスト膜１０を除去し、ｐ型シリコン基板
のｎＭＯＳ形成側にのみ、例えば、波長３０８ｎｍのＸ
ｅＣｌエキシマレーザーの紫外光が透過する透光性絶縁
膜マスク（ＳｉＯ2、ＳｉＯ1 -xＮx、ＳｉxＮ1-x）ある
いはＳＯＧ（スピンオングラス）１１を形成する。
１（ａ）のレジスト膜１０を除去し、ｐ型シリコン基板
のｎＭＯＳ形成側にのみ、例えば、波長３０８ｎｍのＸ
ｅＣｌエキシマレーザーの紫外光が透過する透光性絶縁
膜マスク（ＳｉＯ2、ＳｉＯ1 -xＮx、ＳｉxＮ1-x）ある
いはＳＯＧ（スピンオングラス）１１を形成する。
【００２１】次に、上方から紫外光（例えばＸｅＣｌエ
キシマレーザー光）をドーピングガスＢ2Ｈ6ガス中で４
００ｍＪ／ｃｍ2の均一な光照射エネルギー密度で数回
照射してエキシマレーザードーピング（ＥＬＤ）を行な
った。
キシマレーザー光）をドーピングガスＢ2Ｈ6ガス中で４
００ｍＪ／ｃｍ2の均一な光照射エネルギー密度で数回
照射してエキシマレーザードーピング（ＥＬＤ）を行な
った。
【００２２】上記ドーピングガスＢ2Ｈ6ガスとしては、
Ｂ2Ｈ6をＮ2ガス中にて５％に希釈したものを分圧５Ｔo
rr程度で用いた。
Ｂ2Ｈ6をＮ2ガス中にて５％に希釈したものを分圧５Ｔo
rr程度で用いた。
【００２３】上記のＥＬＤ（ｐＭＯＳ側）又はＥＬＡ
（エキシマレーザーアニーリング）により、ｐＭＯＳの
側ではＢのドープ及びアニールがなされ、ｐ+ソース
（Ｓ）／ドレイン（Ｄ）領域８ａ，８ｂの活性領域が形
成されると、同時にｎＭＯＳ側のｎ+イオン注入領域６
ａ，６ｂが自己整合的にアニールされる。ｎ+ソース
（Ｓ）／ドレイン（Ｄ）領域７ａ，７ｂも形成される。
このＥＬＤ及びＥＬＡ工程では絶縁膜マスク１１のエキ
シマレーザーに対する吸収係数は、絶縁膜透過後のエキ
シマレーザーのエネルギーがＥＬＡに有効なようにＳｉ
xＮ1-x中のＮの組成比あるいはＳＯＧ中の添加物を適正
化する。
（エキシマレーザーアニーリング）により、ｐＭＯＳの
側ではＢのドープ及びアニールがなされ、ｐ+ソース
（Ｓ）／ドレイン（Ｄ）領域８ａ，８ｂの活性領域が形
成されると、同時にｎＭＯＳ側のｎ+イオン注入領域６
ａ，６ｂが自己整合的にアニールされる。ｎ+ソース
（Ｓ）／ドレイン（Ｄ）領域７ａ，７ｂも形成される。
このＥＬＤ及びＥＬＡ工程では絶縁膜マスク１１のエキ
シマレーザーに対する吸収係数は、絶縁膜透過後のエキ
シマレーザーのエネルギーがＥＬＡに有効なようにＳｉ
xＮ1-x中のＮの組成比あるいはＳＯＧ中の添加物を適正
化する。
【００２４】次に、図１（ｂ）に示した透光性絶縁膜マ
スク１１はレジストでないためこのままにして、通常の
パッシベーション膜（ＰＳＧ）を全面にＣＶＤ法により
形成し、その後ＰＳＧをドライエッチングすることによ
りコンタクトホール（接合孔）を形成し、更に真空蒸着
によりアルミニウム（Ａｌ）を被着させパターニングす
ることによりＡｌ配線を形成した。
スク１１はレジストでないためこのままにして、通常の
パッシベーション膜（ＰＳＧ）を全面にＣＶＤ法により
形成し、その後ＰＳＧをドライエッチングすることによ
りコンタクトホール（接合孔）を形成し、更に真空蒸着
によりアルミニウム（Ａｌ）を被着させパターニングす
ることによりＡｌ配線を形成した。
【００２５】上記実施例は、バルク型のＣＭＯＳトラン
ジスタを示したが、ＴＦＴ（薄膜トランジスタ）でも利
用される。
ジスタを示したが、ＴＦＴ（薄膜トランジスタ）でも利
用される。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
従来のＣＭＯＳ製造工程によりマスク形成工程が１回減
少し、生産能率の向上が図られると共に、製造過程にお
いてクリーン化にも好適に利用される。
従来のＣＭＯＳ製造工程によりマスク形成工程が１回減
少し、生産能率の向上が図られると共に、製造過程にお
いてクリーン化にも好適に利用される。
【００２７】しかも、本発明ではｐ，ｎの不純物拡散領
域（ソース／ドレイン領域）では超浅接合のＭＯＳ形成
あるいは超薄膜のＴＦＴ形成が可能となる。
域（ソース／ドレイン領域）では超浅接合のＭＯＳ形成
あるいは超薄膜のＴＦＴ形成が可能となる。
【図１】本発明のＣＭＯＳトランジスタの製造工程の一
実施例を示す要部工程断面図である。
実施例を示す要部工程断面図である。
【図２】従来のＣＭＯＳトランジスタの製造工程の要部
工程断面図である。
工程断面図である。
１ ｐ型シリコン基板 ２ ＬＯＣＯＳ酸化膜（ＳｉＯ2） ３ ｎウェル ４ ゲート酸化膜（ＳｉＯ2） ５ａ，５ｂ ゲート電極 ６ａ，６ｂ ｎ+ イオン注入領域 ７ａ ｎ+ソース（Ｓ）領域 ７ｂ ｎ+ドレイン（Ｄ）領域 ８ａ ｐ+ソース（Ｓ）領域 ８ｂ ｐ+ドレイン（Ｄ）領域 １０，１０ａ，１０ｂ レジスト膜 １１ 透孔性絶縁膜マスク
Claims (1)
- 【請求項１】 １導電型ＭＯＳトランジスタと反対導電
型ＭＯＳトランジスタを同一基板上に形成する相補型Ｍ
ＯＳ半導体装置の製造に際し、 絶縁分離された前記１導電型ＭＯＳトランジスタ及び前
記反対導電型ＭＯＳトランジスタのいずか一方の素子形
成領域に該対応する導電型の不純物をイオン注入する工
程、 前記イオン注入した領域上に透光性絶縁膜を形成する工
程、及び前記透光性絶縁膜をマスクとして全面にエキシ
マレーザードーピングを行なって他の一方の素子形成領
域に前記不純物イオンの導電型に対して反対導電型の不
純物を自己整合的にイオン注入し、且つアニールすると
同時に、前記透光性絶縁膜を介して前記不純物イオン注
入領域をアニールする工程、を有することを特徴とする
相補型ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11725392A JP3154139B2 (ja) | 1992-05-11 | 1992-05-11 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11725392A JP3154139B2 (ja) | 1992-05-11 | 1992-05-11 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315556A true JPH05315556A (ja) | 1993-11-26 |
| JP3154139B2 JP3154139B2 (ja) | 2001-04-09 |
Family
ID=14707188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11725392A Expired - Fee Related JP3154139B2 (ja) | 1992-05-11 | 1992-05-11 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154139B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137131A (en) * | 1997-08-22 | 2000-10-24 | Texas Instrumants - Acer Incorporated | Dram cell with a multiple mushroom-shaped capacitor |
| US6300228B1 (en) | 1999-08-30 | 2001-10-09 | International Business Machines Corporation | Multiple precipitation doping process |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6053290B2 (ja) | 2012-02-06 | 2016-12-27 | 株式会社アーツブレインズ | 二重瞼形成溶液用アプリケータ及び容器 |
| JP6053599B2 (ja) | 2013-04-23 | 2016-12-27 | 株式会社アーツブレインズ | 二重瞼形成用テープ及びその製造方法及びそれを用いた二重瞼の形成方法 |
| JP7450925B2 (ja) | 2020-06-08 | 2024-03-18 | 株式会社アーツブレインズ | 二重瞼形成具 |
-
1992
- 1992-05-11 JP JP11725392A patent/JP3154139B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137131A (en) * | 1997-08-22 | 2000-10-24 | Texas Instrumants - Acer Incorporated | Dram cell with a multiple mushroom-shaped capacitor |
| US6300228B1 (en) | 1999-08-30 | 2001-10-09 | International Business Machines Corporation | Multiple precipitation doping process |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3154139B2 (ja) | 2001-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |