KR102171234B1 - 방사 이뮤니티가 개선된 집적 회로 - Google Patents

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Abstract

방사 이뮤니티(radiation immunity)가 개선된 집적 회로가 설명된다. 집적 회로는 기판; 기판에 형성되고 메모리 셀의 N형 트랜지스터들을 갖는 P-웰; 및 기판에 형성되고 메모리 셀의 P형 트랜지스터들을 갖는 N-웰을 포함하는데, 여기서 N-웰은 P형 트랜지스터들을 수용하기 위한 최소 치수들을 갖는다.

Description

방사 이뮤니티가 개선된 집적 회로{AN INTEGRATED CIRCUIT HAVING IMPROVED RADIATION IMMUNITY}
일 실시예는 일반적으로 집적 회로들에 관한 것으로서, 구체적으로 방사 이뮤니티가 개선된 집적 회로 및 집적 회로를 형성하는 방법에 관한 것이다.
집적 회로들은 전자 디바이스들의 중요 소자이다. 그러나, 집적 회로의 동작은 방사 임팩트(radiation impact)에 의해 영향을 받을 수 있다. 집적 회로들의 회로 소자들의 치수들이 감소함에 따라, 집적 회로에 저장된 데이터는 종종 싱글 이벤트 업셋(single event upset, SEU) 스트라이크라고 지칭되는 방사 임팩트에 의해 훼손될 확률이 더 높을 수 있다. 이러한 방사 임팩트들은 메모리 소자에 저장된 데이터를 변경하거나 “업셋(upset)”할 수 있다. 훼손된 데이터는 집적 회로의 성능에 영향을 미칠 수 있다. 일부 예시에서, 훼손된 데이터는 메모리에서 복구될 때까지 집적 회로를 사용 불가능하게 만들 수 있다. 전체 메모리를 리로드(reload)할 필요 없이 데이터 오류들을 검출 및 보정하기 위한 기법들이 존재하지만, 이런 기법들은 상당한 제한들을 갖는다.
방사 임팩트들은 집적 회로의 일정 영역들에서의 전하 집중(charge concentration)을 업셋할 수 있는 소수 캐리어들을 발생시킨다. SEU 스트라이크 중에 발생된 소수 캐리어들을 싱크(sink)하기 위한 종래 기법들은 높은 재결합 레이트를 갖는 “매립 층(buried layer)”에 의존한다. 그러나, 실험들은 매립 층이 정반대의 결과를 초래한다는 점을 보여주었다. 즉, 고농도 도핑된 매립 P+ 층이 p-기판에서의 전자들과 같은 소수 캐리어들 또는 전하를 방출함에 따라 SEU 레이트가 증가한다. 따라서, SEU 스트라이크의 임팩트를 다루는 종래 방법들은 원치 않는 데이터 손실을 방지하는데 실패해왔다.
방사 이뮤니티(radiation immunity)가 개선된 집적 회로가 설명된다.
집적 회로는 기판; 기판에 형성되고 메모리 셀의 N형 트랜지스터들을 갖는 P-웰; 및 기판에 형성되고 메모리 셀의 P형 트랜지스터들을 갖는 N-웰을 포함하는데, 여기서 N-웰은 P형 트랜지스터들을 수용하기 위한 최소 치수들을 갖는다.
대체 실시예에 따르면, 방사 이뮤니티가 개선된 집적 회로는 기판; 기판에 형성되고, 여분 노드들을 갖는 메모리 셀의 N형 트랜지스터들을 갖는 P-웰; 및 기판에 형성되고, 메모리 셀의 P형 트랜지스터들을 갖는 N-웰을 포함하는데, 여기서 제1 여분 노드 쌍과 연관 있는 N형 트랜지스터들은 제2 여분 노드 쌍과 연관 있는 N형 트랜지스터에 의해 분리된다.
방사 이뮤니티가 개선된 집적 회로를 형성하는 방법은 기판을 제공하는 단계; 메모리 셀의 N형 트랜지스터들을 갖는 P-웰을 기판에 형성하는 단계; 메모리 셀의 P형 트랜지스터들을 갖는 N-웰을 기판에 형성하는 단계를 포함하는데, 여기서 제1 여분 노드 쌍과 연관 있는 N형 트랜지스터들은 제2 여분 노드 쌍과 연관 있는 N형 트랜지스터에 의해 분리된다.
도 1은 집적 회로의 단면도이다;
도 2는 6 트랜지스터 메모리 셀의 회로도이다.
도 3은 8 트랜지스터 메모리 셀의 회로도이다.
도 4는 사이즈가 축소된 N-웰을 갖는 도 2의 회로의 평면도이다.
도 5는 P-탭 및 사이즈가 축소된 N-웰을 갖는 도 2의 회로의 평면도이다.
도 6은 도 5의 집적 회로의 단면도이다.
도 7은 12T 메모리 소자의 회로도이다.
도 8은 사이즈가 축소된 N-웰을 갖는 도 7의 회로의 평면도이다.
도 9는 개선된 방사 이뮤니티를 제공하는 소정 배열의 트랜지스터들을 갖는 도 7의 회로의 평면도이다.
도 10은 도 9의 배열에 따르고, 사이즈가 축소된 N-웰을 더 갖는 도 7의 회로의 평면도이다.
도 11은 도 10의 배열에 따르고, 사이즈가 더 축소된 N-웰을 갖는 도 7의 회로의 평면도이다.
도 12은 도 11의 배열에 따르고, N웰에 소정 배열의 P형 트랜지스터들을 더 갖는 도 7의 회로의 평면도이다.
도 13은 메모리 어레이에서 p-탭들을 보여주는 집적 회로의 평면도이다.
도 14는 대체 배열에 따른 메모리 어레이에서 p-탭들을 보여주는 집적 회로의 평면도이다.
도 15a 내지 도 15d는 도 6의 메모리 어레이의 메모리 셀의 형성을 보여주는 일련의 단면도들이다.
도 16은 프로그래머블 리소스들을 갖는 디바이스를 프로그래밍하기 위한 시스템의 블록도이다.
도 17은 도 2 내지 도 25의 회로들을 구현할 수 있는 프로그래머블 리소스들을 갖는 디바이스의 블록도이다.
도 18은 도 17의 디바이스의 구성 가능 논리 소자의 블록도이다.
도 19는 집적 회로를 구현하는 방법을 도시한 흐름도이다.
도 20은 집적 회로를 형성하는 방법을 도시한 흐름도이다.
먼저 도 1을 보면, 집적 회로의 단면도가 도시되어 있다. 도 1의 집적 회로는 p형 웨이퍼(102) 및 p-에피텍셜(p-에피) 층(104)을 포함한다. p-에피텍셜 층(104)에는 p-웰(106) 및 n-웰(108)이 형성된다. p-웰(106) 및 n-웰(108)에는 트랜지스터 소자들이 형성된다. 특히, 도시된 바와 같이, p-웰(106)의 제1 트랜지스터는 소스 영역(110), 드레인 영역(112), 및 게이트(114)를 포함한다. n-웰(108)의 제2 트랜지스터는 소스 영역(116), 드레인 영역(118), 및 게이트(120)를 포함한다. 도 1의 트랜지스터들은 예시로서 도시된 것으로서, 예를 들어 메모리 셀에 사용될 수도 있다. 그러나, 이하 더 상세히 설명되는 바와 같이, 원치 않는 소수 전하가 메모리 소자들의 저장 상태들을 변경하는 것을 방지하기 위해 집적 회로가 다양하게 개선된다.
결과적으로, 반도체 디바이스에 대한 방사 임팩트들은 일정한 전하(즉, 그 영역을 위한 다수 전하)를 갖는 영역들에 원치 않는 소수 전하를 초래할 수 있다. 이러한 방사 임팩트들은 메모리 디바이스의 저장 소자들에 영향을 미칠 수 있다. 메모리 디바이스의 메모리의 원치 않는 변화는 보통 싱글 이벤트 업셋(single event upset, SEU)이라고 지칭된다. 상보형 금속 산화막 반도체(CMOS) 정적 랜덤 액세스 메모리(SRAM)에서의 SEU는 다음의 2개의 효과, 즉 즉, NMOS 디바이스(오프 상태임)의 "n+" 드레인에서의 고전위로부터 저전위로의 방전과 PMOS(오프 상태임)의 "p+" 드레인에서의 영전위(zero potential)로부터 고전위로의 충전에 의해 일어날 수 있다. n-웰에 근접한 SRAM 메모리의 SEU들의 레이트는 n-웰 경계들에서 일어나는 전하들의 광전 분리(photovoltaic separation)로 인한 것이다. 이러한 전하들의 분리는 p-웰에서의 전위 증가 및 n-웰에서의 전위 감소를 초래한다. 이는 n-웰과 p-웰의 모든 p-n 접합들을 포워드 바이어싱한다. 결과적으로, 접지에 가까운 전위를 갖는 노드들(즉, 논리 “0" 노드들)은 충전되고, 고전위를 갖는 노드들(즉, 논리 “1" 노드들)은 이들의 전위를 방전한다. SRAM의 저장 접합에서의 동시 변화들은 메모리 상태를 플립하기 위해 동시 실행될 수 있다.
지상 환경들(terrestrial environments)에서의 방사 스트라이크로 인한 데이터 업셋을 다루기 위한 종래의 접근법들은 소프트 오류 방지뿐 아니라 소프트 오류 보정에 더 중점을 두었다. 보통, 소프트 오류 보정은 오류 정정 코드(error correction code, ECC) 및/또는 순환 중복 검사(cyclic redundancy check, CRC) 확인을 이용하여 구현될 수 있다. 소프트 오류 방지는 대개 우주 분야들(space applications)에서만 관심사였다. 그러나, 소프트 오류 방지는 트랜지스터 밀도 증가로 인해 상업 목적에 점차 중요해지고 있다. 메모리 디바이스의 각 세대에 따라 칩 내의 메모리 셀 개수가 상승하고 저장 커패시턴스가 감소함에 따라, 데이터 업셋들은 반도체 산업에서 중요 관심사가 되고 있다. 또한, 소프트 오류 보정 기법들과 연관 있는 레이턴시(latency)는 메모리 디바이스들을 이용하는 다수에게 수용 불가하다. 따라서, 이하 개시되는 6 트랜지스터(6T) 및 12 트랜지스터 (12T) SRAM 셀들의 새로운 레이아웃은 면적 효율을 최대화하면서 방사 이뮤니티를 개선한다.
다양한 실시예들은 독자적으로 또는 조합되어 사용될 수 있는 상이한 기법들을 이용함으로써 방사 이뮤니티를 개선한다. 일 기법에 따르면, p형 트랜지스터들을 갖는 N-웰의 사이즈가 최소화된다. 예를 들어, 도 1에 도시된 바와 같이 N-웰에서의 방사 스트라이크들이 SRAM 셀의 노드들에 저장된 데이터에 가장 큰 임팩트를 가질 수 있기 때문에, N-웰의 사이즈를 감소시키는 것은 방사 이뮤니티를 개선할 수 있다. N-웰의 사이즈는 제조 프로세스 및 디바이스를 위한 제조 제약사항들에 따라 N-웰 내의 소자들을 가능한 가장 작은 치수로 형성함으로써 N-웰의 사이즈가 축소될 수 있다. 또한, N-웰에 의해 정의된 영역 내에 있도록 요구되지 않는 소자들은 N-웰 외부로 이동될 수 있다. 예를 들어, 6T 셀에서, N-웰 위에 형성될 수 있는 동력원(예를 들어, Vdd 트레이스)이 P-웰 영역 상의 위치로 이동될 수 있다. Vdd 트레이스를 N-웰 영역의 외부로 이동시키는 것은 더 작은 N-웰 영역을 가능하게 할 것이다. 또한, 12T 셀에서, N-웰의 양 측면에 있는 트랜지스터들에 대해 공통 워드 라인(word line, WL) 컨택을 제공하기 보다는 N-웰의 각 측면에 있는 별도 워드 라인 컨택들을 제공하는 것이 결과적으로 사이즈가 축소된 N-웰 및 방사 이뮤니티를 개선한 SRAM 셀을 초래한다. N-웰의 각 측면에 별도 워드 라인 컨택들을 사용하는 것이 메모리 셀의 전체 사이즈를 증가시킬 수 있지만, 이러한 증가는 방사 이뮤니티 개선한다는 이점이 있다.
다른 개선점은 N-웰의 외부의 SRAM 셀의 P형 부분들에서 접지되도록 결합된 하나 이상의 P-탭들의 사용이다. n-웰 근처에 P-탭들을 위치시키는 것은 소수 캐리어들이 전하를 저장하고 있는 노드들에 영향을 미치는 것을 방지하는 것을 돕는다. 더 구체적으로, 메모리 내의 N-웰의 일 측면 또는 양 측면에 p탭들을 위치시키는 것은, 예를 들어, 종래의 메모리 디바이스들에 비해 광전 기판 바이어스(photovoltaic substrate bias)를 상당히 억제하고 데이터의 업셋을 감소시킨다. 업셋들의 레이트는 이온화 트랙(ionization track)이 n-웰 경계와 교차하는지 여부에 강하게 의존한다. p-탭들의 사용은 도 6을 참조하여 더 상세히 설명되는 바와 같이, 방사 스트라이크의 결과로서 발생된 소수 캐리어 효과를 감소시킨다.
12T SRAM 셀에서의 추가 개선점은 도 8 내지 도 11을 참조하여 더 상세히 설명되는 바와 같이, 디바이스의 실리콘에 대한 트랜지스터들의 선택적 배치이다. 다양한 예시들이 방사 스트라이크들의 결과로서 데이터의 변형을 설명하고 있지만, 이하 개시될 다양한 방법 및 회로들은 데이터의 변형이 결과적으로 주어진 영역에서 소수 캐리어들의 증가를 초래하는 것을 방지하는 것을 도울 것이라는 점이 이해되어야 한다.
도 2를 보면, 메모리 소자의 회로도가 도시되어 있다. 메모리 셀은 Vdd와 같은 기준 전력 전압에 결합된 소스 및 n-채널 트랜지스터(204)의 드레인에 제1 노드 “Q”에서 결합된 드레인을 갖는 p-채널 트랜지스터(202)를 갖는 인버터를 포함하며, n-채널 트랜지스터(204)의 소스는 접지 전위(Vss)에 결합된다. 메모리 셀은 기준 전압에 결합된 소스 및 n-채널 트랜지스터(208)의 드레인에 제2 노드 “Q_b”에서 결합된 드레인을 갖는 p-채널 트랜지스터(206)를 갖는 인버터를 포함하며, n-채널 트랜지스터(208)의 소스는 또한 접지에 결합된다. 제1 노드 "Q"는 제1 노드에서의 비트 라인(BL) 상의 입력 데이터의 수신을 제어하는 자신의 게이트에서 반전 워드 라인(WL_bar) 신호를 수신하기 위해 결합된 n-채널 트랜지스터(210)에 의해 제어된다. 제2 노드 "Q-bar"는 제2 노드(Q_b)에서의 반전 입력 데이터의 수신을 제어하는 자신의 게이트에서 반전 워드 라인 신호를 수신하기 위해 결합된 다른 n-채널 트랜지스터(212)에 의해 제어된다. 도 2의 메모리 셀이 일례로서 도시되어 있지만, 다른 메모리 셀들이 채택될 수 있다.
도 6의 실시예가 “6T 셀”을 나타내지만, 도 3의 메모리 소자(300)는 “8T 셀”을 나타낸다. 특히, 트랜지스터들(302 및 304)은 별도의 반전 워드 라인들(WL0_bar 및 WL1_bar)을 인에이블하도록 구성된다. 트랜지스터들(302 및 304)은 도시된 바와 같이 Q 및 Q_b 노드들에 결합된 소스를 갖도록 구성되는데, 여기서, 게이트들은 각각 반전 WL1_bar에 의해 제어된다. 6T 셀에 적용되는 이하 설명되는 다양한 기법들이 8T 셀에 똑같이 적용될 것이라는 점이 이해되어야 한다.
도 4을 보면, 사이즈가 축소된 N-웰을 갖는 도 2의 회로의 평면도가 도시되어 있다. 도 4의 평면도는 방사 스트라이크 또는 종래 회로들에 비해 메모리 셀에 저장된 데이터를 변형할 수 있는 다른 이벤트의 대상인 메모리 셀에 저장된 훼손 데이터의 가능성을 축소시킬 도 2의 트랜지스터들의 배열을 도시한다. 이하 더 상세히 설명되는 바와 같이, 도 2, 도 3, 및 도 7에 회로도 형태로 도시된 회로들을 구현하기 위한 반도체 기판 내의 다양한 소자들 및 금속 층의 소자들의 물리적 배열은 방사 스트라이크들로 인한 데이터 업셋들의 가능성을 감소시킬 것이다. 도 4의 배열에 따르면, 기판 부분(402)은 P형 트랜지스터(202)와 연관 있는 p-웰들(406 및 408) 및 P형 트랜지스터(206)와 연관 있는 p-월들(410 및 412)을 갖는 N-웰(404)을 포함한다. 트랜지스터들의 소스들 및 드레인들을 형성하는 웰들로서 식별되는 영역들이 보통 확산 영역들이라고 지칭된다는 점에 유의해야 한다. 또한, 도 4에는 Q 노드에 결합된 트랜지스터(202)의 컨택(416) 및 Vdd에 결합된 트랜지스터(206)의 컨택(418)이 도시되어 있다. 폴리실리콘 컨택(420)이 P-웰들(406 및 408) 사이의 트랜지스터(202)의 게이트 영역 위에 연장된다. 이와 유사하게, 트랜지스터(206)의 컨택(422)이 Vdd에 결합되고, 트랜지스터(206)의 컨택(424)이 Q_b 노드에 결합된다. 폴리실리콘 층(426)이 P-웰들(410 및 412) 사이의 트랜지스터(206)의 게이트 영역 위에 연장된다.
나머지 N채널 트랜지스터들은 N-웰 외부에 있는데, 트랜지스터 쌍들이 공통 N-웰을 공유한다. 트랜지스터들(204 및 210)은 N-웰들(426, 428, 및 430)을 이용하여 형성되는데, 각 트랜지스터는 N-웰(428) 및 Q 컨택(434)을 이용한다. 컨택(432)은 비트 라인(BL)에 결합되고, 컨택(436)은 접지 노드에 결합된다. 폴리실리콘 층(420)은 드레인 영역(426)과 드레인 영역(428) 사이의 트랜지스터(210)의 게이트 영역 위에 연장된다. 폴리실리콘 층(450)이 N-웰들(428 및 430) 사이의 트랜지스터(204)의 게이트 영역 위에 연장된다. 트랜지스터들(208 및 212)은 N-웰들(438, 440, 및 442)을 이용하여 형성되는데, 각 트랜지스터는 N-웰(440) 및 Q_b 컨택(446)을 이용한다. 컨택(444)은 비트 라인에 결합되고, 컨택(448)은 접지 노드에 결합된다. 폴리실리콘 층(449)이 N-웰들(438 및 440) 사이의 트랜지스터(212)의 게이트 영역 위에 연장된다. 폴리실리콘 층(426)은 또한 N-웰들(440 및 442) 사이의 트랜지스터(208)의 게이트 영역 위에 연장된다. 마지막으로, N-웰들 및 P-웰들을 갖는 기판 위의 금속 층에 형성된 전력 트레이스(456)가 N-층(404)에 의해 커버되는 영역의 외부 영역에 위치하는데, 도시된 바와 같이, 길이(L) 및 폭(W)을 갖는 N-웰이 더 작은 폭(W)을 갖고 이로써 전체적으로 더 작은 면적을 갖는 것을 가능하게 한다. 도 10 및 도 11을 참조하여 설명되는 바와 같이, N-웰(804)에 의해 정의되는 영역 위에 위치할 수 있는 다양한 인터커넥트 소자들이 N-웰에 의해 정의된 영역의 외부로 이동된다. N-웰에 의해 정의되는 영역 외부에 있는 금속 트레이스들 및 컨택 소자들과 같은 다양한 인터커넥트 소자들을 이동시키는 것은 메모리 셀의 전체 면적을 증가시키면서, 사이즈와 방사 이뮤니티 사이의 트레이드 오프는 사이즈 및 방사 이뮤니티를 위한 원하는 목적들에 기반하여 결정될 수 있다.
도 5를 보면, P-탭 및 사이즈가 축소된 도 2의 회로의 평면도가 도시되어 있다. 도 5의 실시예에 따르면, 접지에 결합된 컨택(504)을 갖는 P-탭(502) 및 접지에 결합된 컨택(508)을 갖는 P-탭(506)이 N-웰(404)의 각 측면에 구현된다. P-탭(502)은 여분 노드들 모두가 (도 6을 참조하여 이하 설명되는 바와 같이) 방사 스트라이크에 의해 영향을 받을 가능성을 감소시킬 것이고, P-탭(506)은 (N-웰(506)의 다른 측면에 있을 수 있는) 인접 메모리 셀의 트랜지스터에 대한 방사 스트라이크의 임팩트를 최소화하기 위해 채택될 수 있다.
도 2의 집적 회로의 단면도에 도시된 바와 같이, p-탭들(502 및 506)은 n-웰의 각 측면에 위치한다. p-탭들은 트랜지스터들을 위한 확산 영역들을 형성하는데 사용되는 동일한 프로세스를 이용하여 형성된다. 그러나, p-탭들이 트랜지스터들을 위한 확산 영역들보다 더 깊을 수 있다는 점이 이해되어야 한다. n-웰 근처에 P-탭들을 위치시키는 것은 소수 캐리어들이 전하를 저장하고 있는 노드들에 영향을 미치는 것을 방지하는 것을 돕는다. 더 구체적으로, 메모리 내의 n-웰의 양 측면에 p탭들을 위치시키는 것은, 예를 들어, 종래의 메모리 디바이스들에 비해 광전 기판 바이어스를 상당히 억제하고 SEU들을 감소시킨다. 광전 효과로 인해, SEU들의 레이트는 이온화 트랙(ionization track)이 n-웰 경계와 교차하는지 여부에 강하게 의존한다. p-탭들의 사용은 방사 스트라이크의 결과로서 생성된 소수 캐리어들의 효과를 상당히 감소시킨다.
더 구체적으로, 도 6의 단면도에 도시된 바와 같이, P-탭들(506)은 Q_b 노드에 결합된 N-웰(440)에 끌어당길 수 있는 양전하를 끌어당긴다. 즉, Q_b 노드가 논리 영(logical zero)을 저장하여 저전압인 경우, 방사 스트라이크로부터의 양전하는 Q_b 노드의 저전압을 변경할 수 있다. 도 6에 도시된 바와 같이, P-탭(502)을 제공함으로써, 메모리 셀에 저장된 데이터의 임의의 변형을 방지할 수 있다. 도 4, 도 5, 및 도 6이 6T와 관련되어 있지만, 방사 임팩트들의 효과들을 감소시키기 위한 다양한 기법들은 8T 메모리 셀 또는 여러 다른 메모리 셀에 구현될 수 있다.
도 7을 보면, 12T 메모리 소자의 회로도가 도시되어 있다. 도 7에 도시된 실시예에 따르면, 12T 셀은 Vdd와 접지 사이에 결합된 복수의 CMOS 트랜지스터 소자들을 포함한다. 특히, 트랜지스터(702)에 의해 비트 라인이 트랜지스터들(704 및 706)의 드레인들에 있는 Q_b 노드에 결합된다. 트랜지스터(703)에 의해 반전 비트 라인이 트랜지스터들(710 및 712)의 드레인들에 있는 QQ 노드에 결합된다. 비트 라인은 트랜지스터(714)에 의해 트랜지스터들(716 및 718)의 드레인들에 있는 QQ_b 노드에 결합된다. 트랜지스터(720)에 의해 반전 비트 라인이 트랜지스터들(722 및 724)의 드레인들에 있는 Q 노드에 결합된다. 워드 신호는 트랜지스터들(702, 708, 714, 및 720)의 게이트들에 결합되어 입력 데이터에 기반하여 Q 노드에서 적절한 출력 데이터를 발생시킨다. 점선 타원형에 도시된 제1 노드 쌍(Q 및 Q_b) 및 제2 노드 쌍(QQ 및 QQ_b)을 포함하는 노드 쌍들이 방사 임팩트에 의해 영향을 받으면, 메모리 셀에 저장된 데이터가 플립될 수 있다. 즉, Q 노드와 Q_b 노드 또는 QQ 노드와 QQ_b 노드와 연관 있는 트랜지스터들이 영향을 받으면, 메모리 셀에 의해 저장된 데이터는 영향을 받을 수 있다. 이하 더 상세히 설명되는 바와 같이, N-웰과 P-웰 모두에서의 특정한 트랜지스터 쌍들이 P-N 접합에 대한 자산의 위치로 인해 영향을 받기 쉽다.
도 8을 보면, 소정의 배열의 트랜지스터를 갖는 도 7의 회로의 평면도가 도시되어 있다. 도 8에 도시된 바와 같이, 도 7의 12T 셀의 반도체 부분(802)이 신규한 트랜지스터 배열을 제공하여 셀에 저장된 데이터의 업셋들을 감소시킨다. 12T 셀은 도 7의 p-채널 트랜지스터들을 위한 복수의 P-웰들(806 내지 813)을 갖는 N-웰(804)을 포함한다. 특히, P-웰(806)은 Vdd에 결합된 컨택(814)과 연관 있고, P-웰(807)은 Q 노드와 연관 있는 컨택(816)과 연관 있는데, 이로써 p-채널 트랜지스터(722)를 구현한다. P-웰(808)은 Vdd에 결합된 컨택(818)과 연관 있고, P-웰(809)은 Q_b 노드와 연관 있는 컨택(820)과 연관 있는데, 이로써 P-채널 트랜지스터(704)를 구현한다. P-웰(810)은 Vdd에 결합된 컨택(822)과 연관 있고, P-웰(811)은 QQ_b 노드와 연관 있는 컨택(824)과 연관 있는데, 이로써 p-채널 트랜지스터(716)를 구현한다. P-웰(812)은 Vdd에 결합된 컨택(826)과 연관 있고, P-웰(813)은 QQ 노드와 연관 있는 컨택(828)과 연관 있는데, 이로써 p-채널 트랜지스터(710)를 구현한다.
n-채널 트랜지스터들은 N-웰의 각 측면에 구현된다. 특히, N-웰 영역들(830, 831, 및 832)은 트랜지스터(702 및 706)를 구현하는 것을 가능하게 하는데, 여기서 컨택(834)이 N-웰(830)을 접지에 결합하고, 컨택(836)이 Q_b 노드를 N-웰(831)에 결합하고, 컨택(838)이 반전 비트 라인을 N-웰(832)에 결합한다. 이와 유사하게, N-웰 영역들(840, 841, 및 842)은 트랜지스터(708 및 712)를 구현하는 것을 가능하게 하는데, 여기서 컨택(844)이 N-웰(840)을 접지에 결합하고, 컨택(846)이 QQ 노드를 N-웰(841)에 결합하고, 컨택(848)이 비트 라인을 N-웰(842)에 결합한다.
N-웰 영역(804)의 다른 측면에서, N-웰 영역들(850, 851, 및 852)은 트랜지스터들(714 및 718)을 구현하는 것을 가능하게 하는데, 여기서 컨택(854)이 N-웰(850)을 접지에 결합하고, 컨택(856)이 QQ_b 노드를 N-웰(851)에 결합하고, 컨택(858)은 반전 비트 라인을 N-웰(852)에 결합한다. 이와 유사하게, N-웰 영역들(860, 861, 및 862)은 트랜지스터(720 및 724)를 구현하는 것을 가능하게 하는데, 여기서 컨택(864)이 N-웰(860)을 접지에 결합하고, 컨택(866)이 Q 노드를 N-웰(861)에 결합하고, 컨택(868)이 비트 라인을 N-웰(862)에 결합한다. 도 8의 배열은 또한 도 5 및 도 6을 참조하여 앞서 설명된 바와 같이 P-탭들(870 및 872)을 포함한다.
도 9을 보면, 개선된 방사 이뮤니티를 제공하는 소정의 트랜지스터 배열을 갖는 도 7의 회로의 평면도가 도시되어 있다. Q_b 및 QQ_b NMOS 확산들(또는 Q 및 QQ NMOS 확산들)이 N-웰에 인접하여 위치하면, N-웰에서의 스트라이크는 N-웰로부터 P-웰로 과도한 홀들을 드리프트함으로 인해 이들 NMOS에서의 기생 BJT 효과(parasitic BJT effect)의 온셋(onset)을 초래할 수 있다. 양자 모두가 OFF 상태에 있으면, 이 효과는 이들 노드 모두가 플립하게 할 수 있으며, 이는 12T 셀의 데이터의 플립을 초래한다. 트랜지스터 쌍들(724-716, 706-722, 712-704, 또는 718-710) 중 어느 하나가 동일한 스트라이크에 의해 동시에 부딪치면, 12T 셀에 저장된 데이터가 플립될 수 있다는 점에 유의해야 한다.
이들 쌍 중 2개(즉, 점선으로 도시된 718-710 및 706-722)가 도 8의 배열에 존재한다. 셀이 상태 0에 있는 경우(Q_b 및 QQ_b가 적절히 접지된 경우), Q_b 및 QQ_b이 취약하고, (Q NMOS 및 QQ NMOS가 취약한 경우) 상태 1보다 30배 높은 SER을 갖는다. 즉, N3-P2 및 N1-P0 트랜지스터 쌍들의 Q_b 및 QQ_b NMOS 확산들이 NW에 가깝게 놓이고, N3-P2 및 N1-P0 트랜지스터 쌍들이 오프이기 때문에, Q 및 QQ 노드들과 연관 있는 트랜지스터들보다 더 취약하다. 이들 N-웰 영향들에 대항하기 위해, P-웰에 있는 노드(Q_b)는 도 9의 회로에 도시된 바와 같이 N-웰(804)의 Q 노드로부터 멀어진다. 즉, 트랜지스터들(702 및 706)과 연관 있는 N-웰들(830, 831, 및 832)은 트랜지스터들(708 및 712)과 연관 있는 N-웰(840, 841, 및 842)로 대체된다. 따라서, 도 9의 배열은 저장 노드들(Q, Q_b, QQ, 및 QQ_b)의 이상적인 배치를 이용하여 12T 셀의 신규한 레이아웃을 제공한다. 도 9로부터 명확해지는 바와 같이, Q_b 및 QQ_b 노드들 모두가 N-웰(204)에 인접한 것은 아니다. 즉, Q_b 및 Q를 서로로부터 멀리 이동시킴으로써, N-웰(804)에서의 방사 스트라이크가 데이터 스위칭을 초래할 확률이 더 낮아진다.
도 10을 보면, 도 8의 배열에 따르고, 사이즈가 축소된 N-웰을 더 갖는 도 7의 회로의 평면도가 도시되어 있다. 도 8에 도시된 단일 워드 라인을 갖는 것 대신, N-웰(804)의 대향하는 측면들에 있는 트랜지스터들을 위한 별도의 워드 라인들(1002 및 1004)이 제공된다. N-웰(804)에 의해 정의된 영역 내에 있는 단일 워드 라인을 교체함으로써, N-웰의 대향하는 측면들에 있는 트랜지스터들을 위한 별도의 워드 라인들(1002 및 1004)의 사용은 폭이 축소되어 전체적으로 면적이 작은 N-웰을 가능하게 한다.
도 11을 보면, 도 10의 배열에 따르고, 전력 라인들(1102 및 1104)을 더 갖는 도 7의 회로의 평면도가 도시된다. 따라서, 도 11의 실시예는 N-웰에 의해 규정된 영역 외부에 전력 라인들(1002 및 1104)을 위치시킴으로써 더 축소된 사이즈의 N-웰을 제공한다. 도 11의 실시예는 또한 전술된 바와 같이, 트랜지스터들이 오프되는 경우 양전하가 상태 0에서 Q_b 및 QQ_b에 영향을 미치는 것을 방지하기 위해 P-탭들을 제공한다.
도 12의 실시예에 따르면, 도 11의 배열은 도시된 바와 같이 N-웰에 소정 배열의 P-타입 트랜지스터들을 제공하기 위해 더 최적화되어 있다. 노드들을 더 재배열함으로써, 트랜지스터 쌍(720-710)은 트랜지스터들(710 및 722)의 위치를 상호 변경함으로써 분리될 수 있으며, 이로써 SER을 훨씬 더 감소시킨다. 도 12에 도시된 바와 같이, QQ 노드 및 QQ_b는 더 이상 인접하고 있지 않다. 트랜지스터들의 새로운 배열이 면적을 희생했지만, 도 12의 배열은 방사 스트라이크가 여분 노드(Q_b 및 QQ_b) 모두에 영향을 미칠 가능성을 더 감소시킬 것이다.
도 13을 보면, 메모리 어레이에서 p-탭들을 보여주는 집적 회로의 평면도가 도시되어 있다. p-탭들은 n-웰의 길이를 연장하는 스트립들에 형성되는데, 각 p-탭은 복수의 메모리 셀과 연관되어 있다. 특히, 메모리 어레이의 부분(1302)은 도시된 바와 같이 n-웰(1306 및 1310)에 의해 분리된 p-웰들(1304, 1308, 및 1312)을 포함하는 n-웰들에 의해 분리된 p-웰들을 포함한다. 메모리 어레이의 부분(1302)은 점선들에 의해 지정된 6개의 메모리 셀들(1314-1324)을 포함한다. 도 13에 도시된 바와 같이, p-탭들(1326 및 1328)은 메모리 셀들(1314-1318)을 따라 연장되지만, p-탭들(1330 및 1332)은 메모리 셀들(1320-1324)을 따라 연장된다. 도 13에 더 도시된 바와 같이, p-웰의 양 측면에 있는 메모리 셀들을 위해 p-웰(1308)이 사용되기 때문에 p-웰들(1304 및 1312)은 p-웰(1308)보다 일반적으로 더 좁다.
그러나, 더 많은 메모리 셀들을 갖는 폭이 더 넓은 메모리 어레이의 경우, p-웰들(1304 및 1312)이 p-웰(1308)과 동일한 폭을 가질 수 있다는 점이 이해되어야 한다.
도 14를 보면, 대체 배열에 따르면 메모리 어레이에 p-탭들을 도시한 집적 회로의 평면도가 도시되어 있다. 도 14의 실시예에 따르면, n-웰(1402)은 p-웰 영역들(1404 및 1406) 사이에 위치하고, 접지에 결합된 p-탭(1408)이 n-웰(1402)을 둘러싼다. 도 14의 실시예가 6개의 메모리 셀들을 도시하고 있지만, 도시된 바와 같이 여러 추가적인 셀들이 메모리 어레이의 4개의 모든 측면에 제공될 수 있다는 점이 이해되어야 한다. n-웰(1402) 및 p-탭(1408)이 셀의 중심에 형성되지만, 소정의 메모리 셀을 위한 n-웰(1402) 및 p-탭(1408)이 메모리 셀과 연관 있는 트랜지스터들을 갖는 p-웰 영역에 대해 상이한 위치에 배치될 수 있다.
도 15를 보면, 일 실시예에 따른 메모리 셀의 단면도가 도시된다. 도 15a에 도시된 바와 같이, p-에피 층(104)이 p형 웨이퍼(102)에 형성된다. 도 15b에 도시된 바와 같이, 그 후 n-웰 영역(404) 및 p-웰 영역(106)이 형성된다. 도 15c에 도시된 바와 같이, 그 후 소스 및 드레인 소자들(404, 430, 및 440) 및 P-탭들(502 및 506)이 형성된다. 도 15d에 도시된 바와 같이, 그 후 소스 및 드레인 영역들 및 P-탭들을 위한 접촉 소자들이 형성된다. 그 후, 전력 트레이스(456) 및 컨택들을 형성하는 제1 금속 층, 유전체 층들에 의해 분리된 임의의 추가적인 금속 층들을 포함하는 금속 층들이 기판 위에 형성된다.
도 16을 보면, 일 실시예에 따른 프로그래머블 리소스들을 갖는 디바이스를 프로그래밍하기 위한 시스템의 블록도가 도시되어 있다. 특히, 메모리(1606)로부터 회로 설계(1604)를 수신하여 비휘발성 메모리(1606)에 저장되는 구성 비트스트림을 생성하도록 구성된다. 이하 더 상세히 설명되는 바와 같이, 회로 설계는 하드웨어 기술 언어(hardware description language, HDL)에 정의된 회로 설계와 같이 고레벨 설계일 수 있다. 또한, 컴퓨터는 비휘발성 메모리(1608)에 저장되어, 이하 도 17에 도시된 집적 회로와 같은 프로그래머블 집적 회로일 수 있는 집적 회로에게 제공되는 구성 비트스트림을 생성하는 소프트웨어를 실행하도록 구성될 수 있다.
도 17을 보면, 도 2 내지 도 16의 회로들을 포함하는 프로그래머블 리소스들을 갖는 디바이스의 블록도가 도시되어 있다. 프로그래머블 리소스들을 갖는 애플리케이션 특정 집적 회로(application specific integrated circuit, ASIC)와 같은 임의의 타입의 집적 회로 디바이스에 프로그래머블 리소스들을 갖는 디바이스들이 구현될 수 있지만, 다른 디바이스들은 전용 프로그래머블 논리 디바이스들(programmable logic devices, PLDs)을 포함한다. 다른 타입의 PLD는 복합 프로그래머블 논리 디바이스(complex programmable logic device, CPLD)이다. CPLD는 인터커넥트 스위치 매트릭스에 의해 입출력(I/O) 리소스들에 함께 연결된 2 이상의 “기능 블록들”을 포함한다. CPLD의 각각의 기능 블록은 프로그래머블 논리 어레이(programmable logic array, PLA) 또는 프로그래머블 어레이 논리(programmable array logic, PAL) 디바이스들에 사용된 것과 유사한 2-레벨 AND/OR 구조를 포함한다. 다른 타입의 PLD는 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA)이다. 통상적인 FPGA에서, 구성 가능 논리 블록들(configurable logic blocks, CLBs)의 어레이가 프로그래머블 입출력 블록들(input/output blocks, IOBs)에 결합된다. CLB들 및 IOB들은 프로그래머블 라우팅 리소스들의 계층에 의해 상호 연결된다. 이들 CLB, IOB, 및 프로그래머블 라우팅 리소스들은 통상적으로 오프-칩 메모리로부터 FPGA의 구성 메모리 셀들로 구성 비트스트림을 로드함으로써 커스터마이즈화된다. 이들 타입의 프로그래머블 논리 디바이스들 모두의 경우, 디바이스의 기능성이 그 목적을 위한 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트들에 의해 제어된다. 구성 데이터 비트들은 휘발성 메모리(예를 들어, FPGA들 및 일부 CPLD들에서와 같이 정적 메모리 셀들), 비휘발성 메모리(예를 들어, 일부 CPLD에서와 같이 플래시 메모리), 또는 임의의 다른 타입의 메모리 셀에 저장될 수 있다.
도 17의 디바이스는 멀티-기가비트 트랜시버들(multi-gigabit transceivers, MGTs; 1701), CLB들(1702), 랜덤 액세스 메모리 블록들(random access memory blocks, BRAMs; 1703), 입출력 블록들(input/output blocks, IOBs; 1704), 구성 및 클럭 로직(configuration and clocking logic, CONFIG/CLOCKS; 1705), 디지털 신호 프로세싱 블록들(digital signal processing blocks, DSPs; 1706), 특수 입출력 블록들(specialized input/output blocks, I/O; 1707), 및 디지털 클럭 관리자들, 아날로그-디지털 컨버터들, 시스템 모니터링 로직 등을 포함하는 다수의 상이한 프로그래머블 타일을 갖는 FPGA 아키텍처(1400)를 포함한다. 또한, 여러 FPGA는, 예를 들어 소프트웨어 애플리케이션을 구현하는데 사용될 수 있는 전용 프로세서 블록들(dedicated processor blocks, PROC; 1710)을 포함한다.
일부 FPGA들에서, 각각의 프로그래머블 타일은 각각의 인접 타일에 있는 대응 인터커넥트 소자로의/로부터의 표준 연결들을 갖는 프로그래머블 인터커넥트 소자(programmable interconnect element, INT; 1711)를 포함한다. 그러므로, 함께 취해진 프로그래머블 인터커넥트 소자들은 예시된 FPGA를 위한 프로그래머블 인터커넥트 구조를 구현한다. 프로그래머블 인터커넥트 소자(1711)는 또한 도 17의 상부에 포함된 예시들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래머블 논리 소자로의/로부터의 연결들을 포함한다.
예를 들어, CLB(1702)는 단일 프로그래머블 인터커넥트 소자(1711)뿐 아니라 사용자 로직을 구현하기 위해 프로그래밍될 수 있는 구성 가능 논리 소자(configurable logic element, CLE; 1712)를 포함할 수 있다. BRAM(1703)은 하나 이상의 프로그래머블 인터커넥트 소자들뿐 아니라 BRAM 논리 소자(BRAM logic element, BRL; 1713)를 포함할 수 있다. BRAM은 구성 논리 블록의 분산 RAM과 분리된 전용 메모리를 포함한다. 통상적으로, 타일 내에 포함된 인터커넥트 소자들의 개수는 타일의 높이에 의존한다. 도시된 실시예에서, BRAM 타일은 5개의 CLB와 동일한 높이를 갖지만, 다른 개수가 사용될 수도 있다. DSP 타일(1706)은 적절한 개수의 프로그래머블 인터커넥트 소자들뿐 아니라 DSP 논리 소자(DSP logic element, DSPL; 1714)를 포함할 수 있다. IOB(1704)는 예를 들어, 프로그래머블 인터커넥트 소자(1711)의 일례뿐 아니라 입출력 논리 소자(input/output logic element, IOL)의 2가지 예시를 포함할 수 있다. 디바이스의 연결부들의 위치는 그 목적을 위한 디바이스에 제공되는 구성 비트스트림의 구성 데이터 비트들에 의해 제어된다. 구성 비트스트림의 비트들에 응답하는 프로그래머블 인터커넥트들은 프로그래머블 로직에 구현된 회로들 또는 BRAM들 또는 프로세서와 같은 다른 회로들에 다양한 신호들을 결합하기 위해 인터커넥트 라인들을 포함하는 연결부들이 사용될 수 있게 한다.
도시된 실시예에서, 다이(die)의 중심 근처의 컬럼 면적(columnar area)은 구성, 클럭, 및 다른 제어 로직에 사용된다. 이러한 컬럼으로부터 연장되는 구성/클럭(config/clock) 분산 영역들(1409)은 FPGA의 아래의 전역에 클럭들 및 구성 신호들을 분산시키기 위해 사용된다. 도 17에 예시된 아키텍처를 활용하는 일부 FPGA들은 FPGA의 큰 부분을 차지하는 정사각형 컬럼 구조를 방해하는 추가적인 논리 블록들을 포함한다. 추가적인 로직 블록들은 프로그래머블 블록들 및/또는 전용 로직일 수 있다. 예를 들어, 도 17에 도시된 프로세서 블록(processor block, PROC; 110)은 여러 CLB 및 BRAM의 여러 컬럼들에 걸쳐 있다.
도 17은 예시적인 FPGA 아키텍처만을 예시하려 한다는 점에 유의한다. 컬럼 내의 논리 블록들의 개수, 컬럼들의 상대적 폭, 컬럼들의 개수 및 순서, 컬럼들에 포함된 로직 블록들의 타입, 논리 블록들의 상대적 사이즈, 및 도 17의 상단에 포함된 인터커넥트/논리 구현물들은 완전히 예시적이다. 예를 들어, 실제 FPGA에서, 사용자 로직의 효율적인 구현을 용이하게 하기 위해 CLB들이 나타낼 때마다 CLB들의 2 이상의 인접 컬럼이 통상적으로 포함된다. 도 17의 실시예가 프로그래머블 리소스들을 갖는 집적 회로와 관련되어 있지만, 이하 더 상세히 개시된 회로들 및 방법들이 임의의 타입의 ASIC에서 구현될 수 있다는 점이 이해되어야 한다.
도 18을 보면, 도 17의 디바이스의 구성 가능 논리 소자의 블록도가 도시되어 있다. 특히, 도 18은 도 17의 구성 논리 블록(1702)의 구성 가능 논리 소자를 간략한 형태로 예시한다. 도 18의 실시예에서, 슬라이스 M(1801)은 6개의 데이터 입력 단자들(A1-A6, B1-B6, C1-C6, 및 D1-D6)에 의해 각각 구동되는 4개의 룩업 테이블(lookup table, LUTM; 1801A-1801D)을 포함하고, 각각은 2개의 LUT 출력 신호들(O5 및 06)을 제공한다. LUT들(1801A 및 1801D)로부터의 O6 출력 단자들은 각각 슬라이스 출력 단자들(A-D)을 구동한다. LUT 데이터 입력 신호들은 프로그래머블 인터커넥트 소자(1811)에 의해 구현될 수 있는 입력 멀티플렉서(input multiplexer)들을 통해 FPGA 인터커넥트 구조체에 의해 공급되고, LUT 출력 신호들 또한 인터커넥트 구조체에 공급된다. 슬라이스 M은 또한 출력 단자들(AMUX-DMUX)을 구동하는 출력 선택 멀티플렉서들(1811A-1811D); 메모리 소자들(1802A-1802D)의 데이터 입력 단자들을 구동하는 멀티플렉서들(1812A-1812D); 결합 멀티플렉서(1816, 1818, 및 1819); 바운스 멀티플렉서 회로들(bounce multiplexer circuits; 1822-1823); (입력 클럭 경로 상에 옵션으로서 반전(inversion)을 함께 제공하는) 인버터(1805) 및 멀티플렉서(1806)에 의해 표현되는 회로; 및 멀티플렉서들(1814A-1814D, 1815A-1815D, 및 1820-1821) 및 배타적 OR 게이트들(1813A-1813D)을 포함한다. 이들 소자 모두는 도 18에 도시된 바와 같이 함께 결합된다. 선택 입력들이 도 18에 예시된 멀티플렉서들에 대해 도시되어 있지 않은 경우, 선택 입력들은 구성 메모리 셀들에 의해 제어된다. 즉, 구성 메모리 셀들에 저장된 구성 비트스트림의 구성 비트들은 멀티플렉서들의 선택 입력들에 결합되어 멀티플렉서들에 대한 정확한 입력들을 선택한다. 널리 알려진 이들 구성 메모리 셀들은 명확성을 위해 여기에서의 다른 선택된 도면들뿐 아니라 도 18로부터 생략되었다.
도시된 실시예에서, 각각의 메모리 소자(1802A-1802D)는 동기식 또는 비동기식 플립-플롭(flip-flop) 또는 랫치(latch)로서 기능하도록 프로그래밍될 수 있다. 동기/비동기(Sync/Asynch) 선택 회로(1803)를 프로그래밍함으로써 슬라이스에서의 4개의 모든 메모리 소자들에 대해 동기식 기능성과 비동기식 기능성 사이의 선택이 행해진다. S/R(설정/재설정) 입력 신호가 설정 기능을 제공하도록 메모리 소자가 프로그래밍되는 경우, REV 입력 단자는 재설정 기능을 제공한다. S/R 입력 신호가 재설정 기능을 제공하도록 메모리 소자가 프로그래밍되는 경우, REV 입력 단자는 설정 기능을 제공한다.
메모리 소자들(1802A-1802D)은 예를 들어, 글로벌 클럭 네트워크 또는 인터커넥트 구조체에 의해 제공될 수 있는 클럭 신호(CK)에 의해 클러킹된다. 이러한 프로그래머블 메모리 소자들은 FPGA 설계 분야에 널리 알려져 있다. 각 메모리 소자(1802A-1802D)는 인터커넥트 구조체에 등록 출력 신호(AQ-DQ)를 제공한다. 각각의 LUT(1801A-1801D)가 2개의 출력 신호(O5 및 O6)을 제공하기 때문에, LUT는 5개의 공유 입력 신호들(IN1-IN5)을 갖는 5-입력 LUT들 또는 입력 신호들(IN1-IN6)을 갖는 6-입력 LUT로서 기능하도록 구성될 수 있다.
도 18의 실시예에서, 각각의 LUTM(1801A-1801D)는 여러 모드 중 어느 하나에서 기능할 수 있다. 룩업 테이블 모드의 경우, 각각의 LUT는 입력 멀티플렉서들을 통해 FPGA 인터커넥트 구조체에 의해 공급되는 6개의 데이터 입력 신호들(IN1-IN6)을 갖는다. 64 데이터 값들 중 하나는 신호들(IN1-IN6)의 값들에 기반하여 구성 메모리 셀들로부터 프로그래밍 가능하게 선택된다. RAM 모드의 경우, 각각의 LUT는 단일 64-비트 RAM 또는 공유 어드레싱을 갖는 2개의 32-비트 RAM으로서 기능한다. RAM 기입 데이터는 입력 단자(DI1)을 통해(LUT들(1801 A-1801C)을 위한 멀티플렉서들(1817A-1817C)을 통해) 64비트 RAM에게 공급되거나, 입력 단자들(DI1 및 DI2)을 통해 2개의 32-비트 RAM들에게 공급된다. LUT RAM들에서의 RAM 기입 동작들은 멀티플렉서(1806)로부터의 클럭 신호(clock signal, CK)에 의하고, 클럭 인에이블 신호(CE) 또는 기입 인에이블 신호(WE)를 선택적으로 통과시키는 멀티플렉서(1807)로부터의 기입 인에이블 신호(write enable signal, WEN)에 의해 제어된다. 시프트 레지스터 모드에서, 각각의 LUT는 2개의 16비트 시프트 레지스터들로서 기능하거나, 단일 32-비트 시프트 레지스터를 생성하기 위해 일렬로 결합된 2개의 16-비트 시프트 레지스터들과 함께 기능한다. 시프트-인 신호들은 인력 단자들(DI1 및 DI2) 중 하나 또는 양자 모두를 통해 제공된다. 16-비트 및 32-비트 시프트 아웃 신호들은 LUT 출력 단자들을 통해 제공될 수 있고, 32-비트 시프트 아웃 신호는 또한 LUT 출력 단자(MC31)를 통해 더 직접적으로 제공될 수 있다. LUT(1801A)의 32비트 시프트 아웃 신호(MC31)는 또한 출력 선택 멀티플렉서(1811D) 및 CLE 출력 단자(DMUX)를 통해 시프트 레지스터 체이닝(chaining)을 위한 일반 인터커넥트 구조체에 제공될 수 있다. 따라서, 전술된 회로들 및 방법들은 도 17 및 도 18의 디바이스와 같은 디바이스 또는 임의의 다른 적절한 디바이스에서 구현될 수 있다.
도 19를 보면, 흐름도는 집적 회로를 구현하는 방법을 도시한다. 특히, 단계(1902)에서, P-웰에 형성된 n형 트랜지스터들 및 형성된 P형 트랜지스터들을 갖는 메모리 셀이 N-웰에 제공된다. 단계(1904)에서, N-웰의 면적은 N-웰에 의해 정의된 영역 내에 있을 것으로 요구되지 않는 메모리 셀의 임의의 메모리 셀의 임의의 회로 소자들을 N-웰의 외부에 위치시킴으로써 최소화된다. 단계(1906)에서, P-탭들은 N-웰의 하나 이상의 측면들에 제공된다. 단계(1908)에서, P-웰의 트랜지스터들은 소정의 트랜지스터 쌍들 사이의 거리를 증가시키도록 위치한다. 단계(1910)에서, N-웰의 트랜지스터들은 소정의 트랜지스터 쌍들 사이의 거리를 감소시키도록 위치한다.
도 20을 보면, 흐름도는 집적 회로를 형성하는 방법을 도시한다. 특히, 단계(2002)에서, 기판이 제공된다. 단계(2004)에서, 메모리 셀의 N형 트랜지스터들을 갖는 P-웰이 기판에 형성된다. 단계(2006)에서, 메모리 셀의 P형 트랜지스터들을 갖는 N-웰 또한 기판에 형성되는데, 여기서 제1 노드 쌍과 연관 있는 N형 트랜지스터들은 제2 노드 쌍과 연관 있는 N형 트랜지스터에 의해 분리된다. 단계(2008)에서, N-웰에 의해 점유되는 영역 내에 있도록 요구되지 않은 메모리 셀의 소자들은 N-웰의 외부에 형성된다.
그러므로, 방사 이뮤니티가 개선된 새로운 집적 회로 및 집적 회로를 구현하는 방법이 설명되었음은 물론이다. 개시된 발명을 통합하는 수많은 변형예 및 균등물이 존재하는 것으로 보일 수 있다는 점이 당업자에 의해 당연히 여겨질 것이다. 결과적으로, 본 발명은 전술된 실시예들에 의해 한정되지 않으며, 단지 다음의 청구항에 의해서만 한정된다.
102: p형 웨이퍼 104: p-에피 층
106: p-웰 108: n-웰
404: n-웰 1304: p-웰
1306: n-웰 1308: p-웰
1310: n-웰 1312: p-웰
1402: n-웰 1404: p-웰 영역
1406: p-웰 영역 1602: 컴퓨터
1604: 회로 설계 1608: 비휘발성 메모리
1610: 프로그래머블 리소스들을 갖는 집적 회로 디바이스
1709: 구성/클럭 분배

Claims (15)

  1. 개선된 방사 이뮤니티(radiation immunity)를 갖는 집적 회로에 있어서,
    기판;
    상기 기판 상에 형성되고, 중복된(redundant) 노드들을 갖는 메모리 셀의 N형 트랜지스터들을 갖는 P-웰; 및
    상기 기판 상에서 상기 메모리 셀 내에 형성되고, 상기 메모리 셀의 적어도 4개의 P형 트랜지스터들을 갖는 단일 N-웰
    을 포함하고,
    상기 메모리 셀은 제1 노드 쌍 및 제2 노드 쌍을 갖고, 상기 제2 노드 쌍과 연관된 N형 트랜지스터를 형성하는 상기 P-웰 내의 N-웰 영역들은, 상기 제1 노드 쌍의 노드와 연관된 P형 트랜지스터를 형성하는 상기 단일 N-웰 내의 P-웰 영역들과, 상기 제1 노드 쌍의 또 다른 노드와 연관된 N형 트랜지스터를 형성하는 상기 P-웰 내의 N-웰 영역들 사이에 위치하는 것인, 집적 회로.
  2. 제1항에 있어서,
    상기 단일 N-웰의 제1 측면 상의 제1 P-탭 및 상기 단일 N-웰의 제2 측면 상의 제2 P-탭을 더 포함하는 것인, 집적 회로.
  3. 제2항에 있어서,
    상기 메모리 셀은 12 트랜지스터 메모리 셀이고, 상기 단일 N-웰의 제1 측면 상에 그리고 상기 단일 N-웰의 제2 측면 상에 N형 트랜지스터들을 포함하며,
    상기 집적 회로는, 상기 단일 N-웰의 제1 측면 상의 트랜지스터들과 연관된 제1 워드 라인 컨택(contact) 및 상기 단일 N-웰의 제2 측면 상의 N형 트랜지스터들과 연관된 제2 워드 라인 컨택을 더 포함하는 것인, 집적 회로.
  4. 제1항에 있어서,
    상기 P형 트랜지스터들은 상기 제1 노드 쌍과 연관된 트랜지스터들 사이의 거리를 최대화하도록 상기 단일 N-웰 내에 위치하는 것인, 집적 회로.
  5. 개선된 방사 이뮤니티를 갖는 집적 회로를 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 P-웰 - 상기 P-웰은 중복된(redundant) 노드들을 갖는 메모리 셀의 N형 트랜지스터들을 가짐 - 을 형성하는 단계; 및
    상기 기판 상에서 상기 메모리 셀 내에 단일 N-웰 - 상기 단일 N-웰은 상기 메모리 셀의 적어도 4개의 P형 트랜지스터들을 가짐 - 을 형성하는 단계
    를 포함하고,
    상기 메모리 셀은 제1 노드 쌍 및 제2 노드 쌍을 갖고, 상기 제2 노드 쌍과 연관된 N형 트랜지스터를 형성하는 상기 P-웰 내의 N-웰 영역들은, 상기 제1 노드 쌍의 노드와 연관된 P형 트랜지스터를 형성하는 상기 단일 N-웰 내의 P-웰 영역들과, 상기 제1 노드 쌍의 또 다른 노드와 연관된 N형 트랜지스터를 형성하는 상기 P-웰 내의 N-웰 영역들 사이에 위치하는 것인, 집적 회로를 형성하는 방법.
  6. 제5항에 있어서,
    상기 단일 N-웰에 의해 정의된 영역 내에 있도록 요구되지 않는 상기 메모리 셀의 소자들을 상기 단일 N-웰의 외부에 형성하는 단계를 더 포함하는 것인, 집적 회로를 형성하는 방법.
  7. 제5항에 있어서,
    상기 단일 N-웰에 의해 정의된 영역의 외부에 Vdd 트레이스를 형성하는 단계를 더 포함하는 것인, 집적 회로를 형성하는 방법.
  8. 제5항에 있어서,
    상기 메모리 셀의 상기 단일 N-웰 및 상기 P-웰을 형성하는 단계는, 상기 단일 N-웰의 제1 측면 상의 제1 P-탭 및 상기 단일 N-웰의 제1 측면에 대향하는 상기 단일 N-웰의 제2 측면 상의 제2 P-탭을 포함하는 12 트랜지스터 메모리 셀을 형성하는 단계를 포함하는 것인, 집적 회로를 형성하는 방법.
  9. 제8항에 있어서,
    상기 12 트랜지스터 메모리 셀을 형성하는 단계는, 상기 단일 N-웰의 제1 측면 상에 그리고 상기 단일 N-웰의 제2 측면 상에 N형 트랜지스터들을 형성하는 단계를 포함하고,
    상기 방법은, 상기 단일 N-웰의 제1 측면 상에 제1 워드 라인 컨택을 그리고 상기 단일 N-웰의 제2 측면 상에 제2 워드 라인 컨택을 형성하는 단계를 더 포함하는 것인, 집적 회로를 형성하는 방법.
  10. 제8항에 있어서,
    상기 단일 N-웰에 의해 정의된 영역의 외부에 위치하는 Vdd 트레이스를 형성하는 단계를 더 포함하는 것인, 집적 회로를 형성하는 방법.
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