CN110752841A - 一种高可靠性可自恢复的锁存器结构 - Google Patents

Abstract

本发明涉及一种高可靠性可自恢复的锁存器结构，提出了一个新型的脉冲锁存单元和一个新型的自恢复反相单元的连接方式，在结构上实现了对内部节点和外部输出节点的加固，实现了对单粒子翻转的免疫功能。该锁存器采用钟控技术、高速通路和较少数量的晶体管，降低了锁存器的开销，提高了电路性能。本发明适用于高可靠性的集成电路与系统，可应用于对锁存器的可靠性及综合开销要求较高的领域。

Description

一种高可靠性可自恢复的锁存器结构

技术领域

本发明涉及集成电路抗单粒子翻转加固技术领域，尤其涉及一种高可靠性可自恢复的锁存器结构。

背景技术

数字集成电路被广泛应用于航空航天等领域。随着半导体工艺的快速发展，晶体管的特征尺寸不断减小，集成电路的工作电压不断下降，电路节点的逻辑状态发生翻转的临界电荷也随之降低，数字集成电路越来越容易受到空间辐射影响而发生单粒子翻转的现象。

单粒子翻转是指半导体器件灵敏区中某个节点受到干扰而发生逻辑值由0变为1或由1变为0的一种逻辑状态发生翻转的现象，是一种常见的暂态错误。在这种暂态错误下，会导致系统功能发生紊乱，严重时会造成事故。因此，提高半导体器件中敏感节点容忍单粒子翻转的能力至关重要。锁存器作为基本的具有存储结构的时序电路单元，长时间工作于空间辐射环境中，因此，对锁存器进行必要的单粒子翻转的加固设计，对于提高集成电路的可靠性具有重要意义。

目前针对锁存器的抗单粒子翻转加固设计，存在的主要问题是：对于锁存器的输出端节点,当其发生单粒子翻转时,锁存器输出端将保持为错误的逻辑值,不能实现对单粒子翻转的自恢复，即不能保证所有节点均能够在线自恢复，或者虽然能够实现对单粒子翻转的完全容忍,但是锁存器的面积开销大、功耗大并存在一定的传输延时。

发明内容

本发明所要解决的技术问题是针对背景技术中所涉及到的缺陷，提供一种高可靠性可自恢复的锁存器结构。

本发明为解决上述技术问题采用以下技术方案：

一种高可靠性可自恢复的锁存器结构，包含第一传输门、第二传输门、第一脉冲锁存单元、第二脉冲锁存单元和自恢复反相单元；

所述第一传输门的信号输入端和第二传输门的信号输入端相连，且第一传输门和第二传输门的两个门控端均分别接外界时钟信号、外界反相时钟信号；

所述第一脉冲锁存单元、第二脉冲锁存单元均包含第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和门控单元；其中，所述门控单元包含第一输入端、第二输入端和反相输出端，其中，第二输入端用于输入外界反相时钟信号，反相输出端用于将第一信号输入端输入的信号反相输出；

所述第一NMOS管的源极分别和所述第二PMOS管的源极、门控单元的第一输入端、第一NMOS管的栅极、第二PMOS管的栅极相连，第一NMOS管的漏极和所述第一PMOS管的漏极相连；

所述第一PMOS管的源极连接外部电源，栅极分别和所述第二NMOS管的栅极、门口单元的反相输出端相连；

所述第二PMOS管的漏极和所述第二NMOS管的源极相连；所述第二NMOS管的源极接地；

所述第一脉冲锁存单元中第一NMOS管的源极和所述第一传输门的信号输出端相连，第二脉冲锁存单元中第一NMOS管的源极和所述第二传输门的信号输出端相连；

所述自恢复反相单元包含第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管和第七NMOS管；

所述第五PMOS管的源极连接外界电源，漏极和第六PMOS管的源极相连，栅极分别和第七PMOS管的漏极、第五NMOS管的漏极、第七NMOS管的栅极相连；

所述第六PMOS管的栅极和所述第五NMOS管的栅极相连、漏极和所述第七PMOS管的源极相连；

所述第六NMOS管的栅极和所述第七PMOS管的栅极相连，漏极和所述第五NMOS管的源极相连，源极和所述第七NMOS管的漏极相连；

所述第七NMOS管的源极接地；

所述第六PMOS管的栅极和所述第一脉冲锁存单元中门控单元的第一输入端相连，第七PMOS管的栅极和所述第二脉冲锁存单元中门控单元的第一输入端相连。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

本发明提出了一个新型的脉冲锁存反相单元和一个新型的自恢复反相单元的连接方式，在结构上实现了对内部节点和输出节点的加固，实现了对单粒子翻转的免疫功能。该锁存器结构采用了两个传输门，两个新型的脉冲锁存反相单元和两个新型的自恢复反相单元结构，有效的确保了单粒子翻转的加固效率，同时采用钟控技术、高速通路和较少数量的晶体管，降低了锁存器的面积和功耗开销。

附图说明

图1为本发明所述的高可靠性可自恢复的锁存器的电路原理图；

图2为本发明所述的脉冲锁存单元的电路原理图；

图3为本发明所述的自恢复反相单元的电路原理图；

图4为本发明所述的自恢复反相单元的真值表。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述。

本发明可以以许多不同的形式实现，而不应当认为限于这里所述的实施例。相反，提供这些实施例以便使本公开透彻且完整，并且将向本领域技术人员充分表达本发明的范围。在附图中，为了清楚起见放大了组件。

如图1所示，本发明公开了一种高可靠性可自恢复的锁存器结构，包含第一传输门、第二传输门、第一脉冲锁存单元、第二脉冲锁存单元和自恢复反相单元；其内部设有六个节点d1、d2、d3、d4、d5、和d6，一个外部数据输入节点D，一个外部数据输出节点Q。第一传输门的信号输入端和第二传输门的信号输入端相连，且第一传输门和第二传输门的两个门控端均分别接外界时钟信号、外界反相时钟信号。

如图2所示，第一脉冲锁存单元、第二脉冲锁存单元均包含第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和门控单元组成；其中，门控单元具有将输入信号反相输出的作用；脉冲锁存单元电路内含有信号输入端I、反相时钟信号输入端CLKB和信号输出端OUT；第一NMOS管的源极和第二PMOS管的源极相连，连接点即为脉冲锁存单元的信号输入端，门控单元的反相时钟信号输入端CLKB即为脉冲锁存单元的反相时钟信号输入端CLKB，第一NMOS管的源极、第二PMOS管的源极、第一NMOS管的栅极、第二PMOS管的栅极和门控单元的信号输入端相连，连接点即为脉冲锁存单元的信号输出端；第一PMOS管的源极连接电源VDD，第一PMOS管的漏极和第一NMOS管的漏极相连，第一NMOS管的源极和第二PMOS管的源极相连，第二PMOS管的漏极和第二NMOS管的漏极相连，第二NMOS管的源极接地，门控单元的信号输出端与第一PMOS管的栅极和第二NMOS管的栅极相连。

第一脉冲锁存单元中第一NMOS管的源极和所述第一传输门的信号输出端相连，第二脉冲锁存单元中第一NMOS管的源极和所述第二传输门的信号输出端相连。

如图3所示，自恢复反相单元电路包含第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成；自恢复锁存单元电路内含有第一信号输入端I1、第二信号输入端I2和信号输出端OUT；第六PMOS管的栅极和第五NMOS管的栅极相连，连接点即为自恢复反相单元的第一信号输入端I1，第七PMOS管的栅极和第六NMOS管的栅极相连，连接点即为自恢复反相单元的第二信号输入端I2，第五PMOS管的栅极和第七NMOS管的栅极相连，连接点即为自恢复反相单元的信号输出端OUT；第五PMOS管的源极连接电源VDD，第五PMOS管的漏极和第六PMOS管的源极相连，第六PMOS管的漏极和第七PMOS管的源极相连，第七PMOS管的漏极和第五NMOS管的漏极相连，第五NMOS管的源极和第六NMOS管漏极相连，第六NMOS管的源极和第七NMOS管漏极相连，第七NMOS管的源极接地。

第六PMOS管的栅极和所述第一脉冲锁存单元中门控单元的第一输入端相连，第七PMOS管的栅极和所述第二脉冲锁存单元中门控单元的第一输入端相连。

本发明所提出的自恢复反相单元的真值表如图4所示，由该表可知，当第一信号输入端I1和第二信号输入端I2逻辑值相同时，信号输出端OUT将输出与其相反的逻辑值；当第一信号输入端I1和第二信号输入端I2的逻辑值不同时，信号输出端OUT将进入保持状态，输出先前状态下的逻辑值。

下面对本发明所提出的抗单粒子翻转可自恢复的锁存器的工作原理进行说明，具体的工作原理如下：

当时钟信号CLK为高电平，反相时钟信号CLKB为低电平时，锁存器处于透明模式，此时，第一传输门、第二传输门、第一脉冲锁存单元的门控单元和第二脉冲锁存单元的门控单元均处于导通状态，节点D被分成两个节点：d5和d6，锁存器的数据输入端D端口输入的信号通过高速通路直接传输到信号输出端Q端口，第一脉冲锁存单元、第二脉冲锁存单元和自恢复反相单元的全部输入和输出信号可知；通过高速通路减少了传播延时，并采用了钟控技术，可降低功耗开销。

当时钟信号CLK为低电平，反相时钟信号CLKB为高电平时，锁存器处于锁存模式，此时，第一传输门、第二传输门、第一脉冲锁存单元的门控单元和第二脉冲锁存单元的门控单元全部处于关闭状态，此时脉冲锁存单元将实现数据的锁存功能，d5和d6分别被第一脉冲锁存单元和第二脉冲锁存单元锁存，且全部的内部节点相互分离，当其中任意一个节点受到单粒子翻转时，都会被隔离，不至于影响输出，从而保证逻辑正确。

下面对本发明发提出的锁存器的抗单粒子翻转可自恢复的原理进行说明，具体的说明如下：

单粒子翻转发生在锁存器的锁存模式下，在提出的电路中，全部可能发生单粒子翻转的敏感节点有：d1、d2、d3、d4、d5、d6和Q；

（1）当节点d1或d2发生单粒子翻转时，d5将会进入高阻抗状态，保持先前的逻辑值，因此，输出端Q将不会被影响；

（2）当节点d3或d4发生单粒子翻转时，d6将会进入高阻抗状态，保持先前的逻辑值，因此，输出端Q将不会被影响；

（3）当节点d5或d6发生单粒子翻转时，Q将会进入高阻抗状态，保持先前的逻辑值，锁存器的输出端将不会被影响；

（4）当节点Q发生单粒子翻转时，由于第五PMOS管和第七NMOS管自身的反馈特性，节点Q的值将迅速被纠正，且需强调的是，该反馈机制只有在自恢复反相单元输出节点受到干扰时才开启，进一步降低了构建锁存模块的硬件和功耗开销。

综上所述，本发明提供了一种高可靠性可自恢复锁存器的结构，提高了锁存器电路的可靠性，采用钟控技术、高速通路和较少数量的晶体管降低了锁存器的面积和功耗开销。该发明适用于高可靠性的集成电路与系统，可广泛应用于对锁存器可靠性及综合开销要求较高的领域。

本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种高可靠性可自恢复的锁存器结构，其特征在于，包含第一传输门、第二传输门、第一脉冲锁存单元、第二脉冲锁存单元和自恢复反相单元；

所述第一传输门的信号输入端和第二传输门的信号输入端相连，且第一传输门和第二传输门的两个门控端均分别接外界时钟信号、外界反相时钟信号；

所述第一脉冲锁存单元、第二脉冲锁存单元均包含第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和门控单元；其中，所述门控单元包含第一输入端、第二输入端和反相输出端，其中，第二输入端用于输入外界反相时钟信号，反相输出端用于将第一信号输入端输入的信号反相输出；

所述第一NMOS管的源极分别和所述第二PMOS管的源极、门控单元的第一输入端、第一NMOS管的栅极、第二PMOS管的栅极相连，第一NMOS管的漏极和所述第一PMOS管的漏极相连；

所述第一PMOS管的源极连接外部电源，栅极分别和所述第二NMOS管的栅极、门口单元的反相输出端相连；

所述第二PMOS管的漏极和所述第二NMOS管的源极相连；所述第二NMOS管的源极接地；

所述第一脉冲锁存单元中第一NMOS管的源极和所述第一传输门的信号输出端相连，第二脉冲锁存单元中第一NMOS管的源极和所述第二传输门的信号输出端相连；

所述自恢复反相单元包含第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管和第七NMOS管；

所述第五PMOS管的源极连接外界电源，漏极和第六PMOS管的源极相连，栅极分别和第七PMOS管的漏极、第五NMOS管的漏极、第七NMOS管的栅极相连；

所述第六PMOS管的栅极和所述第五NMOS管的栅极相连、漏极和所述第七PMOS管的源极相连；

所述第六NMOS管的栅极和所述第七PMOS管的栅极相连，漏极和所述第五NMOS管的源极相连，源极和所述第七NMOS管的漏极相连；

所述第七NMOS管的源极接地；

所述第六PMOS管的栅极和所述第一脉冲锁存单元中门控单元的第一输入端相连，第七PMOS管的栅极和所述第二脉冲锁存单元中门控单元的第一输入端相连。

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