CN106533420A - 一种抗单粒子翻转的锁存器 - Google Patents

Abstract

本发明公开了一种抗单粒子翻转的锁存器，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；所述第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)；所述第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器(2)。本发明通过输入X和输入X’分别经过第二/三输入支路中的第二/三冗余支路、第二/三判决支路实现抗SEU加固的效果，再经过反相器(1)和反相器(2)实现反相，最终通过第一/四输出支路输出节点A(＝X’)和输出节点D(＝X)，实现抗SEU加固的功能。

Description

一种抗单粒子翻转的锁存器

技术领域

本发明涉及一种抗单粒子翻转的锁存器，属于集成电路技术领域。

背景技术

近20年来，随着微电子技术的高速发展，高集成度、低功耗的芯片应用于许多领域，例如核控制、导弹系统、航空航天及交通控制等。我国作为太空强国，对于微电子在航空航天环境中的应用提出了更高的要求。然而在各种空间应用领域中，受到恶劣的辐射环境影响，微处理器出错的概率显著增加。微处理器出现的小错误，有可能导致巨大的损失。因此，越来越多的人开始关注如何加强微处理器在强辐射环境下的容错性及可靠性。

辐射是造成微处理器失效的主要原因。它造成的错误可能是永久的，由微处理器中不可恢复的物理变化引起，也可能是暂时的，因为电路本身并未遭到破坏。其中大多数的错误都是暂时的。单粒子翻转(SEU)是一种常见的暂时性错误，指存储单元中某个节点受到干扰而翻转，即数据由0变为1，或者由1变为0。SEU不破坏任何元件，但是会造成输出出错或者指令被错误的执行，甚至引起系统崩溃。因此，如何提高存储单元容SEU错误的能力成为当前高可靠性微处理器设计的主要研究对象。

发明内容

本发明的目的在于，克服现有技术的缺陷，解决上述技术问题，提出一种抗单粒子翻转的锁存器。与之前的抗SEU加固存储单元相比，本发明是一个全新的设计，是新型的抗SEU加固存储单元，通过增加晶体管和冗余节点的数量，达到加固的功能，且加固性能更强。

本发明采用如下技术方案：一种抗单粒子翻转的锁存器，其特征在于，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；

所述第一输出支路上设置有节点A；

所述第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)，所述第二冗余支路(1)上设置有节点B1，所述第二冗余支路(2)上设置有节点B2，所述第二判决支路上设置有节点B’，所述反相器(1)上设置有节点B；

所述第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器(2)，所述第三冗余支路(1)上设置有节点C1，所述第三冗余支路(2)上设置有节点C2，所述第三判决支路上设置有节点C’，所述反相器(2)上设置有节点C；

所述第四输出支路上设置有节点D。

作为一种较佳的实施例，第一输出支路包括PMOS管P1、NMOS管N1、第一输出支路电源，PMOS管P1的源极接第一输出支路电源，PMOS管P1的栅极接节点D，PMOS管P1的漏极依次接节点A、NMOS管N1的漏极，NMOS管N1的栅极接节点B，NMOS管N1的源极接地。

作为一种较佳的实施例，传输门(1)包括PMOS管P01、NMOS管N01，PMOS管P01的源极与NMOS管N01的源极相连接输入X，PMOS管P01的漏极与NMOS管N01的漏极相连接节点B1，PMOS管P01的栅极接CLK’，NMOS管N01的栅极接CLK；传输门(2)包括PMOS管P02、NMOS管N02，PMOS管P02的源极与NMOS管N02的源极相连接输入X，PMOS管P02的漏极与NMOS管N02的漏极相连接节点B2，PMOS管P02的栅极接CLK’，NMOS管N02的栅极接CLK。

作为一种较佳的实施例，第二冗余支路(1)包括PMOS管P21、NMOS管N21、第二冗余支路(1)电源，PMOS管P21的源极接第二冗余支路(1)电源，PMOS管P21的栅极接节点A，PMOS管P21的漏极依次接节点B1、NMOS管N21的漏极，NMOS管N21的栅极接节点C1，NMOS管N21的源极接地；第二冗余支路(2)包括PMOS管P22、NMOS管N22、第二冗余支路(2)电源，PMOS管P22的源极接第二冗余支路(2)电源，PMOS管P22的栅极接节点A，PMOS管P22的漏极依次接节点B2、NMOS管N22的漏极，NMOS管N22的栅极接节点C2，NMOS管N22的源极接地。

作为一种较佳的实施例，第二判决支路包括PMOS管P51、PMOS管P52、NMOS管N51、NMOS管N52、第二判决支路电源，PMOS管P51的源极接第二判决支路电源，PMOS管P51的栅极接节点B1，PMOS管P51的漏极接PMOS管P52的源极，PMOS管P52的栅极接节点B2，PMOS管P52的漏极依次接节点B’、NMOS管N51的漏极，NMOS管N51的栅极接节点B1，NMOS管N51的源极接NMOS管N52的漏极，NMOS管N52的栅极接节点B2，NMOS管N52的源极接地。

作为一种较佳的实施例，反相器(1)包括PMOS管P7、NMOS管N7、反相器(1)电源，PMOS管P7的源极接反相器(1)电源，PMOS管P7的栅极与NMOS管N7的栅极相连接节点B’，PMOS管P7的漏极与NMOS管N7的漏极相连接节点B，NMOS管N7的源极接地；反相器(2)包括PMOS管P8、NMOS管N8、反相器(2)电源，PMOS管P8的源极接反相器(2)电源，PMOS管P8的栅极与NMOS管N8的栅极相连接节点C’，PMOS管P8的漏极与NMOS管N8的漏极相连接节点C，NMOS管N8的源极接地。

作为一种较佳的实施例，传输门(3)包括PMOS管P03、NMOS管N03，PMOS管P03的源极与NMOS管N03的源极相连接输入X’，PMOS管P03的漏极与NMOS管N03的漏极相连接节点C1，PMOS管P03的栅极接CLK’，NMOS管N03的栅极接CLK；传输门(4)包括PMOS管P04、NMOS管N04，PMOS管P04的源极与NMOS管N04的源极相连接输入X’，PMOS管P04的漏极与NMOS管N04的漏极相连接节点C2，PMOS管P04的栅极接CLK’，NMOS管N04的栅极接CLK。

作为一种较佳的实施例，第三冗余支路(1)包括PMOS管P31、NMOS管N31、第三冗余支路(1)电源，PMOS管P31的源极接第三冗余支路(1)电源，PMOS管P31的栅极接节点D，PMOS管P31的漏极依次接节点C1、NMOS管N31的漏极，NMOS管N31的栅极接节点B1，NMOS管N31的源极接地；第三冗余支路(2)包括PMOS管P32、NMOS管N32、第三冗余支路(2)电源，PMOS管P32的源极接第三冗余支路(2)电源，PMOS管P32的栅极接节点D，PMOS管P32的漏极依次接节点C2、NMOS管N32的漏极，NMOS管N32的栅极接节点B2，NMOS管N32的源极接地。

作为一种较佳的实施例，第三判决支路包括PMOS管P61、PMOS管P62、NMOS管N61、NMOS管N62、第三判决支路电源，PMOS管P61的源极接第三判决支路电源，PMOS管P61的栅极接节点C1，PMOS管P61的漏极接PMOS管P62的源极，PMOS管P62的栅极接节点C2，PMOS管P62的漏极依次接节点C’、NMOS管N61的漏极，NMOS管N61的栅极接节点C1，NMOS管N61的源极接NMOS管N62的漏极，NMOS管N62的栅极接节点C2，NMOS管N62的源极接地。

作为一种较佳的实施例，第四输出支路包括PMOS管P4、NMOS管N4、第四输出支路电源，PMOS管P4的源极接第四输出支路电源，PMOS管P4的栅极接节点A，PMOS管P4的漏极依次接节点D、NMOS管N4的漏极，NMOS管N4的栅极接节点C，NMOS管N4的源极接地。

本发明所达到的有益效果：本发明通过输入X和输入X’分别经过第二/三输入支路中的第二/三冗余支路、第二/三判决支路实现抗SEU加固的效果，再经过反相器(1)和反相器(2)实现反相，最终通过第一/四输出支路输出节点A(＝X’)和输出节点D(＝X)，实现抗SEU加固的功能，且加固性能更强。

附图说明

图1是本发明的第一输出支路的电路连接示意图。

图2是本发明的第二输入支路的电路连接示意图。

图3是本发明的第三输入支路的电路连接示意图。

图4是本发明的第四输出支路的电路连接示意图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

本发明提出一种抗单粒子翻转的锁存器，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；

第一输出支路上设置有节点A；

第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)，第二冗余支路(1)上设置有节点B1，第二冗余支路(2)上设置有节点B2，第二判决支路上设置有节点B’，反相器(1)上设置有节点B；

第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器(2)，第三冗余支路(1)上设置有节点C1，第三冗余支路(2)上设置有节点C2，第三判决支路上设置有节点C’，反相器(2)上设置有节点C；

第四输出支路上设置有节点D。

图1是本发明的第一输出支路的电路连接示意图。第一输出支路包括PMOS管P1、NMOS管N1、第一输出支路电源，PMOS管P1的源极接第一输出支路电源，PMOS管P1的栅极接节点D，PMOS管P1的漏极依次接节点A、NMOS管N1的漏极，NMOS管N1的栅极接节点B，NMOS管N1的源极接地。

图2是本发明的第二输入支路的电路连接示意图。传输门(1)包括PMOS管P01、NMOS管N01，PMOS管P01的源极与NMOS管N01的源极相连接输入X，PMOS管P01的漏极与NMOS管N01的漏极相连接节点B1，PMOS管P01的栅极接CLK’，NMOS管N01的栅极接CLK；传输门(2)包括PMOS管P02、NMOS管N02，PMOS管P02的源极与NMOS管N02的源极相连接输入X，PMOS管P02的漏极与NMOS管N02的漏极相连接节点B2，PMOS管P02的栅极接CLK’，NMOS管N02的栅极接CLK。

第二冗余支路(1)包括PMOS管P21、NMOS管N21、第二冗余支路(1)电源，PMOS管P21的源极接第二冗余支路(1)电源，PMOS管P21的栅极接节点A，PMOS管P21的漏极依次接节点B1、NMOS管N21的漏极，NMOS管N21的栅极接节点C1，NMOS管N21的源极接地；第二冗余支路(2)包括PMOS管P22、NMOS管N22、第二冗余支路(2)电源，PMOS管P22的源极接第二冗余支路(2)电源，PMOS管P22的栅极接节点A，PMOS管P22的漏极依次接节点B2、NMOS管N22的漏极，NMOS管N22的栅极接节点C2，NMOS管N22的源极接地。

第二判决支路包括PMOS管P51、PMOS管P52、NMOS管N51、NMOS管N52、第二判决支路电源，PMOS管P51的源极接第二判决支路电源，PMOS管P51的栅极接节点B1，PMOS管P51的漏极接PMOS管P52的源极，PMOS管P52的栅极接节点B2，PMOS管P52的漏极依次接节点B’、NMOS管N51的漏极，NMOS管N51的栅极接节点B1，NMOS管N51的源极接NMOS管N52的漏极，NMOS管N52的栅极接节点B2，NMOS管N52的源极接地。

反相器(1)包括PMOS管P7、NMOS管N7、反相器(1)电源，PMOS管P7的源极接反相器(1)电源，PMOS管P7的栅极与NMOS管N7的栅极相连接节点B’，PMOS管P7的漏极与NMOS管N7的漏极相连接节点B，NMOS管N7的源极接地。

图3是本发明的第三输入支路的电路连接示意图。

传输门(3)包括PMOS管P03、NMOS管N03，PMOS管P03的源极与NMOS管N03的源极相连接输入X’，PMOS管P03的漏极与NMOS管N03的漏极相连接节点C1，PMOS管P03的栅极接CLK’，NMOS管N03的栅极接CLK；传输门(4)包括PMOS管P04、NMOS管N04，PMOS管P04的源极与NMOS管N04的源极相连接输入X’，PMOS管P04的漏极与NMOS管N04的漏极相连接节点C2，PMOS管P04的栅极接CLK’，NMOS管N04的栅极接CLK。

第三冗余支路(1)包括PMOS管P31、NMOS管N31、第三冗余支路(1)电源，PMOS管P31的源极接第三冗余支路(1)电源，PMOS管P31的栅极接节点D，PMOS管P31的漏极依次接节点C1、NMOS管N31的漏极，NMOS管N31的栅极接节点B1，NMOS管N31的源极接地；第三冗余支路(2)包括PMOS管P32、NMOS管N32、第三冗余支路(2)电源，PMOS管P32的源极接第三冗余支路(2)电源，PMOS管P32的栅极接节点D，PMOS管P32的漏极依次接节点C2、NMOS管N32的漏极，NMOS管N32的栅极接节点B2，NMOS管N32的源极接地。

第三判决支路包括PMOS管P61、PMOS管P62、NMOS管N61、NMOS管N62、第三判决支路电源，PMOS管P61的源极接第三判决支路电源，PMOS管P61的栅极接节点C1，PMOS管P61的漏极接PMOS管P62的源极，PMOS管P62的栅极接节点C2，PMOS管P62的漏极依次接节点C’、NMOS管N61的漏极，NMOS管N61的栅极接节点C1，NMOS管N61的源极接NMOS管N62的漏极，NMOS管N62的栅极接节点C2，NMOS管N62的源极接地。

反相器(2)包括PMOS管P8、NMOS管N8、反相器(2)电源，PMOS管P8的源极接反相器(2)电源，PMOS管P8的栅极与NMOS管N8的栅极相连接节点C’，PMOS管P8的漏极与NMOS管N8的漏极相连接节点C，NMOS管N8的源极接地。

图4是本发明的第四输出支路的电路连接示意图。第四输出支路包括PMOS管P4、NMOS管N4、第四输出支路电源，PMOS管P4的源极接第四输出支路电源，PMOS管P4的栅极接节点A，PMOS管P4的漏极依次接节点D、NMOS管N4的漏极，NMOS管N4的栅极接节点C，NMOS管N4的源极接地。

本发明的工作原理：因本发明的锁存器为对称结构且包含A、B1、B2、C1、C2和D共六个存储节点，以下仅假设输入X的状态为1，则在维持态时B1/B2的状态为1，C1/C2的状态为0，且A和D分别为0和1时，对各种情况分别进行描述：

其一，节点B1受到打击，产生1->0的SET脉冲：因为第二冗余支路(1)的节点B1由1->0，第三冗余支路(1)的NMOS管N31截止，节点C1浮空，不发生变化，并且第二判决支路的PMOS管P51导通，NMOS管N51截止，但是由于节点B2为状态1，PMOS管P52截止，NMOS管N52导通，因此节点B’浮空，不发生变化，节点B’经过反相器(1)得到的节点B也不发生变化，因此第一输出支路的输出节点A不发生变化。

其二，节点B2受到打击，产生1->0的SET脉冲：因为第二冗余支路(2)的节点B2由1->0，第三冗余支路(2)的NMOS管N32截止，节点C2浮空，不发生变化，并且第二判决支路的PMOS管P52导通，NMOS管N52截止，但是由于节点B1为状态1，PMOS管P51截止，NMOS管N51导通，因此节点B’浮空，不发生变化，节点B’经过反相器得到的节点B也不发生变化，因此第一输出支路的输出节点A不发生变化。

其三，节点C1受到打击，产生0->1的SET脉冲：因为第三冗余支路(1)的节点C1由0->1，第二冗余支路(1)的NMOS管N21导通，节点B1翻转为0，第二判决支路的PMOS管P51导通，NMOS管N51截止，但是由于节点B2为状态1，PMOS管P52截止，NMOS管N52导通，因此节点B’浮空，不发生变化，节点B’经过反相器得到的节点B也不发生变化；第三判决支路的PMOS管P61截止，NMOS管N61导通，但是由于节点C2为状态0，PMOS管P62导通，NMOS管N62截止，因此节点C’浮空，不发生变化，节点C’经过反相器得到的节点C也不发生变化，因此第一/四输出支路的输出节点A/D不发生变化。

其四，节点C2受到打击，产生0->1的SET脉冲：因为第三冗余支路(2)的节点C2由0->1，第二冗余支路(2)的NMOS管N22导通，节点B2翻转为0，第二判决支路的PMOS管P52导通，NMOS管N52截止，但是由于节点B1为状态1，PMOS管P51截止，NMOS管N51导通，因此节点B’浮空，不发生变化，节点B’经过反相器(1)得到的节点B也不发生变化；第三判决支路的PMOS管P62截止，NMOS管N62导通，但是由于节点C1为状态0，PMOS管P61导通，NMOS管N61截止，因此节点C’浮空，不发生变化，节点C’经过反相器得到的节点C也不发生变化，因此第一/四输出支路的输出节点A/D不发生变化。

其五，节点A受到打击，产生0->1的SET脉冲：因为第一输出支路的输出节点A由0->1，第二冗余支路(1)/(2)的PMOS管P21/PMOS管P22截止，节点B1/B2浮空，不发生变化，因此节点B1、B2经第二判决支路、反相器(1)得到的节点B也不发生变化；第四输出支路的PMOS管P4截止，NMOS管N4由于节点C不变仍然截止，输出节点D浮空不发生变化，并且当节点A累积的电荷流失之后，输出节点A会恢复。

其六，节点D受到打击，产生1->0的SET脉冲：因为第四输出支路的输出节点D由1->0，第一输出支路的PMOS管P1导通，但因为NMOS管N1的驱动能力强，所以输出节点A并不会上拉至1，从而导致节点B翻转的产生，所以该结构不会发生SEU。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种抗单粒子翻转的锁存器，其特征在于，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；

所述第一输出支路上设置有节点A；

所述第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)，所述第二冗余支路(1)上设置有节点B1，所述第二冗余支路(2)上设置有节点B2，所述第二判决支路上设置有节点B’，所述反相器(1)上设置有节点B；

所述第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器(2)，所述第三冗余支路(1)上设置有节点C1，所述第三冗余支路(2)上设置有节点C2，所述第三判决支路上设置有节点C’，所述反相器(2)上设置有节点C；

所述第四输出支路上设置有节点D。

2.根据权利要求1所述的一种抗单粒子翻转的锁存器，其特征在于，所述第一输出支路包括PMOS管P1、NMOS管N1、第一输出支路电源，所述PMOS管P1的源极接所述第一输出支路电源，所述PMOS管P1的栅极接所述节点D，所述PMOS管P1的漏极依次接所述节点A、所述NMOS管N1的漏极，所述NMOS管N1的栅极接所述节点B，所述NMOS管N1的源极接地。

3.根据权利要求1或2任一所述的一种抗单粒子翻转的锁存器，其特征在于，所述传输门(1)包括PMOS管P01、NMOS管N01，所述PMOS管P01的源极与所述NMOS管N01的源极相连接输入X，所述PMOS管P01的漏极与所述NMOS管N01的漏极相连接所述节点B1，所述PMOS管P01的栅极接CLK’，所述NMOS管N01的栅极接CLK；所述传输门(2)包括PMOS管P02、NMOS管N02，所述PMOS管P02的源极与所述NMOS管N02的源极相连接输入X，所述PMOS管P02的漏极与所述NMOS管N02的漏极相连接所述节点B2，所述PMOS管P02的栅极接CLK’，所述NMOS管N02的栅极接CLK。

4.根据权利要求1所述的一种抗单粒子翻转的锁存器，其特征在于，所述第二冗余支路(1)包括PMOS管P21、NMOS管N21、第二冗余支路(1)电源，所述PMOS管P21的源极接所述第二冗余支路(1)电源，所述PMOS管P21的栅极接所述节点A，所述PMOS管P21的漏极依次接所述节点B1、所述NMOS管N21的漏极，所述NMOS管N21的栅极接所述节点C1，所述NMOS管N21的源极接地；所述第二冗余支路(2)包括PMOS管P22、NMOS管N22、第二冗余支路(2)电源，所述PMOS管P22的源极接所述第二冗余支路(2)电源，所述PMOS管P22的栅极接所述节点A，所述PMOS管P22的漏极依次接所述节点B2、所述NMOS管N22的漏极，所述NMOS管N22的栅极接所述节点C2，所述NMOS管N22的源极接地。

5.根据权利要求4所述的一种抗单粒子翻转的锁存器，其特征在于，所述第二判决支路包括PMOS管P51、PMOS管P52、NMOS管N51、NMOS管N52、第二判决支路电源，所述PMOS管P51的源极接所述第二判决支路电源，所述PMOS管P51的栅极接所述节点B1，所述PMOS管P51的漏极接所述PMOS管P52的源极，所述PMOS管P52的栅极接所述节点B2，所述PMOS管P52的漏极依次接所述节点B’、所述NMOS管N51的漏极，所述NMOS管N51的栅极接所述节点B1，所述NMOS管N51的源极接所述NMOS管N52的漏极，所述NMOS管N52的栅极接所述节点B2，所述NMOS管N52的源极接地。

6.根据权利要求1、2和4中任一所述的一种抗单粒子翻转的锁存器，其特征在于，所述反相器(1)包括PMOS管P7、NMOS管N7、反相器(1)电源，所述PMOS管P7的源极接所述反相器(1)电源，所述PMOS管P7的栅极与所述NMOS管N7的栅极相连接所述节点B’，所述PMOS管P7的漏极与所述NMOS管N7的漏极相连接所述节点B，所述NMOS管N7的源极接地；所述反相器(2)包括PMOS管P8、NMOS管N8、反相器(2)电源，所述PMOS管P8的源极接所述反相器(2)电源，所述PMOS管P8的栅极与所述NMOS管N8的栅极相连接所述节点C’，所述PMOS管P8的漏极与所述NMOS管N8的漏极相连接所述节点C，所述NMOS管N8的源极接地。

7.根据权利要求1所述的一种抗单粒子翻转的锁存器，其特征在于，所述传输门(3)包括PMOS管P03、NMOS管N03，所述PMOS管P03的源极与所述NMOS管N03的源极相连接输入X’，所述PMOS管P03的漏极与所述NMOS管N03的漏极相连接所述节点C1，所述PMOS管P03的栅极接CLK’，所述NMOS管N03的栅极接CLK；所述传输门(4)包括PMOS管P04、NMOS管N04，所述PMOS管P04的源极与所述NMOS管N04的源极相连接输入X’，所述PMOS管P04的漏极与所述NMOS管N04的漏极相连接所述节点C2，所述PMOS管P04的栅极接CLK’，所述NMOS管N04的栅极接CLK。

8.根据权利要求1或7任一所述的一种抗单粒子翻转的锁存器，其特征在于，所述第三冗余支路(1)包括PMOS管P31、NMOS管N31、第三冗余支路(1)电源，所述PMOS管P31的源极接所述第三冗余支路(1)电源，所述PMOS管P31的栅极接所述节点D，所述PMOS管P31的漏极依次接所述节点C1、所述NMOS管N31的漏极，所述NMOS管N31的栅极接所述节点B1，所述NMOS管N31的源极接地；所述第三冗余支路(2)包括PMOS管P32、NMOS管N32、第三冗余支路(2)电源，所述PMOS管P32的源极接所述第三冗余支路(2)电源，所述PMOS管P32的栅极接所述节点D，所述PMOS管P32的漏极依次接所述节点C2、所述NMOS管N32的漏极，所述NMOS管N32的栅极接所述节点B2，所述NMOS管N32的源极接地。

9.根据权利要求1所述的一种抗单粒子翻转的锁存器，其特征在于，所述第三判决支路包括PMOS管P61、PMOS管P62、NMOS管N61、NMOS管N62、第三判决支路电源，所述PMOS管P61的源极接所述第三判决支路电源，所述PMOS管P61的栅极接所述节点C1，所述PMOS管P61的漏极接所述PMOS管P62的源极，所述PMOS管P62的栅极接所述节点C2，所述PMOS管P62的漏极依次接所述节点C’、所述NMOS管N61的漏极，所述NMOS管N61的栅极接所述节点C1，所述NMOS管N61的源极接所述NMOS管N62的漏极，所述NMOS管N62的栅极接所述节点C2，所述NMOS管N62的源极接地。

10.根据权利要求1、7和9中任一所述的一种抗单粒子翻转的锁存器，其特征在于，所述第四输出支路包括PMOS管P4、NMOS管N4、第四输出支路电源，所述PMOS管P4的源极接所述第四输出支路电源，所述PMOS管P4的栅极接所述节点A，所述PMOS管P4的漏极依次接所述节点D、所述NMOS管N4的漏极，所述NMOS管N4的栅极接所述节点C，所述NMOS管N4的源极接地。