CN115800990A - 一种基于七个c单元的双节点翻转自恢复锁存器 - Google Patents

Abstract

本发明主要是为了解决现有的自恢复锁存器面积开销大、功耗高、难以实现双节点同时自恢复的问题，公开了一种基于七个C单元的双节点翻转自恢复锁存器，包括双循环结构存储模块和三个传输门，所述双循环结构存储模块由七个二输入C单元和两个反相器组成。本发明具有高可靠性，可容忍任意双节点翻转并且可完全自恢复，提升了锁存器容忍能力；使用较少MOS管，降低了面积开销和功耗开销；输入端与输出端之间只有一个传输门，路径更为高效，降低了传输时延。

Description

一种基于七个C单元的双节点翻转自恢复锁存器

技术领域

本发明涉及集成电路抗干扰技术领域，具体涉及一种基于七个C单元的双节点翻转自恢复锁存器。

背景技术

随着硬件技术的快速发展，集成电路逐步迈入了新时代。当下，纳米工艺已经不再稀奇，对晶体管的要求也变得越来越高，首当其冲的便是晶体管尺寸的变化，纳米级别的晶体管也使得集成电路在面积以及功耗等方面取得了质的发展。但同时也造成了一些不利的方面，比如说空间辐射会对集成电路造成干扰，致使电路在运行期间出现软错误。软错误指的就是电路在运行过程中，电路节点的逻辑状态由于受到外界的干扰而发生改变，主要来自空间辐射中高能粒子的干扰，如中子、α粒子、质子、重离子和电子。

在电路的抗辐射加固技术方面，大多数研究者更倾向去改变电路的设计，因为相对于复杂的内部逻辑来说，锁存器的结构比较简单。在纳米工艺技术下，锁存器长期处于复杂的环境中，当抗干扰性较强时，锁存器中的节点容易发生单节点翻转乃至多节点翻转，从而导致锁存器的功能出现故障。因此，加固电路同时提高电路抗干扰能力显得十分重要。

从当前技术领域来看，已经有不少锁存器能实现单节点自恢复，多节点自恢复实现相对较少，而它们一般存在以下两个问题：一是能实现自恢复的锁存器大多都存在面积开销大、功耗高等不足；二是双节点进行逻辑翻转时，锁存器很难做到两个节点同时实现自恢复，从而无法正常运行。因此，这对于设计者来说将会是一个艰难的挑战。

发明内容

本发明主要是为了解决现有的自恢复锁存器面积开销大、功耗高、难以实现双节点同时自恢复的问题，提供了一种基于七个C单元的双节点翻转自恢复锁存器，包括双循环结构存储模块和三个传输门，所述双循环结构存储模块由七个二输入C单元和两个反相器组成。本发明具有高可靠性，可容忍任意双节点翻转并且可完全自恢复，提升了锁存器容忍能力；使用较少MOS管，降低了面积开销和功耗开销；输入端与输出端之间只有一个传输门，路径更为高效，降低了传输时延。

为了实现上述目的，本发明采用以下技术方案：

一种基于七个C单元的双节点翻转自恢复锁存器，包括双循环结构存储模块和三个传输门，所述双循环结构存储模块由七个二输入C单元和两个反相器组成，所述七个二输入C单元包括第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6和第七C单元CE7；所述两个反相器包括第一反相器T1和第二反相器T2；所述三个传输门包括第一传输门TG1、第二传输门TG2和第三传输门TG3；第一传输门TG1、第二传输门TG2、第三传输门TG3的输入端均作为锁存器的数据输入端D，第六C单元CE6、第三传输门TG3的输出端均作为锁存器的数据输出端。本发明可靠性高，可容忍任意双节点翻转并且可完全自恢复，提升了锁存器容忍能力，具有更为优越的性能；使用较少MOS管，与现有锁存器相比，降低了面积开销和功耗开销；具有低延迟性，由于透明模式下，输入端与输出端之间只有一个传输门，建立了更为高效的路径，因此传输延迟低。

作为优选，所述第一C单元CE1的第一输入端与第二C单元CE2的输出端N2相连，第一C单元CE1的第二输入端与第四C单元CE4的输出端N4相连，第一C单元CE1的输出端N1与第六C单元CE6的第二输入端相连；所述第二C单元CE2的第一输入端与第七C单元CE7的输出端N7相连，第二C单元CE2的第二输入端与第五C单元CE5的输出端N5相连，第二C单元CE2的输出端N2还与第三C单元CE3的第一输入端相连；所述第三C单元CE3的第二输入端与第六C单元CE6的输出端N6相连，第三C单元CE3的输出端N3分别与第四C单元CE4的第二输入端、第二反相器T2的输入端相连；所述第四C单元CE4的第一输入端与第七C单元CE7的输出端N7相连，第四C单元CE4的输出端N4还与第五C单元CE5的第一输入端相连；所述第五C单元CE5的第二输入端与第六C单元CE6的输出端N6相连，第五C单元CE5的输出端N5还与第一反相器T1的输入端相连；所述第六C单元CE6的第一输入端与第七C单元CE7的输出端N7相连；所述第七C单元CE7的第一输入端与第二反相器T2的输出端相连，第七C单元CE7的第二输入端与第一反相器T1的输出端相连。对于本发明的双循环结构存储模块，位于环内的每一C单元，若与其相连的下一C单元输入端未被反馈，则该C单元的输出端向这些待被反馈C单元的输入端进行反馈，直到环内所有的C单元的相应输入端都被反馈完毕。最终全部C单元的所有输入端都得到反馈，达成循环互锁。

作为优选，所述第一传输门TG1的输出端分别与第一C单元CE1的第一输入端、第三C单元CE3的第一输入端相连；所述第二传输门TG2的输出端分别与第一C单元CE1的第二输入端、第五C单元CE5的第一输入端相连；所述第三传输门TG3的输出端分别与第五C单元CE5的第二输入端、第三C单元CE3的第二输入端相连。

作为优选，所述七个二输入C单元的结构相同，均由两个PMOS管和两个NMOS管组成。

作为优选，所述C单元包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2；其中，第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接，连接点为所述C单元的第一输入端；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，连接点为所述C单元的第二输入端；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，连接点为C单元的输出端；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底均连接电源VDD；第一NMOS管MN1的衬底、第二NMOS管MN2的衬底、第二NMOS管MN2的源极均接地。

作为优选，所述三个传输门的结构相同，均由一个PMOS管和一个NMOS管构成。

作为优选，所述传输门包括第三PMOS管MP3和第三NMOS管MN3；其中，第三PMOS管MP3的源极与第三NMOS管MN3的源极相连接，连接点为所述传输门的输入端；第三PMOS管MP3的漏极与第三NMOS管MN3的漏极相连接，连接点为所述传输门的输出端；第三NMOS管MN3的栅极连接系统时钟信号CLK，第三PMOS管MP3的栅极连接反向系统时钟信号NCK。

作为优选，当系统时钟信号CLK = 0、反向系统时钟信号NCK = 1时，所述第六C单元CE6的输出端N6作为锁存器的数据输出端；当系统时钟信号CLK = 1、反向系统时钟信号NCK = 0时，所述第三传输门TG3的输出端作为锁存器的数据输出端。

作为优选，所述两个反相器的结构相同，均由一个PMOS管和一个NMOS管构成。

作为优选，所述反相器包括第四PMOS管MP4和第四NMOS管MN4；其中，第四PMOS管MP4的栅极和第四NMOS管MN4的栅极相连接，连接点为第三C单元CE3的输出端N3；第四PMOS管MP4的漏极和第四NMOS管MN4的漏极相连接，连接点为第七C单元CE7的第二输入端；第四PMOS管MP4的源极和第四PMOS管MP4的衬底均连接电源VDD；第四NMOS管MN4的源极和第四NMOS管MN4的衬底均接地。

因此，本发明的优点是：

（1）可靠性高，可容忍任意双节点翻转并且可完全自恢复，提升了锁存器容忍能力，具有更为优越的性能；

（2）使用较少MOS管，与现有锁存器相比，降低了面积开销和功耗开销；

（3）具有低延迟性，由于透明模式下，输入端与输出端之间只有一个传输门，建立了更为高效的路径，因此传输延迟低。

附图说明

图1是本发明实施例中一种基于七个C单元的双节点翻转自恢复锁存器的电路原理图。

图2是本发明实施例中三个传输门的电路原理图。

图3是本发明实施例中C单元的电路原理图。

图4是本发明实施例中反相器的电路原理图。

1、双循环结构存储模块 2、传输门。

具体实施方式

下面结合附图与具体实施方式对本发明做进一步的描述。

一种基于七个C单元的双节点翻转自恢复锁存器，如图1所示，包括双循环结构存储模块1和三个传输门2，双循环结构存储模块1由七个二输入C单元和两个反相器组成，七个二输入C单元包括第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6和第七C单元CE7；两个反相器包括第一反相器T1和第二反相器T2；三个传输门包括第一传输门TG1、第二传输门TG2和第三传输门TG3；第一传输门TG1、第二传输门TG2、第三传输门TG3的输入端均作为锁存器的数据输入端D，第六C单元CE6、第三传输门TG3的输出端均作为锁存器的数据输出端。

如图1所示，第一C单元CE1的第一输入端与第二C单元CE2的输出端N2相连，第一C单元CE1的第二输入端与第四C单元CE4的输出端N4相连，第一C单元CE1的输出端N1与第六C单元CE6的第二输入端相连；第二C单元CE2的第一输入端与第七C单元CE7的输出端N7相连，第二C单元CE2的第二输入端与第五C单元CE5的输出端N5相连，第二C单元CE2的输出端N2还与第三C单元CE3的第一输入端相连；第三C单元CE3的第二输入端与第六C单元CE6的输出端N6相连，第三C单元CE3的输出端N3分别与第四C单元CE4的第二输入端、第二反相器T2的输入端相连；第四C单元CE4的第一输入端与第七C单元CE7的输出端N7相连，第四C单元CE4的输出端N4还与第五C单元CE5的第一输入端相连；第五C单元CE5的第二输入端与第六C单元CE6的输出端N6相连，第五C单元CE5的输出端N5还与第一反相器T1的输入端相连；第六C单元CE6的第一输入端与第七C单元CE7的输出端N7相连；第七C单元CE7的第一输入端与第二反相器T2的输出端相连，第七C单元CE7的第二输入端与第一反相器T1的输出端相连。对于本实施例的双循环结构存储模块，位于环内的每一C单元，若与其相连的下一C单元输入端未被反馈，则该C单元的输出端向这些待被反馈C单元的输入端进行反馈，直到环内所有的C单元的相应输入端都被反馈完毕。最终全部C单元的所有输入端都得到反馈，达成循环互锁。

如图1所示，第一传输门TG1的输出端分别与第一C单元CE1的第一输入端、第三C单元CE3的第一输入端相连；第二传输门TG2的输出端分别与第一C单元CE1的第二输入端、第五C单元CE5的第一输入端相连；第三传输门TG3的输出端分别与第五C单元CE5的第二输入端、第三C单元CE3的第二输入端相连。

七个二输入C单元的结构相同，均由两个PMOS管和两个NMOS管组成。

如图3所示，C单元包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2；其中，第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接，连接点为C单元的第一输入端；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，连接点为C单元的第二输入端；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，连接点为C单元的输出端；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底均连接电源VDD；第一NMOS管MN1的衬底、第二NMOS管MN2的衬底、第二NMOS管MN2的源极均接地。

二输入C单元（第一C单元CE1至第七C单元CE7）的真值表如下表表1所示：

表1二输入C单元的真值表

由该表可知，对于二输入C单元，当第一输入端和第二输入端逻辑值相同时，输出端将输出与输入相反的逻辑值；当第一输入端和第二输入端逻辑值不同时，输出端将进入保持状态，输出先前状态下的逻辑值。由此可见，二输入C单元（第一C单元CE1至第七C单元CE7）可以用来屏蔽节点的逻辑值翻转，亦即避免输入端中部分逻辑值的翻转而传播至输出端。当两个输入端的逻辑值全部发生翻转时，输出端的逻辑值也会翻转。因此，只有在两个输入端的逻辑值均恢复原值时，输出端的逻辑值才会恢复原值。

三个传输门的结构相同，均由一个PMOS管和一个NMOS管构成。

传输门包括第三PMOS管MP3和第三NMOS管MN3；如图2所示，第三PMOS管MP3的源极与第三NMOS管MN3的源极相连接，连接点为传输门的输入端；第三PMOS管MP3的漏极与第三NMOS管MN3的漏极相连接，连接点为传输门的输出端；第三NMOS管MN3的栅极连接系统时钟信号CLK，第三PMOS管MP3的栅极连接反向系统时钟信号NCK。

当系统时钟信号CLK = 0、反向系统时钟信号NCK = 1时，第六C单元CE6的输出端N6作为锁存器的数据输出端；当系统时钟信号CLK = 1、反向系统时钟信号NCK = 0时，第三传输门TG3的输出端作为锁存器的数据输出端。

两个反相器的结构相同，均由一个PMOS管和一个NMOS管构成。

如图4所示，反相器包括第四PMOS管MP4和第四NMOS管MN4；其中，第四PMOS管MP4的栅极和第四NMOS管MN4的栅极相连接，连接点为第三C单元CE3的输出端N3；第四PMOS管MP4的漏极和第四NMOS管MN4的漏极相连接，连接点为第七C单元CE7的第二输入端（Na3）；第四PMOS管MP4的源极和第四PMOS管MP4的衬底均连接电源VDD；第四NMOS管MN4的源极和第四NMOS管MN4的衬底均接地。

下面对本发明所提出的锁存器的正常工作原理进行说明。

当CLK = 1，NCK = 0时，该结构工作在透明模式下。此时，第一传输门TG1、第二传输门TG2、第三传输门TG3导通，N2、N4、N6（Q）被初始化为D的值，上述已被初始化的节点再通过C单元确定了图1中节点N1、N3、N5、N7的值，即所有节点全部被初始化。

当CLK = 0，NCK = 1时，锁存器工作在锁存模式，第一传输门TG1、第二传输门TG2、第三传输门TG3关闭，因此，此时N2由第二C单元CE2的输出端决定，N4由第四C单元CE4的输出端决定，N6（Q）由第六C单元CE6的输出端决定。因节点N1、N3、N5、N7的值是透明模式下被初始化的值，此时在双循环结构存储模块中，节点N2、N4、N6（Q）通过三个二输入C单元向节点N1、N3、N5反馈，节点N3、N5通过一个二输入C单元向节点N7反馈，节点N3、N5、N7通过三个二输入C单元向节点N2、N4、N6（Q）反馈，如此循环反馈，形成若干个反馈环。因此该锁存器可以有效地保存数据。综上所述，该锁存器能够正常工作。

下面对本发明所提出的锁存器的容错工作原理进行说明。首先讨论内部双节点翻转（DNU）的情形。根据该锁存器的对称性和循环反馈规则，分析可知外环和内环可看作同一类型，且环内每一节点地位相同。故只需要考虑以下两种代表性的情况：

（1）双节点同时发生DNU，且在一个环上；

（2）双节点同时发生DNU，其中一个节点在一个环，另一个节点在另一个环；

在分析容错原理前，首先介绍三个性质：

性质1：对于任意的二输入C单元，当其输入全部为正确值时，无论其输出是否受到影响，它都将输出正确值；

性质2：对于任意的二输入C单元，当其一个输入发生翻转并且其输出未发生翻转时，它仍将输出正确值；

性质3：对于任意的二输入C单元，当其二个输入全部发生翻转时，它将输出错误的值；当其一个输入与输出同时发生翻转时，它将保持错误的输出。此时，需要将其发生翻转的输入先全部恢复，然后它将输出正确的值。

针对（1）的情形，由于双循环结构存储模块的循环特性，由此可选取关键性DNU序列<N5，N7>，<N4，N5>；

当<N5，N7>发生DNU时，第二C单元CE2满足性质3，第四C单元CE4、第六单元CE6、第七单元CE7满足性质2，其他C单元满足性质1。因此，除第二C单元CE2以外的C单元均可以输出正确的值，显然第四C单元CE4、第六C单元CE6将输出正确的值，所以N5先恢复原值。随后第三C单元CE3、第五单元CE5输出正确的值，N7恢复原值。同理，N2也恢复为原值，即<N5，N7>可以从DNU中恢复；

当<N4，N5>发生DNU时，第五C单元CE5满足性质3，第一C单元CE1、第二C单元CE2、第七C单元CE7满足性质2，其他C单元满足性质1。因此，除了第五C单元CE5以外的C单元均可以输出正确的值，显然第三C单元CE3、第七C单元CE7将输出正确的值，所以N4先恢复原值。同理，N5也可以恢复原值，即<N4，N5>可以从DNU中恢复；

经分析可知，该锁存器能实现该情形下的DNU自恢复功能。

针对（2）的情形，由于双循环结构存储模块的循环特性，由此可选取关键性DNU序列<N2, N5>，<N3，N4>，<N6，N7>；

当<N2，N5>发生DNU时，第二C单元CE2满足性质3，第一C单元CE1、第三C单元CE3和第七C单元CE7满足性质2，其他C单元满足性质1。因此，除第二C单元CE2以外的C单元均可以输出正确的值，显然第三C单元CE3、第五C单元CE5输出端的输出仍然为原值，则N7恢复为原值。同理可得N2恢复原值，即<N2，N5>可以从DNU中恢复；

当<N3，N4>发生DNU时，第四C单元CE4满足性质3，第一C单元CE1、第五C单元CE5、第七C单元CE7满足性质2，其他C单元满足性质1。因此，除第四C单元CE4以外的C单元均可以输出正确的值，显然第三C单元CE3、第五C单元CE5输出端的输出仍然为原值，则N7恢复为原值。同理N4恢复原值，即<N3，N4>可以从DNU中恢复；

当<N6，N7>发生DNU时，第六C单元CE6满足性质3，第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5满足性质2，其余所有C单元满足性质1。显然第三C单元CE3、第五C单元CE5将输出正确的值，所以N7先恢复原值。同理N6恢复原值，即<N6，N7>可以从DNU中恢复；

经分析可知，该锁存器能实现该情形下的DNU自恢复功能。

由上述分析可知，该锁存器是任意双节点翻转完全自恢复的，显然单节点翻转必然也是可以自恢复的。

以上内容，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，包括双循环结构存储模块和三个传输门，所述双循环结构存储模块由七个二输入C单元和两个反相器组成，所述七个二输入C单元包括第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6和第七C单元CE7；所述两个反相器包括第一反相器T1和第二反相器T2；所述三个传输门包括第一传输门TG1、第二传输门TG2和第三传输门TG3；第一传输门TG1、第二传输门TG2、第三传输门TG3的输入端均作为锁存器的数据输入端，第六C单元CE6、第三传输门TG3的输出端均作为锁存器的数据输出端。

2.根据权利要求1所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述第一C单元CE1的第一输入端与第二C单元CE2的输出端N2相连，第一C单元CE1的第二输入端与第四C单元CE4的输出端N4相连，第一C单元CE1的输出端N1与第六C单元CE6的第二输入端相连；所述第二C单元CE2的第一输入端与第七C单元CE7的输出端N7相连，第二C单元CE2的第二输入端与第五C单元CE5的输出端N5相连，第二C单元CE2的输出端N2还与第三C单元CE3的第一输入端相连；所述第三C单元CE3的第二输入端与第六C单元CE6的输出端N6相连，第三C单元CE3的输出端N3分别与第四C单元CE4的第二输入端、第二反相器T2的输入端相连；所述第四C单元CE4的第一输入端与第七C单元CE7的输出端N7相连，第四C单元CE4的输出端N4还与第五C单元CE5的第一输入端相连；所述第五C单元CE5的第二输入端与第六C单元CE6的输出端N6相连，第五C单元CE5的输出端N5还与第一反相器T1的输入端相连；所述第六C单元CE6的第一输入端与第七C单元CE7的输出端N7相连；所述第七C单元CE7的第一输入端与第二反相器T2的输出端相连，第七C单元CE7的第二输入端与第一反相器T1的输出端相连。

3.根据权利要求1或2所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述第一传输门TG1的输出端分别与第一C单元CE1的第一输入端、第三C单元CE3的第一输入端相连；所述第二传输门TG2的输出端分别与第一C单元CE1的第二输入端、第五C单元CE5的第一输入端相连；所述第三传输门TG3的输出端分别与第五C单元CE5的第二输入端、第三C单元CE3的第二输入端相连。

4.根据权利要求1所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述七个二输入C单元的结构相同，均由两个PMOS管和两个NMOS管组成。

5.根据权利要求4所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述C单元包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2；其中，第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接，连接点为所述C单元的第一输入端；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接，连接点为所述C单元的第二输入端；第一PMOS管MP1的漏极与第二PMOS管MP2的源极相连接；第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连接，连接点为C单元的输出端；第一NMOS管MN1的源极与第二NMOS管MN2的漏极相连接；第一PMOS管MP1的源极、第一PMOS管MP1的衬底、第二PMOS管MP2的衬底均连接电源VDD；第一NMOS管MN1的衬底、第二NMOS管MN2的衬底、第二NMOS管MN2的源极均接地。

6.根据权利要求1所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述三个传输门的结构相同，均由一个PMOS管和一个NMOS管构成。

7.根据权利要求6所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述传输门包括第三PMOS管MP3和第三NMOS管MN3；其中，第三PMOS管MP3的源极与第三NMOS管MN3的源极相连接，连接点为所述传输门的输入端；第三PMOS管MP3的漏极与第三NMOS管MN3的漏极相连接，连接点为所述传输门的输出端；第三NMOS管MN3的栅极连接系统时钟信号CLK，第三PMOS管MP3的栅极连接反向系统时钟信号NCK。

8.根据权利要求7所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，当系统时钟信号CLK = 0、反向系统时钟信号NCK = 1时，所述第六C单元CE6的输出端N6作为锁存器的数据输出端；当系统时钟信号CLK = 1、反向系统时钟信号NCK = 0时，所述第三传输门TG3的输出端作为锁存器的数据输出端。

9.根据权利要求1所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述两个反相器的结构相同，均由一个PMOS管和一个NMOS管构成。

10.根据权利要求9所述的一种基于七个C单元的双节点翻转自恢复锁存器，其特征在于，所述反相器包括第四PMOS管MP4和第四NMOS管MN4；其中，第四PMOS管MP4的栅极和第四NMOS管MN4的栅极相连接，连接点为第三C单元CE3的输出端N3；第四PMOS管MP4的漏极和第四NMOS管MN4的漏极相连接，连接点为第七C单元CE7的第二输入端；第四PMOS管MP4的源极和第四PMOS管MP4的衬底均连接电源VDD；第四NMOS管MN4的源极和第四NMOS管MN4的衬底均接地。

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