CN112951176A - 一种数据采样器、驱动电路、显示面板及显示设备 - Google Patents

Abstract

本发明公开了一种数据采样器、驱动电路、显示面板及显示设备，该数据采样器通过在第一级反相子电路内输出端口所在的漏电回路中设置漏电流抑制子电路，能在数据延迟时间段即数据采样器上电但未开始工作的阶段，第二级反相子电路的输入端口处于浮空状态时，使得上述漏电回路中该输出端口的上拉支路和下拉支路保持相同电位，有利于改善由于漏电流引起的高温开机黑屏问题。

Description

一种数据采样器、驱动电路、显示面板及显示设备

技术领域

本发明涉及显示技术领域，尤其涉及一种数据采样器、驱动电路、显示面板及显示设备。

背景技术

随着电子技术的发展，显示器广泛应用在各行各业以及各种场景，并且对显示器的要求也越来越高。针对性地消除显示不良，成为提高产品质量的重要途径。目前部分液晶显示产品，存在高温开机时容易出现黑屏现象的问题，不利于保证产品质量。

发明内容

鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的数据采样器、驱动电路、显示面板及显示设备。

第一方面，本发明实施例提供了一种数据采样器，包括：

第一级反相子电路、第二级反相子电路和漏电流抑制子电路；

所述第一级反相子电路的输出端口与所述第二级反相子电路的输入端口连接；

所述漏电流抑制子电路连接于所述第一级反相子电路内所述输出端口所在的漏电回路中，用于在数据延迟时间段内，所述输入端口处于浮空状态时，使得所述漏电回路中所述输出端口的上拉支路和下拉支路保持相同电位，其中，所述数据延迟时间段为上电时间与驱动数据信号到达时间之间的时间段。

可选的，所述漏电流抑制子电路具有输入端、第一接入端和第二接入端，所述输入端用于连接时钟信号端，所述漏电流抑制子电路通过所述第一接入端与所述第二接入端串联到所述漏电回路中。在所述数据延迟时间段内，当输入的时钟信号为低电平时，所述输出端口的上拉支路和下拉支路保持相同电位。

可选的，所述漏电流抑制子电路包括第一开关器件和第二开关器件，所述第一开关器件和所述第二开关器件的控制端连接，且作为所述输入端，当输入的时钟信号为低电平时，所述第一开关器件处于关闭状态，所述第二开关器件处于导通状态。所述第一开关器件的第二连接端与所述第二开关器件的第一连接端连接，并作为所述第一接入端，所述第二开关器件的第二连接端用于连接参考电压端。所述第一开关器件的第一连接端作为所述第二接入端。

可选的，所述第一开关器件为NMOS管，所述第二开关器件为PMOS管。

可选的，所述第一接入端与所述第二接入端串联到所述上拉支路中，所述参考电压端为接地端。

可选的，所述第一接入端与所述第二接入端串联到所述下拉支路中，所述参考电压端为电源端。

可选的，所述上拉支路包括上拉晶体管，所述下拉支路包括下拉晶体管，所述输出端口通过所述上拉晶体管接电源端，并通过所述下拉晶体管接地。当输入的时钟信号为低电平时，所述上拉晶体管和所述下拉晶体管处于关闭状态时，所述上拉晶体管中产生的漏电流小于所述下拉晶体管中产生的漏电流。

第二方面，本发明实施例提供了一种驱动电路，包括第一方面所述的数据采样器。

第三方面，本发明实施例提供了一种显示面板，包括第二方面所述的驱动电路。

第四方面，本发明实施例提供了一种显示设备，包括第三方面所述的显示面板。

本发明实施例中提供的技术方案，至少具有如下技术效果或优点：

本发明实施例提供的数据采样器、驱动电路、显示面板及显示设备，通过在第一级反相子电路内输出端口所在的漏电回路中设置漏电流抑制子电路，能在数据延迟时间段即数据采样器上电但未开始工作的阶段，第二级反相子电路的输入端口处于浮空状态时，使得上述漏电回路中该输出端口的上拉支路和下拉支路保持相同电位，有效抑制高温状态下该漏电回路中产生的漏电流，避免由于漏电流导致的原本处于浮空状态的输入端口被异常拉低至低电平，从而保证在驱动数据信号还未到达之前，数据采样器的初始输出数据不会因为上述漏电流被异常拉高到高电平，有利于改善由于漏电流引起的高温开机黑屏问题。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1为本发明实施例中CDR模块的结构图；

图2为本发明实施例中一种示例性原始数据采样器的电路结构图；

图3为本发明实施例中显示面板启动过程CEDS信号的到达时序图；

图4为本发明实施例提供的数据采样器的结构图；

图5为本发明实施例中漏电流抑制子电路的一种接入方式的结构示意图；

图6为本发明实施例中漏电流抑制子电路的另一种接入方式的结构示意图；

图7为本发明实施例中漏电流抑制子电路的结构示意图；

图8为本发明实施例中开关器件为晶体管的一种漏电流抑制子电路的结构图；

图9为本发明实施例中开关器件为晶体管的另一种漏电流抑制子电路的结构图；

图10为图2示出的原始数据采样器正常工作时的时序图；

图11为图2示出的原始数据采样器异常工作时的时序图；

图12为本发明实施例提供的数据采样器的一种示例性结构工作时的等效结构图；

图13为本发明实施例提供的数据采样器的另一种示例性结构工作时的等效结构图；

图14为本发明实施例中驱动电路的结构图；

图15为本发明实施例中显示面板的结构图；

图16为本发明实施例中显示设备的结构图。

具体实施方式

可以理解的是，液晶显示面板中的驱动电路包括：时序控制器(TimingController，TCON IC)、栅极驱动器以及源极驱动器。其中，TCON IC与源极驱动器连接，用于生成驱动数据信号并提供给源极驱动器。

参考图1所示，TCON IC产生的驱动数据信号具体可以为CEDS(Clock EmbeddedDifferential Signal，时钟嵌入差分信号)，提供给源极驱动器中的CDR(Clock DataRecovery，时钟数据恢复)模块，由CDR模块对驱动数据信号进行处理，以输出内部时钟信号(图中均表示为LOCKi)以及用于传递至下一级的级联时钟信号(图中表示为LOCK_PAD)。

具体来讲，如图1所示，本发明实施例中的CDR模块100的结构，可以包括四个功能模块：模拟前端模块111(Analog front-end，AEF)、数据采样器113(Sampler)、时钟恢复模块112(Clock Data Recovery)以及锁定检测模块114(Lock Detector)。其中，AEF用于对CEDS信号进行接收处理，主要包括信号放大、调制解调等，处理后得到数字信号D_in；时钟恢复模块112用于从数字信号D_in中恢复出时钟信号CK；数据采样器113用于根据时钟信号进行数据采样恢复，得到每个像素对应的数据序列；锁定检测模块114用于对CDR内部时钟及工作状态判定，以输出内部时钟信号并回传至时钟恢复模块，还输出级联时钟信号(图中表示为LOCK_PAD)传至下一级。其中，数据序列的位数可以根据实际应用场景中采用的数据形式确定，例如，可以采用28位的数据形式即D[0:27]即每个像素对应28位数据，相应地，对应的时钟信号为CK[0:27]。

本发明实施例中，CDR模块内的数据采样器113可以包括第一级反相子电路和第二级反相子电路。其中，第一级反相子电路可以包括一个或多个依次级联的反相子电路，第二级反相子电路为最后一个反相子电路，用于输出数据序列。图2中示出了一种示例性数据采样器113的电路图，将第一级反相子电路210的输出端口表示为Db端口，第二级反相子电路220的输出端口表示为Dout端口。在数据采样器正常工作时，Db端口输出信号的高低电平状态与D_in反相，Dout端口输出信号的高低电平状态跟随D_in。

在此基础上，发明人针对目前部分液晶显示产品存在高温开机时容易出现黑屏现象的问题，进行了长期的研究。研究发现，这些液晶显示产品的显示面板启动后，由于TCONIC需要读写存储器(Flash)中的驱动数据，此过程需要一定时间，导致其输出到源极驱动器中的CEDS会晚于源极驱动器的AVDD/DVDD上电时间，也就是说，会存在一个延迟时间段t_LATENCY，如图3所示。在上电时间到驱动数据信号到达时间之间的延迟时间段t_LATENCY内，源极驱动器内部只接收到电源信号，无法获取到数据信号，无法解析出内部时钟，使得内部时钟信号CK[0]一直为低电平。也就是说，数据采样器上电后，在CEDS到达之前，输入的内部时钟信号CK[0]一直为低电平。

当源极驱动器内部时钟CK[0]为低电平时，Db端口在第一级反相子电路中所在的回路中，上拉支路中包含的上拉晶体管如图2中的MP2管，以及下拉支路中包含的第二晶体如图2中的MN4管均处于关闭状态，相应地，Db端口以及Dout端口均处于浮空(Floating)状态。而实际工作中，由于上拉晶体管和下拉晶体管关断状态不完全，同时该回路中上拉支路与下拉支路之间存在电势差，在高温开机时如在温度超过45度的环境下开机，容易导致较高的漏电流。这样，当下拉晶体管中的漏电流大于上拉晶体管中的漏电流时，Db端口的电平就会逐渐被拉低，Dout端口输出的初始数据位D[0]也就相应被异常拉高。

进一步地，若D[0]被异常拉高至高电平，就会异常作用于Lock Detector，导致LOCKi异常输出高电平。同时，由于此时无CEDS信号，源极驱动器还未完成与TCON IC的握手信号，所以LOCK_PAD为低电平。若正常工作，完成握手后，LOCK_PAD与LOCKi均为高电平。由于源极驱动器本身的工作机制，LOCKi需要与LOCK_PAD保持电平状态一致，如果二者不相同即一个为高电平另一个为低电平，则会出现逻辑异常，导致即使CEDS正常输入，LOCK_PAD也无法被拉高至高电平，导致源极驱动器异常工作，从而出现开机黑屏问题。

基于该发现，本发明提供了一种数据采样器、驱动电路、显示面板以及显示设备，通过在原有源极驱动器的基础上，在数据采样器中增设漏电流抑制子电路，抑制第一级反相子电路的输出端口与第二级反相子电路的输入端口之间的漏电流，有利于改善由于漏电流引起的高温开机黑屏问题。

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，考虑到本发明是解决第一级反相子电路中输出端口所在回路产生的漏电流引起的开机黑屏问题，下文中，为了便于说明，将第一级反相子电路中输出端口所在的回路称为漏电回路。

请参考图4，为本发明实施例中数据采样器的结构图。如图4所示，该数据采样器400包括：第一级反相子电路410、第二级反相子电路420和漏电流抑制子电路430。

其中，第一级反相子电路410的输出端口与第二级反相子电路420的输入端口连接。

第一级反相子电路410内上述输出端口所在的回路包括上拉支路和下拉支路，上拉支路和下拉支路通过输出端口连接。其中，上拉支路中包括上拉晶体管，下拉支路中包括下拉晶体管，即输出端口通过上拉晶体管接电源端，通过下拉晶体管接地。当输入的时钟信号为低电平时，上拉晶体管和下拉晶体管均处于关闭状态时，且上拉晶体管中产生的漏电流小于下拉晶体管中产生的漏电流。

漏电流抑制子电路430连接于第一级反相子电路410内输出端口所在的漏电回路中，用于在数据延迟时间段内，上述输入端口处于Floating状态时，使得上述漏电回路中该输出端口的上拉支路和下拉支路保持相同电位。其中，数据延迟时间段为上电时间与驱动数据信号到达时间之间的时间段，即数据采样器上电但未开始工作的阶段。

通过设置漏电流抑制子电路430，使得漏电回路中输出端口的上拉支路和下拉支路在数据延迟时间段内保持相同电位，避免在上述输出端口与输入端口之间产生从输入端口到输出端口的定向漏电流，从而避免由于漏电回路中产生的漏电流导致原本处于浮空状态的输入端口被异常拉低至低电平，从而保证在驱动数据信号还未到达之前，数据采样器的初始输出数据保持低电平，不会因为上述漏电流被异常拉高到高电平，有利于改善由于漏电流引起的高温开机黑屏问题。

以下对上述第一级反相子电路410、第二级反相子电路420和漏电流抑制子电路430的具体电路结构和工作原理作进一步的说明。

在可选的实施方式中，漏电流抑制子电路430具有输入端、第一接入端和第二接入端。其中，输入端用于连接时钟信号端，漏电流抑制子电路通过第一接入端与第二接入端串联到上述漏电回路中。接入漏电流抑制子电路430后，在上述数据延迟时间段内，当输入的时钟信号为低电平时，输出端口的上拉支路和下拉支路保持相同电位。

举例来讲，漏电流抑制子电路串联到漏电回路中后，可以使得输出端口的上拉支路和下拉支路的等效电路结构相互对称，例如，输出端口的上拉支路和下拉支路均可以等效为通过一个断开的三极管接地，或等效为通过一个断开的三极管接电源VDD。这样就可以使得输出端口在漏电回路中的两端电位对称，从而抑制上述定向漏电流的产生。

如图5所示，漏电流抑制子电路430可以通过第一接入端和第二接入端串联到上述漏电回路的上拉支路中。例如，在上拉晶体管的漏极与输出端口Db之间设置有接入点A和接入点B，其中，第一接入端与接入点A连接即与上拉晶体管的漏极连接，第二接入端与接入点B连接即与输出端口Db连接。或者，如图6所示，漏电流抑制子电路430也可以通过第一接入端和第二接入端串联到上述漏电回路的下拉支路中。例如，如图6所示，下拉晶体管可以包括两个依次串联的晶体管，输出端口Db通过这两个依次串联的晶体管接地，此时，可以在这两个晶体管之间设置有接入点A′和接入点B′，其中，第一接入端与接入点A′连接即与靠近输出端口Db的晶体管的漏极连接，第二接入端与接入点B′连接即与接地的晶体管的源极连接。

在可选的实施方式中，如图7所示，漏电流抑制子电路430可以包括第一开关器件431和第二开关器件432，第一开关器件431和第二开关器件432的控制端连接，且作为漏电流抑制子电路的上述输入端CK，用于根据输入的时钟信号控制器件的关闭和导通。当输入的时钟信号为低电平时，第一开关器件431处于关闭状态，第二开关器件432处于导通状态，当输入的时钟信号为高电平时，则第一开关器件431导通，第二开关器件432关闭。

第一开关器件431的第二连接端与第二开关器件432的第一连接端连接，并作为上述的第一接入端P1，第二开关器件432的第二连接端用于连接参考电压端u_ref。第一开关器件431的第一连接端作为上述的第二接入端P2。

在图5示出的实施方式中，即第一接入端与第二接入端串联到上述上拉支路中时，上述参考电压端为接地端，用于接地。

在图6示出的实施方式中，即第一接入端与第二接入端串联到上述下拉支路中时，上述参考电压端为电源端，用于连接电源VDD。

在可选的实施方式中，第一开关器件431可以为NMOS管，第二开关器件432可以为PMOS管。或者，也可以采用其它可以实现类似功能的可控开关器件，如可以采用双向可控硅。

下面以第一开关器件为NMOS管，第二开关器件为PMOS管为例，提供图8和图9所示的漏电流抑制子电路结构图：

如图8所示，漏电流抑制子电路可以包括NMOS管MN4′和PMOS管MP2′，MN4′与MP2′的栅极连接，且作为时钟信号输入端CK。MN4′的源极作为漏电流抑制子电路的第二接入端，MN4′的漏极与MP2′的源极连接，且作为漏电流抑制子电路的第一接入端，MP2′的漏极接地。

如图9所示，漏电流抑制子电路结构与图8类似，区别在于MP2′的漏极接电源VDD。

为了进一步说明本发明的实现原理，下面以图2示出的示例性数据采样器的第一级反相子电路和第二级反相子电路为例，对设置漏电流抑制子电路后的漏电流抑制原理进行说明。

如图2所示，第一级反相子电路包括第一晶体管MP0、第二晶体管MP1、第三晶体管MP2、第四晶体管MN0、第五晶体管MN1、第六晶体管MN2、第七晶体管MN3和第八晶体管MN4。其中，第一晶体管MP0、第二晶体管MP1和第三晶体管MP2为PMOS管，第四晶体管MN0、第五晶体管MN1、第六晶体管MN2、第七晶体管MN3和第八晶体管MN4为NMOS管，第三晶体管MP2为上述的上拉晶体管，第七晶体管MN3和第八晶体管MN4为上述的下拉晶体管。第二级反相子电路包括第九晶体管MP3和第十晶体管MN5。其中，第九晶体管MP3为PMOS管，第十晶体管MN5为NMOS管。

具体来讲，第一级反相子电路中，第一晶体管MP0的源极接电源端VDD，栅极用于连接时钟信号端，漏极与第四晶体管MN0的源极连接。第四晶体管MN0的栅极作为数据信号D_in的输入端，漏极与第五晶体管MN1的源极连接。第二晶体管MP1的源极接电源端VDD，栅极连接时钟信号端，漏极与第六晶体管MN2的源极连接。第六晶体管MN2的栅极与第一晶体管MP0的漏极连接，漏极与第五晶体管MN1的源极连接。第三晶体管MP2的源极接电源端，栅极与第二晶体管MP1的漏极连接，漏极与第八晶体管MN4的源极连接。第八晶体管MN4的栅极连接时钟信号端，漏极与第七晶体管MN3的源极连接。第七晶体管MN3的栅极与第三晶体管MP2的栅极连接，漏极接地。

第二级反相子电路中，第九晶体管MP3的源极接地，栅极与第八晶体管MN4的源极连接，漏极与第十晶体管MN5的源极连接。第十晶体管MN5的栅极与第九晶体管MP3的栅极连接，漏极接地。

将第一级反相子电路中，第四晶体管MN0的源极与第六晶体管MN2栅极的连接节点定义为N2节点，漏极与第六晶体管MN2漏极的连接节点定义为N1节点，第六晶体管MN2的源极与第三晶体管MP2栅极的连接节点定义为Di节点。将第一级反相子电路的输出端口定义为Db端口，将第二级反相子电路的输出端口定义为Dout端口。图2中，D[0]表示数据延迟时间段Dout端口输出的初始数据位，CK[0]表示数据延迟时间段时钟信号端输入的初始时钟信号。

在高温环境下开机时，上电后，电源信号AVDD/DVDD先来，此时CEDS还未到达，CK[0]为低电平，MP0、MP1导通，MN1、MN4关闭，N2为高电平，Di为高电平，MP2和MN4关闭，Db端口以及Dout端口处于Floating状态。

若数据延迟时间段的持续时间低于预设阈值时，即在相对较短的时间内，CEDS到来，系统解析CK输出，检测CK上升沿，当CK为高电平时，MP0、MP1关闭，MN1、MN4导通。正常工作波形如图10所示，当CK正常产生时，Dout输出跟随Din。

然而，若数据延迟时间段的持续时间超过预设阈值时，即在相对较长的时间内，CEDS仍未到来，Db端口持续长时间处于Floating状态，由于MP2管、MN4管关断状态不完全，同时Db端口的上拉支路与下拉支路之间存在电势差，MP2以及MN4中就会产生漏电流，当MN4中产生的漏电流I_DN大于MP2漏电流中产生的漏电流I_UP时，会在第一级反相子电路输出端口与第二级反相子电路的输入端口之间的连接线上产生定向漏电流，且方向为从第二级反相子电路的输入端口流向第一级反相子电路输出端口。在高温环境下，漏电流急剧增大，从而导致在CEDS未到达之前，第二级反相子电路的输入端口的电位被拉低，Dout输出的初始数据位D[0]被异常拉高，如图11所示。

需要说明的是，上述预设阈值根据Dout输出的初始数据位D[0]受漏电流影响被异常拉高至高电平需要消耗的时间确定。

针对图2示出的数据采样器，在第一级反相子电路输出端口的上拉支路中接入图8所示的漏电流抑制子电路后，得到数据延迟时间段内的有效工作电路如图12所示。需要说明的是，由于在数据延迟时间段内，输入的时钟信号CK一直保持低电平，图2中的MP0和MP1均处于导通状态，在图12中未示出。

此时，在数据延迟时间段内，CK为低电平时，MN1、MN4关闭(图12中的符号“×”表示关闭)，漏电流抑制子电路内部MP2′导通，MN4′关闭，则接入点A的电位为地端(GND)电位，且接入点A与接入点B之间断开，Db端口的上拉支路和下拉支路均可以等效为通过断开的三极管接到GND端，即Db端口的上拉支路和下拉支路电位对称，故无漏电流产生，不会异常拉动Db端，从而就可以有效避免由于漏电流导致的高温开机黑屏问题。

同理，在第一级反相子电路输出端口的上拉支路中接入图9所示的漏电流抑制子电路后，得到数据延迟时间段内的有效工作电路如图13所示。当CK为低电平时，漏电流抑制子电路内部MP2′导通，MN4′关闭，则接入点A电位为VDD，且接入点A与接入点B之间断开，Db端口的上拉支路和下拉支路均可以等效为通过断开的三极管接到VDD端，即Db端口的上拉支路和下拉支路电位对称，故无漏电流产生，不会异常拉动Db端的电平状态，从而就可以有效避免由于漏电流导致的高温开机黑屏问题。

另外，还需要说明的是，本发明实施例中增设漏电流抑制子电路不会影响CEDS到达之后数据采样器的正常工作。可以理解的是，如图12所示，当CK为高电平时，接入点A和接入点B之间可以等效为通过一根导线导通，即可以看成与增设漏电流抑制子电路之前的原始数据采样器相同；当CK为低电平时，对比图12和图2，以及图13和图2可以看出，增设漏电流抑制子电路带来的电路结构差异可以忽略，并不影响数据采样器的正常工作。

基于同一发明构思，本发明实施例还提供了一种驱动电路，应用于显示面板。如图14所示，该驱动电路40包括前述的数据采样器400。同样具有与前述提供的数据采样器400相同的结构和有益效果。

由于本发明实施例所介绍的驱动电路40包括的数据采样器400在前述已经进行说明，故而基于本发明实施例所介绍的数据采样器400，本领域所属人员能够了解该驱动电路40的具体结构及效果原理，故而在此不再赘述。凡是包括本发明实施例的数据采样器400的驱动电路40都属于本发明所欲保护的范围。

基于同一发明构思，本发明实施例还提供了一种显示面板，如图15所示，该显示面板10包括前述的驱动电路40。同样具有与前述提供的数据采样器400相同的结构和有益效果。举例来讲，该显示面板10可以是全面屏，或者是，带边框的液晶显示屏尤其也可以是大尺寸的液晶显示屏。

由于本发明实施例所介绍的显示面板10包括的数据采样器400在前述已经进行说明，故而基于本发明实施例所介绍的数据采样器400，本领域所属人员能够了解该显示面板10的具体结构及效果原理，故而在此不再赘述。凡是包括本发明实施例的数据采样器400的显示面板10都属于本发明所欲保护的范围。

基于同一发明构思，本发明实施例还提供了一种显示设备，如图16所示，该显示设备1包括前述的显示面板10。同样具有与前述提供的数据采样器400相同的结构和有益效果。

需要说明的是，该显示设备1可以为：手机、液晶面板、电子纸、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。

由于本发明实施例所介绍的显示设备1包括的数据采样器400在前述已经进行说明，故而基于本发明实施例所介绍的数据采样器400，本领域所属人员能够了解该显示设备1的具体结构及效果原理，故而在此不再赘述。凡是包括本发明实施例的数据采样器400的显示设备1都属于本发明所欲保护的范围。

本发明实施例中提供的技术方案，至少具有如下技术效果或优点：

通过在第一级反相子电路内输出端口所在的漏电回路中设置漏电流抑制子电路，在数据延迟时间段即数据采样器上电但未开始工作的阶段，第二级反相子电路的输入端口处于浮空状态时，使得上述漏电回路中该输出端口的上拉支路和下拉支路保持相同电位，有效抑制高温状态下该漏电回路中产生的漏电流，避免由于漏电流导致的原本处于浮空状态的输入端口被异常拉低至低电平，从而保证在驱动数据信号还未到达之前，数据采样器的初始输出数据不会因为上述漏电流被异常拉高到高电平，有利于改善由于漏电流引起的高温开机黑屏问题，提高显示面板的高温信赖性。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

本领域那些技术人员可以理解，可以对实施例中的装置中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个装置中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的单词“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (10)

1.一种数据采样器，其特征在于，包括：

第一级反相子电路、第二级反相子电路和漏电流抑制子电路；

所述第一级反相子电路的输出端口与所述第二级反相子电路的输入端口连接；

所述漏电流抑制子电路连接于所述第一级反相子电路内所述输出端口所在的漏电回路中，用于在数据延迟时间段内，所述输入端口处于浮空状态时，使得所述漏电回路中所述输出端口的上拉支路和下拉支路保持相同电位，其中，所述数据延迟时间段为上电时间与驱动数据信号到达时间之间的时间段。

2.如权利要求1所述的数据采样器，其特征在于，所述漏电流抑制子电路具有输入端、第一接入端和第二接入端，所述输入端用于连接时钟信号端，所述漏电流抑制子电路通过所述第一接入端与所述第二接入端串联到所述漏电回路中，

在所述数据延迟时间段内，当输入的时钟信号为低电平时，所述输出端口的上拉支路和下拉支路保持相同电位。

3.如权利要求2所述的数据采样器，其特征在于，所述漏电流抑制子电路包括第一开关器件和第二开关器件，所述第一开关器件和所述第二开关器件的控制端连接，且作为所述输入端，当输入的时钟信号为低电平时，所述第一开关器件处于关闭状态，所述第二开关器件处于导通状态；

所述第一开关器件的第二连接端与所述第二开关器件的第一连接端连接，并作为所述第一接入端，所述第二开关器件的第二连接端用于连接参考电压端；

所述第一开关器件的第一连接端作为所述第二接入端。

4.如权利要求3所述的数据采样器，其特征在于，所述第一开关器件为NMOS管，所述第二开关器件为PMOS管。

5.如权利要求3所述的数据采样器，其特征在于，所述第一接入端与所述第二接入端串联到所述上拉支路中，所述参考电压端为接地端。

6.如权利要求3所述的数据采样器，其特征在于，所述第一接入端与所述第二接入端串联到所述下拉支路中，所述参考电压端为电源端。

7.如权利要求1所述的数据采样器，其特征在于，所述上拉支路包括上拉晶体管，所述下拉支路包括下拉晶体管，所述输出端口通过所述上拉晶体管接电源端，并通过所述下拉晶体管接地，

当输入的时钟信号为低电平时，所述上拉晶体管和所述下拉晶体管处于关闭状态时，所述上拉晶体管中产生的漏电流小于所述下拉晶体管中产生的漏电流。

8.一种驱动电路，其特征在于，包括权利要求1-7中任一项所述的数据采样器。

9.一种显示面板，其特征在于，包括权利要求8所述的驱动电路。

10.一种显示设备，其特征在于，包括权利要求9所述的显示面板。

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