JP2005303580A

JP2005303580A - 不揮発ｎａｎｄ回路

Info

Publication number: JP2005303580A
Application number: JP2004115280A
Authority: JP
Inventors: Koji Nishikawa; 孝司西川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-04-09
Filing date: 2004-04-09
Publication date: 2005-10-27

Abstract

【課題】面積を削減し、消費電力を小さくすることができて、不揮発であるＮＡＮＤ回路を提供すること。
【解決手段】ｎ型チャネル強誘電体積層ゲートトランジスタ５０１のドレイン、ソースをそれぞれｎ型チャネル強誘電体積層ゲートトランジスタ５０２のソース、二つのｐ型チャネル強誘電体積層ゲートトランジスタ５０３・５０４のドレインとに接続し、入力信号５０７をｎ型チャネル強誘電体積層ゲートトランジスタ５０１とｐ型チャネル強誘電体積層ゲートトランジスタ５０３とインバータ５０５、入力信号５０８をｎ型チャネル強誘電体積層ゲートトランジスタ５０２とｐ型チャネル強誘電体積層ゲートトランジスタ５０４とインバータ５０６、に入力し、５０９を出力とする。
【選択図】図５

Description

本発明は、不揮発ＮＡＮＤ回路に関する。特に、浮遊電極ゲートトランジスタ（例えば、強誘電体積層ゲートトランジスタを用いた不揮発ＮＡＮＤ回路に関する。本発明はまた、不揮発ＮＡＮＤ回路を利用した論理回路、非同期回路などに関する。

半導体を用いた論理回路では、入力された信号は単位論理回路によって演算され出力される。単位論理回路とはバッファ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＥＸＣＬＵＳＩＶＥＯＲなどの基本的論理回路と、それらを組み合わせたマルチプレクサやデバイダ、カウンタやオシレータなどである。複数の単位論理回路を用意して組み合わせ、多段に演算を行うことにより、高度に複雑な回路を構成し、高度に複雑な演算を行うことも可能である。それらにおいては一つの単位論理回路からの出力の一部は別の単位回路に入力され、またその単位回路からの出力の一部は更に別の単位回路に入力されて演算が進む。またそれらにおいては一つの単位論理回路からの出力の一部は元の単位回路に帰還されて入力されることもある。その様な高度に複雑な回路には、加算機や乗算機、およびそれらを更に組み合わせた演算装置（ＡＬＵ：ＡｒｉｔｈｍｅｔｉｃａｎｄＬｏｇｉｃａｌＵｎｉｔなどがあり、これらもまた単位論理回路と呼ばれる。

基本的な論理回路と、それらを組み合わせた単位論理回路と、更にそれらを組み合わせた高度に複雑な回路による単位論理回路との、
全てを含めて論理回路と呼ぶ。

以下、図１および図２を参照しながら、一般的な半導体を用いた論理回路について説明する。

図１は一般的な半導体を用いた論理回路のうちの一部を単純化して模式的に表しているものであり、ここでは入力された三つの信号が、複数で多段の論理回路を通って演算され、一つの信号として出力される様子をあらわしている。実際には分岐、集合したり、帰還されたりする場合などもあって、より複雑である。

図１において、１０１はある単位論理回路をあらわしており、１０２および１０３はそれに含まれるより小単位の単位論理回路を表す。それぞれをつなぐ矢印は、信号の流れを表しており、１０８、１０９および１１０は単位論理回路１０１に入力される入力信号である。また１１１は論理回路１０１から出力される出力信号を表している。それぞれの信号は１個の信号で構成されている時もあり、２個以上の複数個である場合もある。また１０４、１０５および１０６、１０７は電源電圧を引加している間ずっと入力値を保持しつづけ、かつそのまま出力することのできる、フリップフロップ回路を表している。この様に信号を保持する働きを持ったフリップフロップは、バッファと呼ばれることもある。

図１において、単位論理回路１０２はＮＡＮＤ回路であり、単位論理回路１０３は２入力１出力の任意の回路である。

図１において、単位論理回路１０１に入力された信号１０８および１０９はＮＡＮＤ回路１０２に入力され、演算されて次段へと出力される。この時、回路１０２は通常のＮＡＮＤ回路であり、入力信号１０８および１０９は同時に回路１０２へ入力されなければならない。しかしながら、一般的に、単位論理回路１０１に入力される信号が常に同時であるとは限らない。そこで通常は入力信号１０８および１０９の入力のタイミングがずれて、同時に入力されない場合でも演算が可能となるように、フリップフロップ回路１０４および１０５が挿入されている。これにより信号１０８に対して信号１０９が、早く単位論理回路１０１に入力された場合にも、遅く入力された場合にも、早く入力されたいずれかの信号をそれぞれのフリップフロップ回路１０４・１０５に保持させておくことができる。次いで遅く入力された信号にあわせて、二つの信号をＮＡＮＤ回路１０２に入力することにより、演算を行うことができる。なお図１においては、早く入力されてフリップフロップに保持されていた信号を、遅く入力された信号にタイミングを合わせてＮＡＮＤ回路に入力する仕組みについては煩雑になることを避けるために説明を省略した。

次いで、ＮＡＮＤ回路１０２から出力された信号は単位論理回路１０１に入力されたもう一つの信号である、信号１１０とともに、もう一つの論理回路１０３に入力される。この時、論理回路１０３への２つの入力が同時に行われる必要のある回路であるので、同様にフリップフロップ１０６および１０７を挿入する。ＮＡＮＤ回路１０２からの出力と、信号１１０のうち、論理回路１０３に早く到達しうる信号を対応するフリップフロップ１０６・１０７に保持し、遅く到達する信号に合わせて論理回路１０３に入力する。

以上の結果、単位論理回路１０１に入力した三つの信号１０８、１０９および１１０をＮＡＮＤ回路１０２および論理回路１０３によって演算し信号１１１として出力することができる。

次に図２を参照しながら、図１のＮＡＮＤ回路１０２としてあげた通常のＮＡＮＤ回路について説明する。

図２は、例えば、非特許文献１に示されるような、通常のＮＡＮＤ回路２０１をあらわしている。２０２および２０３はそれぞれＮＡＮＤ回路２０１の構成要素であるチャネルがｎ型半導体であるトランジスタであり、２０４および２０５はそれぞれＮＡＮＤ回路２０１の構成要素であるチャネルがｐ型半導体であるトランジスタである。２０６および２０７はそれぞれＮＡＮＤ回路２０１に入力される信号であり、２０８はＮＡＮＤ回路２０１からの出力信号である。入力信号２０６および２０７に入力される信号は通常Ｈとあらわされる信号とＬとあらわされる信号の二種類のうちのいずれかである。ここでＨとあらわされる信号は、ある値に範囲が定められた正の電圧あり、またＬとあらわされる信号は、ある値以下であって、ほぼゼロとみなすことのできる電圧である。

図２において、入力信号２０６および２０７が同時に入力された場合、二つの信号はＮＡＮＤ回路２０１の内部でそれぞれ二つづつに分けられて、２０２から２０５の四つのトランジスタのゲートに印加され出力信号２０８として出力される。入力信号２０６および２０７が同時に印加された場合の、入力信号の組み合わせと出力信号の値との関係を表したのが表１である。

図２におけるＮＡＮＤ回路２０１は入力された信号２０６、２０７が各トランジスタを通して変化し、出力２０８から出力される。しかしながら、信号の保持回路を持たないので、入力信号がありつづける限り出力信号が出力され続けるが、入力信号が無くなると、各トランジスタの電源電圧が印加されている状態にあっても、出力は無くなってしまう。

また図２におけるＮＡＮＤ回路２０１は二つの入力信号２０６と２０７が同時に印加されている間は、その演算結果としての出力信号２０８を出力するが、二つの入力信号２０６あるいは２０７のうちの一つしか入力されない場合、入力されなかった信号をＬとして演算された結果しか出力されず、意図した出力を得ることができない。すなわち、図２におけるＮＡＮＤ回路２０１では、正しい出力を得るためにはいつも、その複数の入力信号のタイミングを合わせることが必要である。
「よくわかるディジタルIC回路の基礎」松田勲、伊原充博株式会社技術評論社 P１０８本文および図５．２

上述した論理回路には、以下の様な問題がある。

まず論理回路１０１の様な通常の論理回路においては、演算機能を持った単位論理回路１０２および１０３の他に、複数の入力信号および個々の単位論理回路からの出力などのタイミングを合わせるためのフリップフロップ１０４から１０７の様な信号保持回路、すなわちバッファを持つ必要がある。そのために単位論理回路の総数が、３倍の合計６個となり大きく増加している。これは概念化した単純な例であるが、一般的な場合でも５０％以上の単位論理回路の増加があり得る。すなわち、この様な論理回路を応用して大規模な論理回路を構成した場合、その面積は、単純に演算のための論理回路のみの面積に対して、５０％以上大きなものとなる。また面積の増加は製造コストの増加に直結するため、製造コストが５０％以上大きくなってしまうことになる。

また上記の様な論理回路を応用して大規模な論理回路を構成した場合、素子数の増加は消費電力の増加に直結するため、単純に演算のための消費電力に対して５０％以上大きなものになってしまう。また更にはフリップフロップでは、電源電圧を印加しつづけなければ信号を保持することができないため、部分的に電源を切ると言った省電力化手法を行うことが難しく、消費電力の抑制が難しい。

また上記の様な論理回路を応用して大規模な論理回路を構成した場合、演算のための単位論理回路に対して、信号保持のためのフリップフロップの方が微細化時のエラー発生確率が大きいため、微細化の限界がフリップフロップによって決定されてしまって、微細化を進めることが難しい。またこのことにより、大規模な論理回路自体の面積を小さくすることが難しくなり、製造コストを下げることが難しく、また更には消費電力を小さくすることが難しい。

本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、単位論理回路の数が少なく、省面積で製造コストが小さく、微細化が容易で消費電力の少ない論理回路を提供することにある。本発明の他の目的は、そのような論理回路に好適に用いることができる不揮発ＮＡＮＤ回路を提供することにある。

本発明の不揮発ＮＡＮＤ回路は、ソース、ゲート、ドレインおよびボディの端子を有してかつチャネルの導電性がｎ型であるフローティングゲートトランジスタと、ソース、ゲート、ドレインおよびボディの端子を有してかつチャネルの導電性がｐ型であるフローティングゲートトランジスタと、入力および出力の端子を有するインバータとを各々二つずつ備え、前記二つのｎ型チャネルフローティングゲートトランジスタのうち、第一のトランジスタのソースが第二のｎ型チャネルフローティングゲートトランジスタのドレインに接続されており、また前記第一のｎ型チャネルフローティングゲートトランジスタのドレインが前記二つのｐ型チャネルのフローティングゲートトランジスタの両方のソースに接続されており、また前記第二のｎ型チャネルフローティングゲートトランジスタのソースが接地されており、また前記二つのｐ型チャネルフローティングゲートトランジスタのドレインがそれぞれ電源に接続されており、また前記第一のｎ型チャネルフローティングゲートトランジスタのゲートと、前記二つのｐ型チャネルフローティングゲートトランジスタのうち、第一のトランジスタと、前記二つのインバータのうちの第一のインバータと、に共通して印加される電位を第一の入力電位とし、また前記第二のｎ型チャネルフローティングゲートトランジスタのゲートと前記二つのｐ型チャネルフローティングゲートトランジスタのうちの第二のトランジスタと、前記二つのインバータのうちの第二のインバータと、に共通して印加される電位を第二の入力電位とし、また前記第一のインバータの出力を前記第一のｎ型チャネルフローティングゲートトランジスタのボディと、前記第一のｐ型チャネルフローティングゲートトランジスタのボディとに接続し、また前記第二のインバータの出力を前記第二のｎ型チャネルフローティングゲートトランジスタと前記第二のｐ型チャネルフローティングゲートトランジスタのボディとに接続し、前記第一のｎ型チャネルフローティングゲートトランジスタと前記第二のｐ型チャネルフローティングゲートトランジスタとの接続点の電位を出力とする不揮発ＮＡＮＤ回路である。

ある好適な実施形態において、前記フローティングゲートトランジスタは、強誘電体積層ゲートトランジスタである。

本発明の不揮発ＮＡＮＤ回路は、ソース、ゲート、ドレインおよびボディの端子を有してかつチャネルの導電性がｎ型であるフローティングゲートトランジスタと、入力および出力の端子を有するインバータとを各々二つずつ備え、かつ、一端と、電源に接続される他端とを有する抵抗素子を備え、前記二つのｎ型チャネルフローティングゲートトランジスタのうち、第一のトランジスタのソースが第二のｎ型チャネルフローティングゲートトランジスタのドレインに接続されており、また前記第一のｎ型チャネルフローティングゲートトランジスタのドレインが前記抵抗素子の一端に接続されており、また前記第二のｎ型チャネルフローティングゲートトランジスタのソースが接地されており、また前記第一のｎ型チャネルフローティングゲートトランジスタのゲートと前記二つのインバータの内の第一のインバータとに共通して印加される電位を第一の入力電位とし、また前記第二のｎ型チャネルフローティングゲートトランジスタのゲートと前記二つのインバータの内の第一のインバータとに共通して印加される電位を第二の入力電位とし、また前記第一のインバータの出力を前記第一のｎ型チャネルフローティングゲートトランジスタのボディに接続し、また前記第二のインバータの出力を前記第二のｎ型チャネルフローティングゲートトランジスタに接続し、前記第一のｎ型チャネルフローティングゲートトランジスタと前記抵抗素子との接続点の電位を出力とし、また前記抵抗素子の抵抗が、前記二つのｎ型チャネルフローティングゲートトランジスタのオン抵抗の和よりも１０００倍以上大きく、また前記二つのｎ型チャネルフローティングゲートトランジスタのオフ抵抗の和の１０００分の１以下である不揮発ＮＡＮＤ回路である。

本発明の実施形態における論理回路は上記不揮発ＮＡＮＤ回路を用いて構成されている。

本発明の実施形態における論理回路は上記不揮発ＮＡＮＤ回路を用いて構成されており、それにより、通常のＮＡＮＤ回路を用いて構成されている場合と比べて、信号保持のためのバッファを持つ必要が無いため、全体の素子数が３３％以上少なく、それにより面積も小さい。また同様に素子数が少ないことから消費電力も小さく、フリップフロップを使わないことから微細化がしやすい。またＮＡＮＤ回路中に演算結果を保持して任意に読み出すことが可能であるため、これを利用して非同期回路を構成することが出来る。

本願発明者は、従来の論理回路における省面積化と製造コストの削減および消費電力の低減や微細化を図るために、フローティングゲートトランジスタを含むＮＡＮＤ回路を用いて不揮発論理回路を構築できることを思い付き、その検討を行い、本発明に至った。以下、図３から７を参照しながら説明する。

図３は、フローティングゲートトランジスタを含むＮＡＮＤ回路（不揮発ＮＡＮＤ回路を表している。図３に示したＮＡＮＤ回路は、ｎ型チャネルのフローティングゲートトランジスタ３０１および３０２と、ｐ型チャネルのフローティングゲートトランジスタ３０３および３０４と、インバータ３０５および３０６から構成されている。第一のｎ型チャネルフローティングゲートトランジスタ３０１のドレインには第二のｎ型チャネルフローティングゲートトランジスタ３０２のソースが接続されており、この第二のｎ型チャネルフローティングゲートトランジスタ３０２のドレインは接地されている。また第一のｎ型チャネルフローティングゲートトランジスタ３０１のソースは第二のｐ型チャネルフローティングゲートトランジスタ３０４および第二のｐ型チャネルフローティングゲートトランジスタのドレインに共通して接続されており、第一および第二のｐ型チャネルフローティングゲートトランジスタ３０３・３０４のソースはそれぞれ電源に接続されている。このＮＡＮＤ回路に入力される二つの信号のうちの第一の信号３０７は第一のｎ型チャネルトランジスタ３０１および第一のｐ型チャネルトランジスタ３０３のゲートおよびインバータ３０５に並列に入力されており、またインバータ３０５から出力された信号は第一のｎ型チャネルトランジスタ３０１および第一のｐ型チャネルトランジスタ３０３のボディへ入力されている。また第二の信号３０８は第二のｎ型チャネルトランジスタ３０２および第二のｐ型チャネルトランジスタ３０４のゲートおよびインバータ３０６に並列に入力されており、またインバータ３０６から出力された信号は第一のｎ型チャネルトランジスタ３０２および第二のｐ型チャネルトランジスタ３０４のボディへ入力されている。第一のｎ型チャネルトランジスタ３０１のソースと、第二のｐ型チャネルトランジスタ３０４のドレインとの接点の電位が、このＮＡＮＤ回路の出力信号３０９となる。

ここで、この回路の二つの信号として、それぞれ正の電源電位と接地電位による二値の信号を入力することを考える。なお、この二値の値は、通常、デジタル回路に入力される信号であり、ハイ、ローの二値、あるいはＨ、Ｌの二値として表される。

まず、第一の信号３０７と第二の信号３０８に正の電源電位が入力された場合を考える。この場合、第一のｎ型チャネルフローティングゲートトランジスタ３０１のゲートと第二のｎ型チャネルフローティングゲートトランジスタ３０２のゲートおよび、第一のｐ型チャネルフローティングゲートトランジスタ３０３と第二のｐ型チャネルフローティングゲートトランジスタ３０４のゲートとに正の電位が印加される。一方、第一のインバータ３０５と第二のインバータ３０６の出力は共に接地電位となるので、第一のｎ型チャネルフローティングゲートトランジスタ３０１と第二のｎ型チャネルフローティングゲートトランジスタ３０２および、第一のｐ型チャネルフローティングゲートトランジスタ３０３と第二のｐ型チャネルフローティングゲートトランジスタ３０４とのボディ（基板も接地電位となる。その結果、それぞれのゲートとボディと間には正の電位勾配が生じる。

この正の電位勾配によって、第一、第二のｎ型チャネルフローティングゲートトランジスタ３０１、３０２および、第一、第二のｐ型チャネルフローティングゲートトランジスタ３０３、３０４との積層ゲートに存在する浮遊ゲート電極に、ある有限の値を取る正の電位が誘起される。その結果、第一、第二のｎ型チャネルフローティングゲートトランジスタ３０１、３０２の閾値が低下して、チャネル抵抗が減少する。一方、第一、第二のｐ型チャネルフローティングゲートトランジスタ３０３、３０４の閾値は上昇して、チャネル抵抗は増加する。すなわち、第一のｎ型チャネルフローティングゲートトランジスタ３０１はオン、第二のｎ型チャネルフローティングゲートトランジスタ３０２はオン、第一のｐ型チャネルフローティングゲートトランジスタ３０３はオフ、第二のｐ型チャネルフローティングゲートトランジスタ３０４はオフになる。すると、出力３０９には接地電位が現れることになる。

一方、第一の信号３０７に正の電源電位が入力され、第二の信号３０８に接地電位が入力された場合を考える。この場合、第一のｎ型チャネルフローティングゲートトランジスタ３０１のゲートと第一のｐ型チャネルフローティングゲートトランジスタ３０３のゲートに正の電源電位が印加され、第二のｐ型チャネルフローティングゲートトランジスタ３０４のゲートと第二のｎ型チャネルフローティングゲートトランジスタ３０２のゲートとに接地電位が印加される。一方、第一のインバータ３０５の出力が接地電位となり、第二のインバータ３０６の出力が電源電位となるので、第一のｎ型チャネルフローティングゲートトランジスタ３０１と第一のｐ型チャネルフローティングゲートトランジスタ３０３のボディ（基板も接地電位となる。その結果、第一のｎ型チャネルフローティングゲートトランジスタ３０１および、第一のｐ型チャネルフローティングゲートトランジスタ３０３のゲートとボディと間には正の電位勾配が生じる。また、第二のｐ型チャネルフローティングゲートトランジスタ３０４と第二のｎ型チャネルフローティングゲートトランジスタ３０２とのボディ（基板は電源電位となる。その結果、第二のｐ型チャネルフローティングゲートトランジスタ３０４および、第二のｎ型チャネルフローティングゲートトランジスタ３０２のゲートとボディと間には負の電位勾配が生じる。

その結果、第一のｎ型チャネルフローティングゲートトランジスタ３０１および、第一のｐ型チャネルフローティングゲートトランジスタ３０３の浮遊ゲート電極に、ある有限の値を取る正の電位が誘起され、そして、第一のｎ型チャネルフローティングゲートトランジスタ３０１の閾値が低下して、チャネル抵抗が減少する。一方、第一のｐ型チャネルフローティングゲートトランジスタ３０３の閾値は上昇して、チャネル抵抗は増加する。また第二のｎ型チャネルフローティングゲートトランジスタ３０２および第二のｐ型チャネルフローティングゲートトランジスタ３０４にはある有限の値をとる負の電位が誘起され、そして、第二のｐ型チャネルフローティングゲートトランジスタ３０４の閾値が低下して、チャネル抵抗が減少する。一方、第二のｎ型チャネルフローティングゲートトランジスタ３０２の閾値は上昇して、チャネル抵抗は増加する。すなわち、第一のｎ型チャネルフローティングゲートトランジスタ３０１はオン、第二のｎ型チャネルフローティングゲートトランジスタ３０２はオフ、第一のｐ型チャネルフローティングゲートトランジスタ３０３はオフ、第二のｐ型チャネルフローティングゲートトランジスタ３０４はオンになる。それらの関係により、出力３０９には電源電位が現れることになる。

次に、第一の信号３０７に接地電位が入力され、第二の信号３０８に正の電源電位が入力された場合について考えると、同様な手続きによって、すなわち、第一のｎ型チャネルフローティングゲートトランジスタ３０１はオフ、第二のｎ型チャネルフローティングゲートトランジスタ３０２はオン、第一のｐ型チャネルフローティングゲートトランジスタ３０３はオン、第二のｐ型チャネルフローティングゲートトランジスタ３０４はオフになり、出力３０９には電源電位が現れることになる。

次に、第一の信号３０７、第二の信号３０８に、共に接地電位が入力された場合について考えると、やはり同様な手続きによって、すなわち、第一のｎ型チャネルフローティングゲートトランジスタ３０１はオフ、第二のｎ型チャネルフローティングゲートトランジスタ３０２はオフ、第一のｐ型チャネルフローティングゲートトランジスタ３０３はオン、第二のｐ型チャネルフローティングゲートトランジスタ３０４はオンになり、出力３０９には電源電位が現れることになる。

以上の様に、図３の構成を用いると、その二つの入力信号に対して、表１に示した従来のＮＡＮＤ回路と全く同じ演算結果を得ることが理解できる。

更に図３の構成では、第一と第二のｎ型チャネルフローティングゲートトランジスタ３０１・３０２、および第一と第二のｐ型チャネルフローティングゲートトランジスタ３０３・３０４がそれぞれ不揮発性を持つことにより、演算結果を回路内に保持しておくことが可能となる。その結果、一旦、回路への電源の供給を遮断しても、再び、第一および第二のｐ型チャネルフローティングゲートトランジスタのソースに正の電源電圧を印加しさえすればいつでも、それ以前に入力された二つの信号の演算結果を出力として読み出すことが出来る。

次に、図４を参照しながらこの不揮発ＮＡＮＤ回路を利用した演算回路について説明する。図４は不揮発ＮＡＮＤ回路を含む、ある演算回路を表している。ここで不揮発ＮＡＮＤ回路４０２は図１に示したＮＡＮＤ回路１０２に対応している。

図４に示した構成において、不揮発演算回路４０１に入力された二つの信号４０４と４０５は、直接不揮発ＮＡＮＤ回路４０２に入力されており、二つの信号のタイミングを合わせるためのバッファであるフリップフロップを、その直前に持たない。また不揮発ＮＡＮＤ回路４０２の出力と、演算回路４０１に入力された三つ目の信号４０６は、いずれも直接演算回路４０３に入力されており、この場合もやはり、二つの信号のタイミングを合わせるためのバッファであるフリップフロップを、その直前に持たない。すなわち、従来のＮＡＮＤ回路を単位演算回路として含む演算回路１０１では合計６個あった単位演算回路の数が、不揮発ＮＡＮＤ回路を含む演算回路４０１では２個にまで削減されている。

このような構成により、不揮発ＮＡＮＤ回路４０１は従来のＮＡＮＤ回路と比較して、より大きな回路に組み込まれた時にその回路内の単位演算回路をつなぐフリップフロップを省略することが可能となり、その結果、回路の構成を極端に減らすことが出来るということが理解できる。回路の構成を極端に減らした結果、回路面積を縮小して製造コストを削減することが可能となり、かつ消費電力をも削減できる。また回路の設計も簡単になるので、設計時間、設計工数等の設計コストを削減できるとともに、製品を早く製造できるようになる。

更にこのような構成により、不揮発ＮＡＮＤ回路４０１は従来のＮＡＮＤ回路と比較して、回路内に演算結果を保持しておくことが可能となるので、一旦回路の電源供給を遮断した後、再投入後にも不揮発ＮＡＮＤ回路４０２の出力データを再利用することが可能となる。このことによっても、電源供給遮断時用の外部メモリーを設ける必要が無くなるため、回路全体の面積を削減できるとともにコストを削減し、かつ消費電力をも削減できるようになる。また回路の設計も簡単になるので、設計時間、設計工数等の設計コストを削減できるとともに、製品を早く製造できるようになる。

次に図５を参照する。図５に示した回路は、図３に示した不揮発ＮＡＮＤ回路におけるｎ型チャネルのフローティングゲートトランジスタ３０１、３０２およびｐ型チャネルのフローティングゲートトランジスタ３０３、３０４をそれぞれ
ｎ型チャネルの強誘電体積層ゲートトランジスタ５０１、５０２およびｐ型チャネルのフローティングゲートトランジスタ５０３、５０４に置き換えたものである。

ｎ型チャネルの強誘電体積層ゲートトランジスタ５０１、５０２およびｐ型チャネルの強誘電体積層ゲートトランジスタ５０３および５０４はそのゲート部分に強誘電体が積層されたトランジスタで、典型的には電極から基板に向かって、上部電極／強誘電体層／浮遊電極（フローティングゲート／ゲート絶縁膜／Ｓｉ基板と積層された、積層ゲート構造を持つ。ゲートに印加する電位によって強誘電体層が分極し、その結果、浮遊電極に正あるいは負の電位が誘起される。この時強誘電体層およびゲート絶縁膜におけるリーク電流が充分小さなものであれば、浮遊電極上に誘起された電位は、ゲートに印加した電位を取り払った後も、充分長時間に渡って保持される。そして再度、第一と第二のｐ型チャネルの強誘電体積層ゲートトランジスタ５０３および５０４のソースに電源を投入した時に、出力５０９から以前の演算結果を読み出すことができる。

従って、図５の構成を用いることにより、図３で示したと同様な不揮発ＮＡＮＤ回路を実現することができる。

また従って、図３で示した不揮発ＮＡＮＤ回路に代えて、図５の構成の不揮発ＮＡＮＤ回路を用いても、図４の不揮発演算回路を実現することが可能となる。

次に図６を参照する。図６に示した回路は、図３に示した不揮発ＮＡＮＤ回路におけるｎ型チャネルのフローティングゲートトランジスタ３０１、３０２をそれぞれｎ型チャネルの強誘電体積層ゲートトランジスタ６０１、６０２に置き換え、一方、第一、第二のｐ型チャネルフローティングゲートトランジスタ３０３、３０４を取り去って、ある抵抗値を持つ抵抗体６０３の一端を第一のｎ型チャネル強誘電体積層ゲートトランジスタ５０１のソースに接続し、他の一端を電源に接続したものである。

図５と同様に、図６の構成においても、ｎ型チャネルの強誘電体積層ゲートトランジスタ６０１、６０２はそのゲート部分に強誘電体が積層されたトランジスタで、ゲートに印加する電位によって強誘電体層が分極し、その結果、浮遊電極に正あるいは負の電位が誘起される。この時強誘電体層およびゲート絶縁膜におけるリーク電流が充分小さなものであれば、浮遊電極上に誘起された電位は、ゲートに印加した電位を取り払った後も、長時間に渡って保持される。

図６において、抵抗体６０３の抵抗値Ｒｒは、強誘電体積層ゲートトランジスタ６０１および６０２のそれぞれのオン抵抗Ｒｆ（ＯＮ１、Ｒｆ（ＯＮ２の和よりも大きく、またそれぞれのオフ抵抗Ｒｆ（ＯＦＦ１、Ｒｆ（ＯＦＦ２のいずれの値よりも小さい。

今、図６において第一の入力６０６および第二の入力６０７にＨの入力（例えば正の電源電位が入力された時を考える。この時、第一のインバータ６０４および第二のインバータ６０５の出力は接地電位となるので、第一および第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０１および６０２のボディは接地電位となり、両者の強誘電体積層ゲートには正の電位勾配が発生する。その結果、第一および第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０１および６０２の閾値電圧は低下し、オン状態となって、チャネル抵抗は減少する。今、抵抗体６０３の抵抗値を強誘電体積層ゲートトランジスタ６０１および６０２のそれぞれのオン抵抗Ｒｆ（ＯＮ１、Ｒｆ（ＯＮ２の和よりも大きくとってあるので、第一のｎ型チャネル強誘電体積層ゲートトランジスタ６０１と抵抗体６０３の接続点の電位は、両者の抵抗値の逆数の比に分割された値となり、ほぼ接地電位となって、出力６０８からＬ出力として観測される。

次に、図６において第一の入力６０６にＨの入力（例えば正の電源電位が入力され、第二の入力６０７にＬの入力（例えば接地電位が入力された時を考える。この時、第一のインバータ６０４の出力は接地電位となるので、第一のｎ型チャネル強誘電体積層ゲートトランジスタ６０１のボディは接地電位となり、その強誘電体積層ゲートには正の電位勾配が発生する。一方、第二のインバータ６０５の出力は電源電位となるので、第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０２のボディは電源電位となり、その強誘電体積層ゲートには負の電位勾配が発生する。

その結果、第一のｎ型チャネル強誘電体積層ゲートトランジスタ６０１の閾値電圧は低下し、オン状態となって、チャネル抵抗は減少する。一方、第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０２の閾値電圧は上昇し、オフ状態となって、チャネル抵抗は増大する。今、抵抗体６０３の抵抗値を第一の強誘電体積層ゲートトランジスタ６０１のオン抵抗Ｒｆ（ＯＮ１よりも大きくとってあるが、一方で、第二の強誘電体積層ゲートトランジスタ６０２のオフ抵抗Ｒｆ（ＯＮ２よりも著しく小さく取ってあるので、第一のｎ型チャネル強誘電体積層ゲートトランジスタ６０１と抵抗体６０３の接続点の電位は、第二の強誘電体積層ゲートトランジスタ６０２と抵抗体６０３の抵抗値の逆数の比に分割された値となり、ほぼ電源電位となって、出力６０８からＨ出力として観測される。

次に、図６において第一の入力６０６にＬの入力（例えば接地電位が入力され、第二の入力６０７にＨの入力（例えば正の電源電位が入力された時を考える。この時、第二のインバータ６０５の出力は接地電位となるので、第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０２のボディは接地電位となり、その強誘電体積層ゲートには正の電位勾配が発生する。一方、第一のインバータ６０４の出力は電源電位となるので、第一のｎ型チャネル強誘電体積層ゲートトランジスタ６０１のボディは電源電位となり、その強誘電体積層ゲートには負の電位勾配が発生する。
その結果、第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０２の閾値電圧は低下し、オン状態となって、チャネル抵抗は減少する。一方、第一のｎ型チャネル強誘電体積層ゲートトランジスタ６０１の閾値電圧は上昇し、オフ状態となって、チャネル抵抗は増大する。今、抵抗体６０３の抵抗値を第二の強誘電体積層ゲートトランジスタ６０２のオン抵抗Ｒｆ（ＯＮ２よりも大きくとってあるが、一方で、第一の強誘電体積層ゲートトランジスタ６０１のオフ抵抗Ｒｆ（ＯＮ１よりも著しく小さく取ってあるので、第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０２と抵抗体６０３の接続点の電位は、第一の強誘電体積層ゲートトランジスタ６０１と抵抗体６０３の抵抗値の逆数の比に分割された値となり、ほぼ電源電位となって、出力６０８からＨ出力として観測される。

次に、図６において第一および第二の入力６０６および６０７にＬの入力（例えば接地電位が入力された時を考える。この時、第一のインバータ６０４および第二のインバータ６０５の出力は電源電位となるので、第一および第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０１および６０２のボディは電源電位となり、その強誘電体積層ゲートには負の電位勾配が発生する。その結果、第一および第二のｎ型チャネル強誘電体積層ゲートトランジスタ６０１および６０２の閾値電圧は上昇し、オフ状態となって、チャネル抵抗は増大する。今、抵抗体６０３の抵抗値を第一および第二の強誘電体積層ゲートトランジスタ６０１および６０２のオフ抵抗Ｒｆ（ＯＮ１、Ｒｆ（ＯＮ２よりも著しく小さく取ってあるので、第一のｎ型チャネル強誘電体積層ゲートトランジスタ６０１と抵抗体６０３の接続点の電位は、第一および第二の強誘電体積層ゲートトランジスタ６０１および６０２の抵抗値の和と、抵抗体６０３の抵抗値の逆数の比に分割された値となり、ほぼ電源電位となって、出力６０８からＨ出力として観測される。

以上の、結果、二つの入力に対する出力の値は、表１に示されたＮＡＮＤ回路の演算結果と全く等価であることはがわかる。更に、強誘電体積層ゲートトランジスタ中に、入力値が保持されるので、演算結果を不揮発に保持することが可能となる。すなわち、図６の構成を用いることにより、図３で示したと同様な不揮発ＮＡＮＤ回路を実現することができる。

また従って、図４において、図３で示した不揮発ＮＡＮＤ回路に代えて、図６の構成の不揮発ＮＡＮＤ回路を用いても、図４の不揮発演算回路を実現することが可能となる。

なお、図６においては不揮発トランジスタとして強誘電体積層ゲートトランジスタを用いた例を挙げたが、不揮発性を持つトランジスタであれば何でもよく、図３に挙げたフローティングゲートトランジスタでも良い。

次に図７を参照する。図７は図５で挙げた回路に関してその二つのインバータ３０５および３０６をフリップフロップ７０５、７０６で置き換えた例を示したものである。インバータをフリップフロップで置き換えることによって、その演算結果には全く変化は生じず、表１と同様である。またその演算の手続きも図３および図５で挙げた演算の手続きと全く同じである。それとは別に、インバータをフリップフロップで置き換えることは、ボディへと出力される値がより早く決定し、安定化する効果を有する。一般的には図３および図５で示されたインバータで充分であるが、条件によって、インバータの値が不安定化する場合、あるいは早く決定しない場合には、図７に示した様にフリップフロップ７０５、７０６を用いることが可能である。なお、同様に図６のインバータ６０５をフリップフロップに換えることも当然考えられる。

本発明によれば、消費電力を小さくできる不揮発ＮＡＮＤ回路およびそれ利用した演算回路を提供することができる。

ＮＡＮＤ回路を含む従来の演算回路の構成を示す図従来のＮＡＮＤ回路の構成を示す図本発明の実施形態に係る、フローティングゲートトランジスタを用いた不揮発ＮＡＮＤ回路の構成を示す回路図本発明の実施形態に係る、不揮発ＮＡＮＤ回路を含む演算回路の構成を示す図本発明の実施形態に係る、強誘電体積層ゲートトランジスタを用いた不揮発ＮＡＮＤ回路の構成を示す回路図本発明の実施形態に係る、抵抗体と強誘電体積層ゲートトランジスタを用いた不揮発ＮＡＮＤ回路の構成を示す回路図本発明の実施形態に係る、強誘電体積層ゲートトランジスタとフリップフロップを用いた不揮発ＮＡＮＤ回路の構成を示す回路図

符号の説明

１０１：単位論理回路
１０２：より小単位の単位論理回路
１０３：より小単位の単位論理回路
１０４：フリップフロップ
１０５：フリップフロップ
１０６：フリップフロップ
１０７：フリップフロップ
１０８：入力信号
１０９：入力信号
１１０：入力信号
１１１：出力信号
２０１：従来のＮＡＮＤ回路
２０２：第一のｎ型チャネルトランジスタ
２０３：第二のｎ型チャネルトランジスタ
２０４：第一のｐ型チャネルトランジスタ
２０５：第二のｐ型チャネルトランジスタ
２０６：入力信号
２０７：入力信号
２０８：出力信号
３０１：第一のｎ型チャネルフローティングゲートトランジスタ
３０２：第二のｎ型チャネルフローティングゲートトランジスタ
３０３：第一のｐ型チャネルフローティングゲートトランジスタ
３０４：第二のｐ型チャネルフローティングゲートトランジスタ
３０５：第一のインバータ
３０６：第二のインバータ
３０７：入力信号
３０８：入力信号
３０９：出力信号
４０１：不揮発ＮＡＮＤ回路を含んだ単位論理回路
４０２：不揮発ＮＡＮＤ回路
４０３：他の単位論理回路
４０４：入力信号
４０５：入力信号
４０６：入力信号
４０７：出力信号
５０１：第一のｎ型チャネル強誘電体積層ゲートトランジスタ
５０２：第二のｎ型チャネル強誘電体積層ゲートトランジスタ
５０３：第一のｐ型チャネル強誘電体積層ゲートトランジスタ
５０４：第二のｐ型チャネル強誘電体積層ゲートトランジスタ
５０５：第一のインバータ
５０６：第二のインバータ
５０７：入力信号
５０８：入力信号
５０９：出力信号
６０１：第一のｎ型チャネル強誘電体積層ゲートトランジスタ
６０２：第二のｎ型チャネル強誘電体積層ゲートトランジスタ
６０３：抵抗体
６０４：第一のインバータ
６０５：第二のインバータ
６０６：入力信号
６０７：入力信号
６０８：出力信号
７０１：第一のｎ型チャネル強誘電体積層ゲートトランジスタ
７０２：第二のｎ型チャネル強誘電体積層ゲートトランジスタ
７０３：第一のｐ型チャネル強誘電体積層ゲートトランジスタ
７０４：第二のｐ型チャネル強誘電体積層ゲートトランジスタ
７０５：第一のフリップフロップ
７０６：第二のフリップフロップ
７０７：入力信号
７０８：入力信号
７０９：出力信号

Claims

ソース、ゲート、ドレインおよびボディの端子を有してかつチャネルの導電性がｎ型であるフローティングゲートトランジスタと、
ソース、ゲート、ドレインおよびボディの端子を有してかつチャネルの導電性がｐ型であるフローティングゲートトランジスタと、
入力および出力の端子を有するインバータと
を各々二つずつ備え、
前記二つのｎ型チャネルフローティングゲートトランジスタのうち、第一のｎ型チャネルフローティングゲートトランジスタのドレインが第二のｎ型チャネルフローティングゲートトランジスタのソースに接続されており、
また前記第一のｎ型チャネルフローティングゲートトランジスタのソースが前記二つのｐ型チャネルフローティングゲートトランジスタの両方のドレインに接続されており、
また前記第二のｎ型チャネルフローティングゲートトランジスタのドレインが接地されており、
また前記二つのｐ型チャネルフローティングゲートトランジスタのソースがそれぞれ電源に接続されており、
また前記第一のｎ型チャネルフローティングゲートトランジスタのゲートと、前記第一ｐ型チャネルフローティングゲートトランジスタのゲートと、前記二つのインバータのうちの第一のインバータと、
に共通して印加される電位を第一の入力電位とし、
また前記第二のｎ型チャネルフローティングゲートトランジスタのゲートと前記第二のｐ型チャネルフローティングゲートトランジスタのゲートと、前記二つのインバータのうちの第二のインバータと、
に共通して印加される電位を第二の入力電位とし、
また前記第一のインバータの出力を前記第一のｎ型チャネルフローティングゲートトランジスタのボディと、前記第一のｐ型チャネルフローティングゲートトランジスタのボディとに接続し、
また前記第二のインバータの出力を前記第二のｎ型チャネルフローティングゲートトランジスタと前記第二のｐ型チャネルフローティングゲートトランジスタのボディとに接続し、
前記第一のｎ型チャネルフローティングゲートトランジスタと前記第二のｐ型チャネルフローティングゲートトランジスタとの接続点の電位を出力とする不揮発ＮＡＮＤ回路。
ソース、ゲート、ドレインおよびボディの端子を有してかつチャネルの導電性がｎ型であるフローティングゲートトランジスタと、
入力および出力の端子を有するインバータと
を各々二つずつ備え、
かつ、一端と、電源に接続される他端とを有する抵抗素子を備え、
前記二つのｎ型チャネルフローティングゲートトランジスタのうち、第一のトランジスタのドレインが第二のｎ型チャネルフローティングゲートトランジスタのソースに接続されており、
また前記第一のｎ型チャネルフローティングゲートトランジスタのソースが前記抵抗素子の一端に接続されており、
また前記抵抗素子の多端が電源に接続されており、
また前記第二のｎ型チャネルフローティングゲートトランジスタのドレインが接地されており、
また前記第一のｎ型チャネルフローティングゲートトランジスタのゲートと前記二つのインバータの内の第一のインバータとに共通して印加される電位を第一の入力電位とし、
また前記第二のｎ型チャネルフローティングゲートトランジスタのゲートと前記二つのインバータの内の第二のインバータとに共通して印加される電位を第二の入力電位とし、
また前記第一のインバータの出力を前記第一のｎ型チャネルフローティングゲートトランジスタのボディに接続し、
また前記第二のインバータの出力を前記第二のｎ型チャネルフローティングゲートトランジスタに接続し、
前記第一のｎ型チャネルフローティングゲートトランジスタと前記抵抗素子との接続点の電位を出力とし、
また前記抵抗素子の抵抗が、前記二つのｎ型チャネルフローティングゲートトランジスタのオン抵抗の和よりも１０００倍以上大きく、
また前記二つのｎ型チャネルフローティングゲートトランジスタのオフ抵抗の和の１０００分の１以下である
不揮発ＮＡＮＤ回路。
請求項１および２において、フローティングゲートトランジスタが強誘電体積層ゲートトランジスタである不揮発ＮＡＮＤ回路。
請求項１および２および３の不揮発ＮＡＮＤ回路を構成要素とする演算回路。