JP3181876B2 - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JP3181876B2 JP3181876B2 JP09348898A JP9348898A JP3181876B2 JP 3181876 B2 JP3181876 B2 JP 3181876B2 JP 09348898 A JP09348898 A JP 09348898A JP 9348898 A JP9348898 A JP 9348898A JP 3181876 B2 JP3181876 B2 JP 3181876B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- flip
- clock
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1604—Error detection or correction of the data by redundancy in hardware where the fault affects the clock signals of a processing unit and the redundancy is at or within the level of clock signal generation hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
Description
【０００１】
【産業上の利用分野】本発明は一般にデジタルデータ処
理システムに係り、より詳細には、あるものが他のもの
と周波数が異なる多数のクロック信号を発生するクロッ
クジェネレータシステムに係る。
理システムに係り、より詳細には、あるものが他のもの
と周波数が異なる多数のクロック信号を発生するクロッ
クジェネレータシステムに係る。
【０００２】
【従来の技術】今日構成されているデータ処理システム
は、プリント回路板上に取り付けられて互いに電気的に
相互接続された多数の個々の集積回路部品をしばしば使
用している。データ処理システムを同期して動作するた
めに、そのプリント回路板上に取り付けられた集積回路
装置へ分配されるデジタルクロック信号のソースもしば
しば設けられる。低周波数のクロック信号（例えば、１
ＭＨｚ以下の程度のクロック信号）の場合には、クロッ
クのスキューが大きな問題にならない。しかしながら、
相当に高い（例えば、１ＭＨｚより高い）クロック周波
数を使用するシステムが開発されるにつれて、クロック
のスキュー（即ち、ある点で見たクロック信号の遷移の
発生と別の点におけるその発生との間の差）が大きな問
題になってくる。
は、プリント回路板上に取り付けられて互いに電気的に
相互接続された多数の個々の集積回路部品をしばしば使
用している。データ処理システムを同期して動作するた
めに、そのプリント回路板上に取り付けられた集積回路
装置へ分配されるデジタルクロック信号のソースもしば
しば設けられる。低周波数のクロック信号（例えば、１
ＭＨｚ以下の程度のクロック信号）の場合には、クロッ
クのスキューが大きな問題にならない。しかしながら、
相当に高い（例えば、１ＭＨｚより高い）クロック周波
数を使用するシステムが開発されるにつれて、クロック
のスキュー（即ち、ある点で見たクロック信号の遷移の
発生と別の点におけるその発生との間の差）が大きな問
題になってくる。
【０００３】
【発明が解決しようとする課題】１つの解決策は、集積
回路間の情報転送を中間レジスタ等により非同期で取り
扱うことである。別の解決策は、位相固定ループ（ＰＬ
Ｌ）を使用することであるが、これら装置は、出力クロ
ック信号に対して位相関係を維持するために基準信号を
しばしば必要とする。又、時には、比較のためのクロッ
ク信号間でジッタに遭遇し、これが出力信号にジッタを
招く。更に、アナログ形態で実施されるＰＬＬは、電源
ノイズを受け易い。その上、アナログＰＬＬは、追加部
品を必要とする。
回路間の情報転送を中間レジスタ等により非同期で取り
扱うことである。別の解決策は、位相固定ループ（ＰＬ
Ｌ）を使用することであるが、これら装置は、出力クロ
ック信号に対して位相関係を維持するために基準信号を
しばしば必要とする。又、時には、比較のためのクロッ
ク信号間でジッタに遭遇し、これが出力信号にジッタを
招く。更に、アナログ形態で実施されるＰＬＬは、電源
ノイズを受け易い。その上、アナログＰＬＬは、追加部
品を必要とする。
【０００４】
【課題を解決するための手段】本発明は、一対の実質的
に同一構成のクロック発生ユニット、各々、「マスタ
ー」及び「シャドー」と称する、を備えたクロックジェ
ネレータシステムを提供する。上記のクロック発生ユニ
ットは、ロック−ステップ同期状態で動作して、少なく
とも３つの異なる（しかし、関連した）周波数の複数の
高周波数クロック信号を各々発生する。マスタークロッ
ク発生ユニットによって発生されたクロック信号のみ
が、クロックジェネレータシステムを組み込んだ装置全
体にわたって分配される。シャドークロック発生ユニッ
トにより発生されたクロック信号は、自己チェックエラ
ーチェックロジックにより、マスタークロック発生ユニ
ットによって発生された対応部分と比較され、クロック
ジェネレータシステムの適切な動作が確保される。
に同一構成のクロック発生ユニット、各々、「マスタ
ー」及び「シャドー」と称する、を備えたクロックジェ
ネレータシステムを提供する。上記のクロック発生ユニ
ットは、ロック−ステップ同期状態で動作して、少なく
とも３つの異なる（しかし、関連した）周波数の複数の
高周波数クロック信号を各々発生する。マスタークロッ
ク発生ユニットによって発生されたクロック信号のみ
が、クロックジェネレータシステムを組み込んだ装置全
体にわたって分配される。シャドークロック発生ユニッ
トにより発生されたクロック信号は、自己チェックエラ
ーチェックロジックにより、マスタークロック発生ユニ
ットによって発生された対応部分と比較され、クロック
ジェネレータシステムの適切な動作が確保される。
【０００５】本発明の好ましい実施例においては、各ク
ロック発生ユニットは、構成可能な周波数分割器を備
え、これは、発振器により発生されたマスタークロック
信号を受け取って、そこから、そのマスタークロック信
号の３つの異なる分割バージョンを形成し、その２つは
選択的に変更可能である。周波数分割器により発生され
たクロック信号は、レジスタユニットに接続され、該ユ
ニットは、クロック信号が分配のためにクロックジェネ
レータシステムを出る前にクロック信号の遷移状態を整
列し、そしてある形式の集積回路が別の形式のユニット
に対して遭遇する既知のクロック遅延を補償するための
選択可能なスキューをクロック信号のあるグループに加
える。
ロック発生ユニットは、構成可能な周波数分割器を備
え、これは、発振器により発生されたマスタークロック
信号を受け取って、そこから、そのマスタークロック信
号の３つの異なる分割バージョンを形成し、その２つは
選択的に変更可能である。周波数分割器により発生され
たクロック信号は、レジスタユニットに接続され、該ユ
ニットは、クロック信号が分配のためにクロックジェネ
レータシステムを出る前にクロック信号の遷移状態を整
列し、そしてある形式の集積回路が別の形式のユニット
に対して遭遇する既知のクロック遅延を補償するための
選択可能なスキューをクロック信号のあるグループに加
える。
【０００６】自己チェック二重レールのエラー検出ロジ
ックは、２つのクロック発生器によって発生されたクロ
ック信号出力を受け取り、それらを互いに比較する。い
ずれかのクロック発生ユニットにより発生されたいずれ
かのクロック信号にエラーが検出された場合には、エラ
ー信号が発生されてラッチされる。更に、エラー信号は
リセット回路に接続されて、２つのクロック発生器の周
波数分割器をリセットし、クロックジェネレータシステ
ムに自己リセット能力を与える。
ックは、２つのクロック発生器によって発生されたクロ
ック信号出力を受け取り、それらを互いに比較する。い
ずれかのクロック発生ユニットにより発生されたいずれ
かのクロック信号にエラーが検出された場合には、エラ
ー信号が発生されてラッチされる。更に、エラー信号は
リセット回路に接続されて、２つのクロック発生器の周
波数分割器をリセットし、クロックジェネレータシステ
ムに自己リセット能力を与える。
【０００７】
【実施例】添付図面の特に図１には、本発明により構成
されたクロックジェネレータシステムが示されている。
参照番号１０で一般的に示されたクロックジェネレータ
システムは、一対の実質的に同一構造のクロック発生ユ
ニット１２ａ（マスター）及び１２ｂ（シャドー）を備
えている。両クロック発生ユニット１２ａ、１２ｂは、
同じ入力信号を受け取り、そして同じ出力（クロック）
信号を発生する。しかしながら、クロックされる他の同
期装置によって使用されるのは、マスタークロック発生
ユニット１２ａのクロック出力信号だけである。上記し
たように、２つのクロック発生ユニット１２ａ、１２ｂ
は構造が実質的に同じであるから、マスタークロック発
生ユニット１２ａについてのみ説明するが、特に指示の
ない限り、シャドークロック発生ユニット１２ｂにもこ
の説明が等しく適用されることを理解されたい。
されたクロックジェネレータシステムが示されている。
参照番号１０で一般的に示されたクロックジェネレータ
システムは、一対の実質的に同一構造のクロック発生ユ
ニット１２ａ（マスター）及び１２ｂ（シャドー）を備
えている。両クロック発生ユニット１２ａ、１２ｂは、
同じ入力信号を受け取り、そして同じ出力（クロック）
信号を発生する。しかしながら、クロックされる他の同
期装置によって使用されるのは、マスタークロック発生
ユニット１２ａのクロック出力信号だけである。上記し
たように、２つのクロック発生ユニット１２ａ、１２ｂ
は構造が実質的に同じであるから、マスタークロック発
生ユニット１２ａについてのみ説明するが、特に指示の
ない限り、シャドークロック発生ユニット１２ｂにもこ
の説明が等しく適用されることを理解されたい。
【０００８】図１に示すように、マスタークロック発生
ユニット１２ａは、クロック発振器２０の生成物である
クロック信号を（バッファ２２を経て）入力受信回路１
６、１８に受け取る。入力受信回路１６は、クロックを
直接受け取り、そこから信号ＥＡＲＬＹ ＣＬＫを形成
する。一方、入力受信回路１８は、同じクロック信号で
あるが（可変）遅延線２４によって３ナノ秒まで遅延さ
れたクロック信号を受け取り、そこからクロック信号Ｏ
Ｎ ＴＩＭＥ ＣＬＫを形成する。
ユニット１２ａは、クロック発振器２０の生成物である
クロック信号を（バッファ２２を経て）入力受信回路１
６、１８に受け取る。入力受信回路１６は、クロックを
直接受け取り、そこから信号ＥＡＲＬＹ ＣＬＫを形成
する。一方、入力受信回路１８は、同じクロック信号で
あるが（可変）遅延線２４によって３ナノ秒まで遅延さ
れたクロック信号を受け取り、そこからクロック信号Ｏ
Ｎ ＴＩＭＥ ＣＬＫを形成する。
【０００９】構成可能な周波数分割器３０は、ＯＮ Ｔ
ＩＭＥ ＣＬＫクロック信号を受け取り、そこから各々
異なる周波数の３つの別々のクロック信号Ｆ ＣＬＫ、
Ｍ ＣＬＫ及びＬ ＣＬＫを発生するように動作する。こ
れらのクロック信号（Ｆ ＣＬＫ、Ｍ ＣＬＫ及びＬ Ｃ
ＬＫ）は、レジスタセクション３４へ供給され、該セク
ションは、各クロック信号を複製して、４つのグループ
のクロック信号を発生するように動作し、即ち、３つの
グループ（ＤＭＣ1 、．．．ＤＭＣ4 ；ＤＬＣ1 、ＤＬ
Ｃ2 ；及びＤＦＣ1 、．．．ＤＦＣ4 ）は、Ｍ ＣＬ
Ｋ、Ｌ ＣＬＫ及びＦ ＣＬＫ信号の複製であり、そし
て第４のグループのクロック信号（ＭＣ1 、．．．ＭＣ
16）は、Ｍ ＣＬＫ信号から発生される。更に、レジス
タセクション３４は、１出力周波数グループ内のクロッ
ク出力のスキューをできるだけ低く保持するように動作
する。
ＩＭＥ ＣＬＫクロック信号を受け取り、そこから各々
異なる周波数の３つの別々のクロック信号Ｆ ＣＬＫ、
Ｍ ＣＬＫ及びＬ ＣＬＫを発生するように動作する。こ
れらのクロック信号（Ｆ ＣＬＫ、Ｍ ＣＬＫ及びＬ Ｃ
ＬＫ）は、レジスタセクション３４へ供給され、該セク
ションは、各クロック信号を複製して、４つのグループ
のクロック信号を発生するように動作し、即ち、３つの
グループ（ＤＭＣ1 、．．．ＤＭＣ4 ；ＤＬＣ1 、ＤＬ
Ｃ2 ；及びＤＦＣ1 、．．．ＤＦＣ4 ）は、Ｍ ＣＬ
Ｋ、Ｌ ＣＬＫ及びＦ ＣＬＫ信号の複製であり、そし
て第４のグループのクロック信号（ＭＣ1 、．．．ＭＣ
16）は、Ｍ ＣＬＫ信号から発生される。更に、レジス
タセクション３４は、１出力周波数グループ内のクロッ
ク出力のスキューをできるだけ低く保持するように動作
する。
【００１０】レジスタセクションは、レジスタグループ
３４ａ、３４ｂ、３４ｃ及び３４ｄを備え、これらは、
明らかなように（例えば、図４から）マスタークロック
発生ユニット１２ａからの各クロック信号出力に対して
１つづつのＤ型レジスタのグループを表している。レジ
スタグループ３４ａ・・・３４ｄのレジスタは、構成可
能な周波数分割器３０により発生されたＦ ＣＬＫ、Ｍ
ＣＬＫ、Ｌ ＣＬＫ信号を入力データとして受け取
る。レジスタグループ３４ａ・・・３４ｄは、ＥＡＲＬ
Ｙ ＣＬＫクロック信号又はＯＮ ＴＩＭＥ ＣＬＫク
ロック信号のいずれかによってクロックされる。ＯＮ
ＴＩＭＥ ＣＬＫ信号によりクロックされたレジスタグ
ループからの出力クロック信号は、ＥＡＲＬＹ ＣＬＫ
信号によりクロックされたレジスタグループにより発生
された出力信号から、遅延線２４で決定された量だけ遅
延（スキュー）される。これら出力クロック信号は、マ
スタークロック発生ユニット１２ａを出る前にラインド
ライバ３８によってバッファされる。
３４ａ、３４ｂ、３４ｃ及び３４ｄを備え、これらは、
明らかなように（例えば、図４から）マスタークロック
発生ユニット１２ａからの各クロック信号出力に対して
１つづつのＤ型レジスタのグループを表している。レジ
スタグループ３４ａ・・・３４ｄのレジスタは、構成可
能な周波数分割器３０により発生されたＦ ＣＬＫ、Ｍ
ＣＬＫ、Ｌ ＣＬＫ信号を入力データとして受け取
る。レジスタグループ３４ａ・・・３４ｄは、ＥＡＲＬ
Ｙ ＣＬＫクロック信号又はＯＮ ＴＩＭＥ ＣＬＫク
ロック信号のいずれかによってクロックされる。ＯＮ
ＴＩＭＥ ＣＬＫ信号によりクロックされたレジスタグ
ループからの出力クロック信号は、ＥＡＲＬＹ ＣＬＫ
信号によりクロックされたレジスタグループにより発生
された出力信号から、遅延線２４で決定された量だけ遅
延（スキュー）される。これら出力クロック信号は、マ
スタークロック発生ユニット１２ａを出る前にラインド
ライバ３８によってバッファされる。
【００１１】クロックジェネレータシステム１０は、エ
ラー検出ロジック４０を備え、これは、マスタークロッ
ク発生ユニット１２ａからの２５個の出力クロック信号
と、シャドークロック発生ユニット１２ｂからの実質的
に同じ２５個の出力クロック信号とを受け取る。このエ
ラー検出ロジック４０は、マスタークロック出力信号の
各１つを、その対応部分であるシャドー出力クロック信
号と比較する。不一致が検出されたときには、エラー検
出ロジックは、ＥＲＲＯＲ信号を処理システムへ発生
し、該システムはこれを用いて、そのポイントの動作を
終了させるのが好ましい。しかしながら、エラー検出及
び報告回路に対してクロック信号を維持するという理由
があり、それ故、エラー検出ロジックはＮＥＥＤ ＲＥ
ＳＥＴ信号も発生し、これは、マスタークロック発生ユ
ニット１２ａのリセットロジックユニット３２へ接続さ
れる。リセットロジック３２は、リセット信号を発生す
るように動作し、これは、マスター及びシャドーの両ク
ロック発生ユニット１２ａ、１２ｂの構成可能な周波数
分割器３０を同じリセット状態にリセットするように接
続され、その両方をもう一度スタートさせて、検出され
たエラーから復帰させるようにする。
ラー検出ロジック４０を備え、これは、マスタークロッ
ク発生ユニット１２ａからの２５個の出力クロック信号
と、シャドークロック発生ユニット１２ｂからの実質的
に同じ２５個の出力クロック信号とを受け取る。このエ
ラー検出ロジック４０は、マスタークロック出力信号の
各１つを、その対応部分であるシャドー出力クロック信
号と比較する。不一致が検出されたときには、エラー検
出ロジックは、ＥＲＲＯＲ信号を処理システムへ発生
し、該システムはこれを用いて、そのポイントの動作を
終了させるのが好ましい。しかしながら、エラー検出及
び報告回路に対してクロック信号を維持するという理由
があり、それ故、エラー検出ロジックはＮＥＥＤ ＲＥ
ＳＥＴ信号も発生し、これは、マスタークロック発生ユ
ニット１２ａのリセットロジックユニット３２へ接続さ
れる。リセットロジック３２は、リセット信号を発生す
るように動作し、これは、マスター及びシャドーの両ク
ロック発生ユニット１２ａ、１２ｂの構成可能な周波数
分割器３０を同じリセット状態にリセットするように接
続され、その両方をもう一度スタートさせて、検出され
たエラーから復帰させるようにする。
【００１２】明らかなように、構成可能な周波数分割器
３０は、ＯＮ ＴＩＭＥ ＣＬＫ信号の８つの分割のう
ちの１つを与えることができる。どのクロックレートを
選択するかは、３ビットの選択バス４２によって構成可
能な周波数分割器３０へ情報通信することによって行わ
れる。
３０は、ＯＮ ＴＩＭＥ ＣＬＫ信号の８つの分割のう
ちの１つを与えることができる。どのクロックレートを
選択するかは、３ビットの選択バス４２によって構成可
能な周波数分割器３０へ情報通信することによって行わ
れる。
【００１３】因みに、クロックシステム１０は、とりわ
け、アプリケーション指向の集積回路（ＡＳＩＣ）装置
（例えば、顧客指定の相互接続をもつゲートアレーデバ
イスのように「イン・ハウス」で形成される装置）と、
非ＡＳＩＣ装置（例えば、公開市場で入手できる装置）
の両方を用いたときに遭遇するスキューを補償するよう
に構成される。ＡＳＩＣ装置は、幾つかの必要性によ
り、受け取ったクロック信号を第１のクロックされる装
置（例えば、レジスタ）に加える前にこれら信号をある
ゲートに通すことを含む。一方、非ＡＳＩＣ装置は、Ａ
ＳＩＣ装置の第１のクロックされる装置に対して実質上
遅延が課せられないように、加えられるクロック信号を
直接受け取るようなクロックされる装置を含んでいる。
互いに他の出力信号に対するスキューによって補償され
るのは、この差即ちスキューである。
け、アプリケーション指向の集積回路（ＡＳＩＣ）装置
（例えば、顧客指定の相互接続をもつゲートアレーデバ
イスのように「イン・ハウス」で形成される装置）と、
非ＡＳＩＣ装置（例えば、公開市場で入手できる装置）
の両方を用いたときに遭遇するスキューを補償するよう
に構成される。ＡＳＩＣ装置は、幾つかの必要性によ
り、受け取ったクロック信号を第１のクロックされる装
置（例えば、レジスタ）に加える前にこれら信号をある
ゲートに通すことを含む。一方、非ＡＳＩＣ装置は、Ａ
ＳＩＣ装置の第１のクロックされる装置に対して実質上
遅延が課せられないように、加えられるクロック信号を
直接受け取るようなクロックされる装置を含んでいる。
互いに他の出力信号に対するスキューによって補償され
るのは、この差即ちスキューである。
【００１４】図２に示すように、本発明のクロックジェ
ネレータシステム１０は、非ＡＳＩＣ装置５２、ＡＳＩ
Ｃ装置５４及び装置５６によって表された複数の他の集
積回路装置と共に、プリント回路板５０に取り付けられ
ている。クロックシステム１０（例えば、マスタークロ
ック発生ユニット１２ａ、というのは、エラー検出ロジ
ック４０以外のものへ出力クロック信号を供給するのは
これだけであるから）は、出力クロック信号を通信する
プリント回路経路５８によりこれら他の装置５２、５
４、５６に接続される。
ネレータシステム１０は、非ＡＳＩＣ装置５２、ＡＳＩ
Ｃ装置５４及び装置５６によって表された複数の他の集
積回路装置と共に、プリント回路板５０に取り付けられ
ている。クロックシステム１０（例えば、マスタークロ
ック発生ユニット１２ａ、というのは、エラー検出ロジ
ック４０以外のものへ出力クロック信号を供給するのは
これだけであるから）は、出力クロック信号を通信する
プリント回路経路５８によりこれら他の装置５２、５
４、５６に接続される。
【００１５】典型的に、非ＡＳＩＣ装置５２は、例え
ば、マイクロプロセッサチップ等の標準在庫品目であっ
て、実質上遅延に遭遇しないように装置の入力パッド５
２ａから直接クロック信号を受け取るように接続された
レジスタ又は他のデバイスを有するよう構成されたもの
である。これに対して、ＡＳＩＣ装置５４は、クロック
信号を受け取る入力パッド５４ａと、第１のクロックさ
れる装置５４ｂとの間に遅延（Ｄ）が導入されるもので
ある。この遅延は、もし既知であれば、補償の対象とな
るもので、非ＡＳＩＣ装置５２の第１のクロックされる
エレメント（入力パッド５２ａであると仮定する）によ
り見た受信クロック信号の遷移の発生が、実質的な時間
に（又は最小限のスキューで）ＡＳＩＣ装置５４のクロ
ックされる装置５４ｂにより見られることになる。これ
は、出力レジスタグループ３４ａ・・・３４ｄを、ＥＡ
ＲＬＹ ＣＬＫ信号及び該信号の遅延バージョンである
ＯＮ ＴＩＭＥ ＣＬＫ信号でクロックするという機能で
ある。従って、出力信号ＭＣ1 ・・・ＭＣ16のグループ
は、入力端子で受け取られたクロック信号とクロックさ
れる装置のクロック入力との間に遅延を課する装置によ
って使用するためのクロック信号であり、一方、遅延線
２４により決定された量だけスキューされた信号は、受
信クロックが第１のクロックされる装置に付与される前
にそのクロックにスキューを全く課さないか又はほとん
ど課さない装置、例えば非ＡＳＩＣ装置５２、へ送るこ
とができる。もちろん、遅延線２４により形成される遅
延は、第１のクロックされる装置５４ｂのクロック入力
を受け取る前にＡＳＩＣ装置５４に課せられる遅延
（Ｄ）と一致する（そしてそれを補償する）ように構成
される。
ば、マイクロプロセッサチップ等の標準在庫品目であっ
て、実質上遅延に遭遇しないように装置の入力パッド５
２ａから直接クロック信号を受け取るように接続された
レジスタ又は他のデバイスを有するよう構成されたもの
である。これに対して、ＡＳＩＣ装置５４は、クロック
信号を受け取る入力パッド５４ａと、第１のクロックさ
れる装置５４ｂとの間に遅延（Ｄ）が導入されるもので
ある。この遅延は、もし既知であれば、補償の対象とな
るもので、非ＡＳＩＣ装置５２の第１のクロックされる
エレメント（入力パッド５２ａであると仮定する）によ
り見た受信クロック信号の遷移の発生が、実質的な時間
に（又は最小限のスキューで）ＡＳＩＣ装置５４のクロ
ックされる装置５４ｂにより見られることになる。これ
は、出力レジスタグループ３４ａ・・・３４ｄを、ＥＡ
ＲＬＹ ＣＬＫ信号及び該信号の遅延バージョンである
ＯＮ ＴＩＭＥ ＣＬＫ信号でクロックするという機能で
ある。従って、出力信号ＭＣ1 ・・・ＭＣ16のグループ
は、入力端子で受け取られたクロック信号とクロックさ
れる装置のクロック入力との間に遅延を課する装置によ
って使用するためのクロック信号であり、一方、遅延線
２４により決定された量だけスキューされた信号は、受
信クロックが第１のクロックされる装置に付与される前
にそのクロックにスキューを全く課さないか又はほとん
ど課さない装置、例えば非ＡＳＩＣ装置５２、へ送るこ
とができる。もちろん、遅延線２４により形成される遅
延は、第１のクロックされる装置５４ｂのクロック入力
を受け取る前にＡＳＩＣ装置５４に課せられる遅延
（Ｄ）と一致する（そしてそれを補償する）ように構成
される。
【００１６】遅延線２４は、プリント回路トレースをプ
リント回路板５０に敷設することにより形成され、その
トレースをトリミングすることにより調整できるが、遅
延を使用する環境及び状況に応じて他の形式の遅延（例
えば、ゲート等）を使用してもよいことが当業者に明ら
かであろう。従って、本発明は、１００ないし２００Ｍ
Ｈｚ程度のクロック信号を発生する発振器２０と共に使
用するように構成されている。これらの周波数では、非
ＡＳＩＣ装置に対してＡＳＩＣ装置により導入される付
加的なスキューを以下に述べるように補償するのに、０
ないし３ナノ秒の遅延で充分である。
リント回路板５０に敷設することにより形成され、その
トレースをトリミングすることにより調整できるが、遅
延を使用する環境及び状況に応じて他の形式の遅延（例
えば、ゲート等）を使用してもよいことが当業者に明ら
かであろう。従って、本発明は、１００ないし２００Ｍ
Ｈｚ程度のクロック信号を発生する発振器２０と共に使
用するように構成されている。これらの周波数では、非
ＡＳＩＣ装置に対してＡＳＩＣ装置により導入される付
加的なスキューを以下に述べるように補償するのに、０
ないし３ナノ秒の遅延で充分である。
【００１７】又、図２には、スキューを最小にする別の
解決策が示されており、即ち個々のプリント回路経路５
８各々の物理的な長さは、回路板５０におけるクロック
ジェネレータシステム１０の位置に対する装置の位置に
係わりなく、実質的に同一にされる。本発明において
は、その長さ（プリント回路板のサイズに対する）は、
２５インチである。従って、クロックジェネレータシス
テム１０から装置５２・・・５６へ通信される出力クロ
ック信号において経路５８により与えられるスキュー
は、実質的に同じとなる。経路の実際のレイアウトは、
経路の互いに他の部分との交差結合又は経路間の交差結
合が最小となるように行わねばならないことが当業者に
明らかであろう。
解決策が示されており、即ち個々のプリント回路経路５
８各々の物理的な長さは、回路板５０におけるクロック
ジェネレータシステム１０の位置に対する装置の位置に
係わりなく、実質的に同一にされる。本発明において
は、その長さ（プリント回路板のサイズに対する）は、
２５インチである。従って、クロックジェネレータシス
テム１０から装置５２・・・５６へ通信される出力クロ
ック信号において経路５８により与えられるスキュー
は、実質的に同じとなる。経路の実際のレイアウトは、
経路の互いに他の部分との交差結合又は経路間の交差結
合が最小となるように行わねばならないことが当業者に
明らかであろう。
【００１８】図３には、構成可能な周波数分割器３０が
詳細に示されている。この構成可能な周波数分割器３０
の中心部は、動作周波数を最大にするためにジョンソン
カウンタ６０として構成された８状態のリングカウンタ
である。このリングカウンタ６０は、個々のフリップ−
フロップ６０ａ、６０ｂ・・・６０ｈを含んでいる。各
フリップ−フロップ６０ａ・・・６０ｈの出力は、マル
チプレクサ（ＭＵＸ）６４に接続され、その出力は、リ
ングカウンタ６０の第１段６０ａのデータ入力（Ｄ）に
戻される。
詳細に示されている。この構成可能な周波数分割器３０
の中心部は、動作周波数を最大にするためにジョンソン
カウンタ６０として構成された８状態のリングカウンタ
である。このリングカウンタ６０は、個々のフリップ−
フロップ６０ａ、６０ｂ・・・６０ｈを含んでいる。各
フリップ−フロップ６０ａ・・・６０ｈの出力は、マル
チプレクサ（ＭＵＸ）６４に接続され、その出力は、リ
ングカウンタ６０の第１段６０ａのデータ入力（Ｄ）に
戻される。
【００１９】フリップ−フロップ６０ａ、６０ｅ、６０
ｆ、６０ｇ及び６０ｈは、従来設計のエッジトリガー式
（正のクロック遷移）Ｄ型フリップ−フロップである。
フリップ−フロップ６０ｂ、６０ｃ及び６０ｄは、２つ
のデータ入力（データ（Ｄ）及びテスト・イン（Ｔ
Ｉ））を有していて、テストイネーブル（ＴＥ）入力へ
付与される信号の状態に応じていつでもその一方のみが
イネーブルされるという点で、エッジトリガー式（正の
遷移）走査テスト型フリップ−フロップである。例え
ば、フリップ−フロップ６０ｂを参照すれば、ＴＥ入力
に付与される信号（ＭＡＳＴＥＲ ＲＥＳＥＴ）が低で
あるときに、データ（Ｄ）へ付与されるデータ信号は、
そのクロック入力（右を指す三角形の記号で示された）
に付与されるクロック信号の立上り遷移においてこのフ
リップ−フロップにより受け入れられて保持される。一
方、ＭＡＳＴＥＲ ＲＥＳＥＴが高であるときには、フ
リップ−フロップは、そのテスト・イン（ＴＩ）入力に
データ信号を受け入れる。従って、図３に示すリングカ
ウンタ６０の構造では、フリップ−フロップ６０ｂない
し６０ｄは、ＭＡＳＴＥＲ ＲＥＳＥＴが高であるとき
にチェーン内のすぐ手前のフリップ−フロップのデータ
出力からのデータを受け入れる。ＭＡＳＴＥＲ ＲＥＳ
ＥＴ信号が低であるときには、フリップ−フロップ６０
ｂないし６０ｄは、以下に述べるようにそして以下に述
べる理由で、周波数選択ロジック６６により発生されて
それらのデータ（Ｄ）入力に付与される値でプリセット
される。
ｆ、６０ｇ及び６０ｈは、従来設計のエッジトリガー式
（正のクロック遷移）Ｄ型フリップ−フロップである。
フリップ−フロップ６０ｂ、６０ｃ及び６０ｄは、２つ
のデータ入力（データ（Ｄ）及びテスト・イン（Ｔ
Ｉ））を有していて、テストイネーブル（ＴＥ）入力へ
付与される信号の状態に応じていつでもその一方のみが
イネーブルされるという点で、エッジトリガー式（正の
遷移）走査テスト型フリップ−フロップである。例え
ば、フリップ−フロップ６０ｂを参照すれば、ＴＥ入力
に付与される信号（ＭＡＳＴＥＲ ＲＥＳＥＴ）が低で
あるときに、データ（Ｄ）へ付与されるデータ信号は、
そのクロック入力（右を指す三角形の記号で示された）
に付与されるクロック信号の立上り遷移においてこのフ
リップ−フロップにより受け入れられて保持される。一
方、ＭＡＳＴＥＲ ＲＥＳＥＴが高であるときには、フ
リップ−フロップは、そのテスト・イン（ＴＩ）入力に
データ信号を受け入れる。従って、図３に示すリングカ
ウンタ６０の構造では、フリップ−フロップ６０ｂない
し６０ｄは、ＭＡＳＴＥＲ ＲＥＳＥＴが高であるとき
にチェーン内のすぐ手前のフリップ−フロップのデータ
出力からのデータを受け入れる。ＭＡＳＴＥＲ ＲＥＳ
ＥＴ信号が低であるときには、フリップ−フロップ６０
ｂないし６０ｄは、以下に述べるようにそして以下に述
べる理由で、周波数選択ロジック６６により発生されて
それらのデータ（Ｄ）入力に付与される値でプリセット
される。
【００２０】リングカウンタ６０は、ＯＮ ＴＩＭＥ
ＣＬＫを受け取って分割するように動作する（特に指示
のない限り、図３に示す全てのクロック装置、即ちフリ
ップ−フロップは、ＯＮ ＴＩＭＥ ＣＬＫ信号をそれ
らのクロック入力に受け取るものとする）。リングカウ
ンタ６０は、ＯＮ ＴＩＭＥ ＣＬＫ信号の３つの別々
の分割を発生する。即ち、それらは、ＯＮ ＴＩＭＥ
ＣＬＫ信号の周波数の半分の周波数の高速クロック（Ｆ
ＣＬＫ）信号と、選択バス４２を経て受け取られる信
号（Ｘ，Ｙ，Ｚ）によって決定された周波数の中間クロ
ック（Ｍ ＣＬＫ）信号と、このＭ ＣＬＫ信号の常に
半分の周波数である低速クロック（Ｌ ＣＬＫ）信号とを
である。
ＣＬＫを受け取って分割するように動作する（特に指示
のない限り、図３に示す全てのクロック装置、即ちフリ
ップ−フロップは、ＯＮ ＴＩＭＥ ＣＬＫ信号をそれ
らのクロック入力に受け取るものとする）。リングカウ
ンタ６０は、ＯＮ ＴＩＭＥ ＣＬＫ信号の３つの別々
の分割を発生する。即ち、それらは、ＯＮ ＴＩＭＥ
ＣＬＫ信号の周波数の半分の周波数の高速クロック（Ｆ
ＣＬＫ）信号と、選択バス４２を経て受け取られる信
号（Ｘ，Ｙ，Ｚ）によって決定された周波数の中間クロ
ック（Ｍ ＣＬＫ）信号と、このＭ ＣＬＫ信号の常に
半分の周波数である低速クロック（Ｌ ＣＬＫ）信号とを
である。
【００２１】本発明の好ましい実施例では、発振器２０
が３つのクロック信号の１つ（１００ＭＨｚ、１５０Ｍ
Ｈｚ又は２００ＭＨｚ）を発振する（使用するクリスタ
ルに基づいて、クリスタル制御発振器となる）。この理
由で、上記のように、リングカウンタ６０は、動作周波
数を最大にするためのジョンソンカウンタの形態とな
る。更に、同じ理由で、分割リング内のロジックのレベ
ルを減少するように注意を払わねばならない。分割器の
分割比は、リングのパターン及びリングの長さによって
決定される。ＭＡＳＴＥＲ ＲＥＳＥＴ信号（アクティ
ブ・ロー）がアサートされた（即ち、低レベルにされ
た）ときには、パターンがカウンタ６０にロードされ
る。
が３つのクロック信号の１つ（１００ＭＨｚ、１５０Ｍ
Ｈｚ又は２００ＭＨｚ）を発振する（使用するクリスタ
ルに基づいて、クリスタル制御発振器となる）。この理
由で、上記のように、リングカウンタ６０は、動作周波
数を最大にするためのジョンソンカウンタの形態とな
る。更に、同じ理由で、分割リング内のロジックのレベ
ルを減少するように注意を払わねばならない。分割器の
分割比は、リングのパターン及びリングの長さによって
決定される。ＭＡＳＴＥＲ ＲＥＳＥＴ信号（アクティ
ブ・ロー）がアサートされた（即ち、低レベルにされ
た）ときには、パターンがカウンタ６０にロードされ
る。
【００２２】リングカウンタの長さ、ひいては、Ｍ Ｃ
ＬＫとＬ ＣＬＫ信号の周波数は、フリップ−フロップ
６０ａ・・・６０ｈの１つから所望の出力を選択する８
対１ＭＵＸ６４によって決定される。リングカウンタ６
０は、次のようにプリセットされる。即ち、選択バス４
２において信号Ｘ、Ｙ、Ｚの１つ以上をアサートするこ
とにより所望の特定周波数が選択される。これらの信号
は、周波数選択ロジック６６を経てフリップ−フロップ
６０ｂ、６０ｃ及び６０ｄのデータ（Ｄ）入力へ送られ
る。ＭＡＳＴＥＲ ＲＥＳＥＴ信号がアサートされて
（即ち、低レベルにされて）、フリップ−フロップ６０
ｂ、６０ｃ及び６０ｄに所望の値をセットするが、カウ
ンタ６０の残りのフリップ−フロップはクリアされる。
以下のテーブルＩは、値Ｘ、Ｙ及びＺから得られるカウ
ンタ６０の８つの考えられる分割値と、発振周波数１０
０ＭＨｚ、１５０ＭＨｚ及び２００ＭＨｚに対するＭ
ＣＬＫの値とを示している。
ＬＫとＬ ＣＬＫ信号の周波数は、フリップ−フロップ
６０ａ・・・６０ｈの１つから所望の出力を選択する８
対１ＭＵＸ６４によって決定される。リングカウンタ６
０は、次のようにプリセットされる。即ち、選択バス４
２において信号Ｘ、Ｙ、Ｚの１つ以上をアサートするこ
とにより所望の特定周波数が選択される。これらの信号
は、周波数選択ロジック６６を経てフリップ−フロップ
６０ｂ、６０ｃ及び６０ｄのデータ（Ｄ）入力へ送られ
る。ＭＡＳＴＥＲ ＲＥＳＥＴ信号がアサートされて
（即ち、低レベルにされて）、フリップ−フロップ６０
ｂ、６０ｃ及び６０ｄに所望の値をセットするが、カウ
ンタ６０の残りのフリップ−フロップはクリアされる。
以下のテーブルＩは、値Ｘ、Ｙ及びＺから得られるカウ
ンタ６０の８つの考えられる分割値と、発振周波数１０
０ＭＨｚ、１５０ＭＨｚ及び２００ＭＨｚに対するＭ
ＣＬＫの値とを示している。
【００２３】 テーブルＩ 入力 発信周波数に対するＭ ＣＬＫ X Y Z リセット値 分割 デューティ 100MHz 150MHz 200MHz A B C D E F G H 比 サイクル 入力 入力 入力 0 0 0 0 0 1 0 1 +2 50/50 50.0MHz 75.0MHz 100.0MHz 0 1 0 0 0 1 +3 33/66 33.3MHz 50.0MHz 66.6MHz 0 1 1 0 0 1 1 +4 50/50 25.0MHz 37.5MHz 50.0MHz 1 0 0 0 0 0 1 1 +5 40/60 20.0MHz 30.0MHz 40.0MHz 1 0 1 0 0 0 1 1 1 +6 50/50 16.6MHz 25.0MHz 33.3MHz 1 1 0 0 0 0 0 1 1 1 +7 43/57 14.1MHz 21.4MHz 26.6MHz 1 1 1 0 0 0 0 1 1 1 1 +8 50/50 12.5MHz 18.8MHz 25.0MHz
【００２４】テーブルＩは、Ｘ、Ｙ及びＺの所与の値
と、発振器２０の周波数値１００ＭＨｚ、１５０ＭＨｚ
及び２００ＭＨｚとに対して、Ｍ ＣＬＫ信号がとる周
波数を示している。上記のように、Ｆ ＣＬＫ信号の周
波数は、ＯＮ ＴＩＭＥ ＣＬＫ信号の半分であり、ト
グル構成のフリップ−フロップ６５によって発生され、
マルチプレクサ６７ａ及びフリップ−フロップ６７ｂに
よりレジスタセクション３４（図１）へ接続される。リ
ングカウンタ６０によって発生されたＭ ＣＬＫ信号
は、リングカウンタの第１段（フリップ−フロップ６０
ａ）の出力から取り出され、フリップ−フロップ６８
（すなわち、６８ａ、６８ｂ）によりレジスタセクショ
ン３４へ接続される。更に、Ｍ ＣＬＫ信号の半分の周
波数であるＬ ＣＬＫ信号は、排他的オア構成６９ａ及び
フリップ−フロップ６９ｂによって発生される。
と、発振器２０の周波数値１００ＭＨｚ、１５０ＭＨｚ
及び２００ＭＨｚとに対して、Ｍ ＣＬＫ信号がとる周
波数を示している。上記のように、Ｆ ＣＬＫ信号の周
波数は、ＯＮ ＴＩＭＥ ＣＬＫ信号の半分であり、ト
グル構成のフリップ−フロップ６５によって発生され、
マルチプレクサ６７ａ及びフリップ−フロップ６７ｂに
よりレジスタセクション３４（図１）へ接続される。リ
ングカウンタ６０によって発生されたＭ ＣＬＫ信号
は、リングカウンタの第１段（フリップ−フロップ６０
ａ）の出力から取り出され、フリップ−フロップ６８
（すなわち、６８ａ、６８ｂ）によりレジスタセクショ
ン３４へ接続される。更に、Ｍ ＣＬＫ信号の半分の周
波数であるＬ ＣＬＫ信号は、排他的オア構成６９ａ及び
フリップ−フロップ６９ｂによって発生される。
【００２５】Ｘ＝Ｙ＝Ｚ＝０の状態は、マスター及びシ
ャドークロック発生ユニット１２ａ及び１２ｂの構成可
能な周波数分割器３０を異なる値にリセットさせて、リ
セット及びエラーチェック回路をテストするようにさせ
る。
ャドークロック発生ユニット１２ａ及び１２ｂの構成可
能な周波数分割器３０を異なる値にリセットさせて、リ
セット及びエラーチェック回路をテストするようにさせ
る。
【００２６】図４には、全てのレジスタグループの構造
及び設計を説明するために、レジスタセクション３４の
レジスタグループ３４ａ、３４ｃ及び３４ｄが詳細に示
されている。レジスタグループ３４ｂは図示されていな
いが、その構造は、レジスタグループ３４ａ、３４ｂ、
及び／又は３４ｄと本質的に同じであることが理解され
よう。
及び設計を説明するために、レジスタセクション３４の
レジスタグループ３４ａ、３４ｃ及び３４ｄが詳細に示
されている。レジスタグループ３４ｂは図示されていな
いが、その構造は、レジスタグループ３４ａ、３４ｂ、
及び／又は３４ｄと本質的に同じであることが理解され
よう。
【００２７】レジスタセクション３４は、各々の出力信
号グループ（例えば、ＭＣ1 ・・・ＭＣ16）内のスキュ
ーを低くするとともに上記のようにクロック信号の一方
のグループのスキューを別のグループに与える）という
役目を果たす。図４に示すように、出力クロック信号Ｄ
ＦＣ1 、ＤＦＣ2 、ＤＦＣ3 を形成するＦ ＣＬＫは、
ＥＡＲＬＹ ＣＬＫクロック信号によってクロックされ
る第１のＤ型フリップ−フロップ７６へ送られる。フリ
ップ−フロップ７６の出力は、ＯＮ ＴＩＭＥ ＣＬＫ信
号によってクロックされる３つのフリップ−フロップ７
８のデータ（Ｄ）入力へ送られ、実際には、Ｆ ＣＬＫ
信号をＥＡＲＬＹ ＣＬＫ領域からＯＮ ＴＩＭＥ Ｃ
ＬＫ領域へ移行させる。フリップ−フロップ７８からの
出力は、出力レジスタグループ３４ｄから３つのクロッ
ク信号ＤＦＣ1 、ＤＦＣ2 及びＤＦＣ3 を形成する。
号グループ（例えば、ＭＣ1 ・・・ＭＣ16）内のスキュ
ーを低くするとともに上記のようにクロック信号の一方
のグループのスキューを別のグループに与える）という
役目を果たす。図４に示すように、出力クロック信号Ｄ
ＦＣ1 、ＤＦＣ2 、ＤＦＣ3 を形成するＦ ＣＬＫは、
ＥＡＲＬＹ ＣＬＫクロック信号によってクロックされ
る第１のＤ型フリップ−フロップ７６へ送られる。フリ
ップ−フロップ７６の出力は、ＯＮ ＴＩＭＥ ＣＬＫ信
号によってクロックされる３つのフリップ−フロップ７
８のデータ（Ｄ）入力へ送られ、実際には、Ｆ ＣＬＫ
信号をＥＡＲＬＹ ＣＬＫ領域からＯＮ ＴＩＭＥ Ｃ
ＬＫ領域へ移行させる。フリップ−フロップ７８からの
出力は、出力レジスタグループ３４ｄから３つのクロッ
ク信号ＤＦＣ1 、ＤＦＣ2 及びＤＦＣ3 を形成する。
【００２８】同様に、レジスタグループ３４ｃは、入力
フリップ−フロップ８０を含み、これは、Ｌ ＣＬＫ信
号を受け取り、そしてＯＮ ＴＩＭＥ ＣＬＫ信号によ
ってクロックされて、ＥＡＲＬＹ ＣＬＫ信号によりク
ロックされる出力フリップ−フロップ７８を駆動する。
レジスタグループ３４ｃから発生された出力クロック信
号（ＤＬＣ1 、ＤＬＣ2 ）は、レジスタグループ３４ｄ
からの信号と同様に、ＯＮ ＴＩＭＥ ＣＬＫ信号領域
にある。これらの出力クロック信号は、非ＡＳＩＣ装置
に使用される。
フリップ−フロップ８０を含み、これは、Ｌ ＣＬＫ信
号を受け取り、そしてＯＮ ＴＩＭＥ ＣＬＫ信号によ
ってクロックされて、ＥＡＲＬＹ ＣＬＫ信号によりク
ロックされる出力フリップ−フロップ７８を駆動する。
レジスタグループ３４ｃから発生された出力クロック信
号（ＤＬＣ1 、ＤＬＣ2 ）は、レジスタグループ３４ｄ
からの信号と同様に、ＯＮ ＴＩＭＥ ＣＬＫ信号領域
にある。これらの出力クロック信号は、非ＡＳＩＣ装置
に使用される。
【００２９】レジスタグループ３４ａも同様に、負荷及
びスキューを減少するために、Ｍ ＣＬＫ信号から発生さ
れた１６個の出力クロック信号の各々に１つづつ、二重
フリップ−フロップ（８４、８６）構成を有している。
各入力フリップ−フロップ８４は、Ｍ ＣＬＫ信号をそ
のデータ（Ｄ）入力７６に受け取り、そしてＯＮ ＴＩＭ
Ｅ ＣＬＫ信号によってクロックされる。各出力フリッ
プ−フロップ８６は、対応する入力フリップ−フロップ
８４の出力（Ｑ）を受け取り、ＥＡＲＬＹ ＣＬＫ信号に
よってクロックされる。従って、レジスタグループ３４
ｃ及び３４ｄ（並びに３４ｂ、図１）から発生されるク
ロック信号とは異なり、レジスタグループ３４ａから発
生されるクロック信号（ＭＣ1 ・・・ＭＣ16）は、ＥＡ
ＲＬＹ ＣＬＫ領域にあり、上記のように遅延線２４で
指示された量だけ他のレジスタグループから発生される
ものから遅れている。出力クロック信号ＭＣ1 ・・・Ｍ
Ｃ16は、受信クロック信号をクロックされる装置へ直接
付与する装置のためのものであり、上記のように、他の
装置に本来あるスキューを補償するためのものである。
びスキューを減少するために、Ｍ ＣＬＫ信号から発生さ
れた１６個の出力クロック信号の各々に１つづつ、二重
フリップ−フロップ（８４、８６）構成を有している。
各入力フリップ−フロップ８４は、Ｍ ＣＬＫ信号をそ
のデータ（Ｄ）入力７６に受け取り、そしてＯＮ ＴＩＭ
Ｅ ＣＬＫ信号によってクロックされる。各出力フリッ
プ−フロップ８６は、対応する入力フリップ−フロップ
８４の出力（Ｑ）を受け取り、ＥＡＲＬＹ ＣＬＫ信号に
よってクロックされる。従って、レジスタグループ３４
ｃ及び３４ｄ（並びに３４ｂ、図１）から発生されるク
ロック信号とは異なり、レジスタグループ３４ａから発
生されるクロック信号（ＭＣ1 ・・・ＭＣ16）は、ＥＡ
ＲＬＹ ＣＬＫ領域にあり、上記のように遅延線２４で
指示された量だけ他のレジスタグループから発生される
ものから遅れている。出力クロック信号ＭＣ1 ・・・Ｍ
Ｃ16は、受信クロック信号をクロックされる装置へ直接
付与する装置のためのものであり、上記のように、他の
装置に本来あるスキューを補償するためのものである。
【００３０】図５を参照すれば、エラー検出ロジック４
０は、エラー報告ロジック１０４に接続された一対の二
重レールパイプライン式エラーツリー１００、１０２を
含むものとして示されている。エラーツリー１００は、
ＯＮ ＴＩＭＥ ＣＬＫクロック領域にあるマスター及
びシャドークロック発生ユニット１２ａ、１２ｂからク
ロック信号を受け取り、そしてマスタークロック発生ユ
ニット１２ａからの各出力クロック信号を、シャドーク
ロック発生ユニット１２ｂからの対応信号と比較する。
同様に、エラーツリー１０２は、ＥＡＲＬＹ ＣＬＫ領
域で動作して、ＥＡＲＬＹ ＣＬＫクロック信号（例え
ば、ＤＭＣ1 ・・・ＤＭＣ4 ）に同期されたマスターク
ロック信号を互いに比較する。いずれかの出力信号とそ
の対応信号との間に不一致が検出された場合には、その
不一致は、エラー報告ロジック１０４によりＮＥＥＤ
ＲＥＳＥＴ及びＥＲＲＯＲ信号として報告される。
０は、エラー報告ロジック１０４に接続された一対の二
重レールパイプライン式エラーツリー１００、１０２を
含むものとして示されている。エラーツリー１００は、
ＯＮ ＴＩＭＥ ＣＬＫクロック領域にあるマスター及
びシャドークロック発生ユニット１２ａ、１２ｂからク
ロック信号を受け取り、そしてマスタークロック発生ユ
ニット１２ａからの各出力クロック信号を、シャドーク
ロック発生ユニット１２ｂからの対応信号と比較する。
同様に、エラーツリー１０２は、ＥＡＲＬＹ ＣＬＫ領
域で動作して、ＥＡＲＬＹ ＣＬＫクロック信号（例え
ば、ＤＭＣ1 ・・・ＤＭＣ4 ）に同期されたマスターク
ロック信号を互いに比較する。いずれかの出力信号とそ
の対応信号との間に不一致が検出された場合には、その
不一致は、エラー報告ロジック１０４によりＮＥＥＤ
ＲＥＳＥＴ及びＥＲＲＯＲ信号として報告される。
【００３１】エラーツリー１００、１０２は、二重レー
ルチェッカとも称する自己チェックロジックを使用す
る。図６に示すように、図示されたＤＲＣ１００のよう
な二重レールチェッカ（ＤＲＣ）は、通常は、２つの２
入力ノアゲートを駆動する４つの２入力アンドゲートで
実施される。入力対Ａ、Ｂ又はＣ、Ｄのいずれかが一致
しない場合には、出力Ｆ及び反転（Ｆ）の両方が同じデ
ジタル状態となる。これに対し、入力対Ａ、Ｂ及びＣ、
Ｄが一致する場合には、出力Ｆ及び反転（Ｆ）が相補的
な状態をとる。
ルチェッカとも称する自己チェックロジックを使用す
る。図６に示すように、図示されたＤＲＣ１００のよう
な二重レールチェッカ（ＤＲＣ）は、通常は、２つの２
入力ノアゲートを駆動する４つの２入力アンドゲートで
実施される。入力対Ａ、Ｂ又はＣ、Ｄのいずれかが一致
しない場合には、出力Ｆ及び反転（Ｆ）の両方が同じデ
ジタル状態となる。これに対し、入力対Ａ、Ｂ及びＣ、
Ｄが一致する場合には、出力Ｆ及び反転（Ｆ）が相補的
な状態をとる。
【００３２】使用するパイプラインを説明するために、
ＥＡＲＬＹ ＣＬＫ信号領域に対するエラーツリーの代
表的な部分が図７に示されている。予想される動作周波
数と使用するエラーチェックの形式（即ち、ＤＲＣ）と
により、エラーチェック動作は、「減少」状態で行わね
ばならない。図７に示すように、マスタークロック発生
ユニット１２ａからの８個のマスタークロック信号出力
（ＭＣ1 、ＭＣ2 ・・・ＭＣ8 ）及びシャドークロック
発生ユニット１２ａにより与えられるそれらと対を成す
信号出力（ＭＣ1'、ＭＣ2'・・・ＭＣ8'）は、ＤＲＣユ
ニット１１６によって受ける。各マスター出力クロック
信号（例えば、ＭＣ1 ）は、ＤＲＣユニット１１６の１
つによってシャドークロック発生ユニット１２ｂにより
与えられるその対応信号（例えば、ＭＣ1'）と比較され
る。ＤＲＣユニット１１６の出力は、マスークロック発
生ユニット１２ａからのＥＡＲＬＹ ＣＬＫ信号（ＥＡ
ＲＬＹ ＣＬＫ（Ｍ））及びシャドークロック発生ユニ
ット１２ｂからのＥＡＲＬＹ ＣＬＫ信号（ＥＡＲＬＹ
ＣＬＫ（Ｓ））によってレジスタの第１ランク１１８
へクロックされる。レジスタの第１ランク１１８の出力
は、ＤＲＣユニット１２０のランクによって同様の形態
で比較され、そしてその比較の結果がレジスタの次のラ
ンク１２２へクロックされる。再び、レジスタ１２２の
ランクの出力は、ＤＲＣユニット１２４によって比較さ
れ、その結果がレジスタの最終ランク１２６へクロック
され、その出力は初期エラー信号Ｅ ＥＲＲ及び反転
（Ｅ ＥＲＲ）を発生する。
ＥＡＲＬＹ ＣＬＫ信号領域に対するエラーツリーの代
表的な部分が図７に示されている。予想される動作周波
数と使用するエラーチェックの形式（即ち、ＤＲＣ）と
により、エラーチェック動作は、「減少」状態で行わね
ばならない。図７に示すように、マスタークロック発生
ユニット１２ａからの８個のマスタークロック信号出力
（ＭＣ1 、ＭＣ2 ・・・ＭＣ8 ）及びシャドークロック
発生ユニット１２ａにより与えられるそれらと対を成す
信号出力（ＭＣ1'、ＭＣ2'・・・ＭＣ8'）は、ＤＲＣユ
ニット１１６によって受ける。各マスター出力クロック
信号（例えば、ＭＣ1 ）は、ＤＲＣユニット１１６の１
つによってシャドークロック発生ユニット１２ｂにより
与えられるその対応信号（例えば、ＭＣ1'）と比較され
る。ＤＲＣユニット１１６の出力は、マスークロック発
生ユニット１２ａからのＥＡＲＬＹ ＣＬＫ信号（ＥＡ
ＲＬＹ ＣＬＫ（Ｍ））及びシャドークロック発生ユニ
ット１２ｂからのＥＡＲＬＹ ＣＬＫ信号（ＥＡＲＬＹ
ＣＬＫ（Ｓ））によってレジスタの第１ランク１１８
へクロックされる。レジスタの第１ランク１１８の出力
は、ＤＲＣユニット１２０のランクによって同様の形態
で比較され、そしてその比較の結果がレジスタの次のラ
ンク１２２へクロックされる。再び、レジスタ１２２の
ランクの出力は、ＤＲＣユニット１２４によって比較さ
れ、その結果がレジスタの最終ランク１２６へクロック
され、その出力は初期エラー信号Ｅ ＥＲＲ及び反転
（Ｅ ＥＲＲ）を発生する。
【００３３】もちろん、エラーツリー１０２のパイプラ
イン構成は、１６個のクロック信号が比較されるので、
図示されたレジスタの３つのランク１１８、１２２、１
２６よりも相当に深いことが当業者に明らかであろう。
しかしながら、簡単化のため及び理解を容易にするため
に、これら信号のうちの８個のみが比較されるものとし
て示され、レジスタのランクは３つだけとなる。図７の
構造は、エラーツリー１００及び１０２の両方の構造を
示している。エラーツリー１００は、エラーツリー１０
２について説明したのと同様に、エラー信号ＯＴ ＥＲ
Ｒ及び反転（ＯＴ ＥＲＲ）を発生する。エラーツリー
１００、１０２のいずれによってもエラーが検出されな
い場合には、エラー信号ＯＴ ＥＲＲ及び反転（ＯＴ
ＥＲＲ）（又はＥ ＥＲＲ及び反転（Ｅ ＥＲＲ））の
状態は、各々、他の補数となり、これに対して、エラー
が検出された場合には、それらは同じ状態をとる。
イン構成は、１６個のクロック信号が比較されるので、
図示されたレジスタの３つのランク１１８、１２２、１
２６よりも相当に深いことが当業者に明らかであろう。
しかしながら、簡単化のため及び理解を容易にするため
に、これら信号のうちの８個のみが比較されるものとし
て示され、レジスタのランクは３つだけとなる。図７の
構造は、エラーツリー１００及び１０２の両方の構造を
示している。エラーツリー１００は、エラーツリー１０
２について説明したのと同様に、エラー信号ＯＴ ＥＲ
Ｒ及び反転（ＯＴ ＥＲＲ）を発生する。エラーツリー
１００、１０２のいずれによってもエラーが検出されな
い場合には、エラー信号ＯＴ ＥＲＲ及び反転（ＯＴ
ＥＲＲ）（又はＥ ＥＲＲ及び反転（Ｅ ＥＲＲ））の
状態は、各々、他の補数となり、これに対して、エラー
が検出された場合には、それらは同じ状態をとる。
【００３４】説明を続ける前に、当業者に何を明らかに
しなければならないかを述べるのが有用であろう。ここ
に意図された周波数（例えば、数十ＭＨｚのレンジ）で
は、マスター（又はシャドー）クロック発生ユニット１
２において通信される信号にスキューを介入するものは
多くはない。いずれのグループの出力クロック信号も、
ほとんどスキューをもたないようにすることが目標であ
る。従って、クロック発生ユニット１２のレイアウトを
考慮しなければならない。例えば、構成可能な周波数分
割器からレジスタグループへのＦ ＣＬＫ、Ｍ ＣＬＫ
及びＬ ＣＬＫの信号路は、実質的に等しく保持して、
いずれかのレジスタグループへの不等の経路長さがその
グループ内のある信号に対しそのグループの他の信号よ
りもスキューに寄与しないようにしなければならない。
しなければならないかを述べるのが有用であろう。ここ
に意図された周波数（例えば、数十ＭＨｚのレンジ）で
は、マスター（又はシャドー）クロック発生ユニット１
２において通信される信号にスキューを介入するものは
多くはない。いずれのグループの出力クロック信号も、
ほとんどスキューをもたないようにすることが目標であ
る。従って、クロック発生ユニット１２のレイアウトを
考慮しなければならない。例えば、構成可能な周波数分
割器からレジスタグループへのＦ ＣＬＫ、Ｍ ＣＬＫ
及びＬ ＣＬＫの信号路は、実質的に等しく保持して、
いずれかのレジスタグループへの不等の経路長さがその
グループ内のある信号に対しそのグループの他の信号よ
りもスキューに寄与しないようにしなければならない。
【００３５】エラーツリー１００は、ＯＮ ＴＩＭＥ
ＣＬＫ領域にある出力クロック信号をチェックするよう
に動作し、そしてこれが発生するエラー信号（ＯＴ Ｅ
ＲＲ及び反転（ＯＴ ＥＲＲ））もその領域内にある。
一方、エラーツリー１０２は、ＥＡＲＬＹ ＣＬＫ領域
内にある出力クロック信号をチェックするように動作
し、従って、その出力エラー信号（Ｅ ＥＲＲ及び反転
（Ｅ ＥＲＲ））はＥＡＲＬＹ ＣＬＫ領域内にある。
これらを結合するためには、その一方又は他方を一方の
クロック領域から他方のクロック領域へ移行しなければ
ならない。この移行は、エラー報告ロジック１０４にお
いて行われる。
ＣＬＫ領域にある出力クロック信号をチェックするよう
に動作し、そしてこれが発生するエラー信号（ＯＴ Ｅ
ＲＲ及び反転（ＯＴ ＥＲＲ））もその領域内にある。
一方、エラーツリー１０２は、ＥＡＲＬＹ ＣＬＫ領域
内にある出力クロック信号をチェックするように動作
し、従って、その出力エラー信号（Ｅ ＥＲＲ及び反転
（Ｅ ＥＲＲ））はＥＡＲＬＹ ＣＬＫ領域内にある。
これらを結合するためには、その一方又は他方を一方の
クロック領域から他方のクロック領域へ移行しなければ
ならない。この移行は、エラー報告ロジック１０４にお
いて行われる。
【００３６】図８に詳細に示されたエラー報告ロジック
１０４は、エラーツリー１００から出力ＯＴ ＥＲＲ及
び反転（ＯＴ ＥＲＲ）を受け取り、そしてそれらを最
初に一対のフリップ−フロップ１４０に送ることにより
ＯＮ ＴＩＭＥ ＣＬＫ領域からＥＡＲＬＹ ＣＬＫ領
域へ移行させる。これらフリップ−フロップの一方はマ
スタークロック発生ユニット１２ａからのＥＡＲＬＹ
ＣＬＫ（Ｍ）信号によってクロックされ、そして他方の
フリップ−フロップはシャドークロック発生ユニット１
２ｂからのＥＡＲＬＹ ＣＬＫ（Ｓ）によってクロック
される。ここで、ＥＡＲＬＹ ＣＬＫ領域にあるこれら
一対のフリップ−フロップ１４０の出力は、ＤＲＣユニ
ット１４２へ接続されて、互いに比較されると共に、エ
ラーツリー１０２により発生されるエラー信号と比較さ
れる。その比較結果は、レジスタ対１４４へ通され、次
いで、マスクロジック１４６を経てレジスタランク１４
８へ通される。レジスタランク１４８の出力は、排他的
オアゲート１５０により比較される。比較されたクロッ
ク信号のいずれかに不一致があると、排他的オアゲート
１５０の出力がアサートされ、フリップ−フロップ１５
２がセットされて、ＮＥＥＤ ＲＥＳＥＴエラー信号が
アサートされる。このＮＥＥＤ ＲＥＳＥＴ信号は、Ｊ
−Ｋフリップ−フロップ１５４によってラッチされ、Ｅ
ＲＲＯＲ信号が発生される。明らかなように、このＮＥ
ＥＤ ＲＥＳＥＴ信号は、クロックジェネレータシステ
ム１０をリセットする。これが行われると、ＮＥＥＤ
ＲＥＳＥＴ信号は最終的に消滅する。しかしながら、ク
ロックシステム１０と共に使用される全システムのうち
の一部分は、更に長く持続するエラー指示を必要とす
る。ＥＲＲＯＲ信号は、この長く持続する指示を与え
る。
１０４は、エラーツリー１００から出力ＯＴ ＥＲＲ及
び反転（ＯＴ ＥＲＲ）を受け取り、そしてそれらを最
初に一対のフリップ−フロップ１４０に送ることにより
ＯＮ ＴＩＭＥ ＣＬＫ領域からＥＡＲＬＹ ＣＬＫ領
域へ移行させる。これらフリップ−フロップの一方はマ
スタークロック発生ユニット１２ａからのＥＡＲＬＹ
ＣＬＫ（Ｍ）信号によってクロックされ、そして他方の
フリップ−フロップはシャドークロック発生ユニット１
２ｂからのＥＡＲＬＹ ＣＬＫ（Ｓ）によってクロック
される。ここで、ＥＡＲＬＹ ＣＬＫ領域にあるこれら
一対のフリップ−フロップ１４０の出力は、ＤＲＣユニ
ット１４２へ接続されて、互いに比較されると共に、エ
ラーツリー１０２により発生されるエラー信号と比較さ
れる。その比較結果は、レジスタ対１４４へ通され、次
いで、マスクロジック１４６を経てレジスタランク１４
８へ通される。レジスタランク１４８の出力は、排他的
オアゲート１５０により比較される。比較されたクロッ
ク信号のいずれかに不一致があると、排他的オアゲート
１５０の出力がアサートされ、フリップ−フロップ１５
２がセットされて、ＮＥＥＤ ＲＥＳＥＴエラー信号が
アサートされる。このＮＥＥＤ ＲＥＳＥＴ信号は、Ｊ
−Ｋフリップ−フロップ１５４によってラッチされ、Ｅ
ＲＲＯＲ信号が発生される。明らかなように、このＮＥ
ＥＤ ＲＥＳＥＴ信号は、クロックジェネレータシステ
ム１０をリセットする。これが行われると、ＮＥＥＤ
ＲＥＳＥＴ信号は最終的に消滅する。しかしながら、ク
ロックシステム１０と共に使用される全システムのうち
の一部分は、更に長く持続するエラー指示を必要とす
る。ＥＲＲＯＲ信号は、この長く持続する指示を与え
る。
【００３７】マスクロジック１４６は、テスト用のもの
であり、即ち、反転（ＭＡＳＫ）がアサートされたとき
には、クロック信号の不一致が無視される。同様に、反
転（ＤＩＳＡＢＬＥ）信号をアサートすることによりリ
セットがディスエイブルされる。
であり、即ち、反転（ＭＡＳＫ）がアサートされたとき
には、クロック信号の不一致が無視される。同様に、反
転（ＤＩＳＡＢＬＥ）信号をアサートすることによりリ
セットがディスエイブルされる。
【００３８】上記したＮＥＥＤ ＲＥＳＥＴ信号は、図
９に詳細に示されたリセットロジック３２を経て構成可
能な周波数分割器３０（図１）をリセットするのに使用
される。ＮＥＥＤ ＲＥＳＥＴ信号は、２入力ノアゲー
ト１６０により受け取られ、その出力は、パルスストレ
ッチ回路１６４へ接続され、該回路は、マスタークロッ
ク発生器１２ａからのＥＡＲＬＹ ＣＬＫ（Ｍ）信号に
よってクロックされる４つのフリップ−フロップ１６６
を備えている。フリップ−フロップ１６６の各出力は負
入力オアゲート１６８に接続され、その出力は、フリッ
プ−フロップ１７０のデータ（Ｄ）入力に接続される。
９に詳細に示されたリセットロジック３２を経て構成可
能な周波数分割器３０（図１）をリセットするのに使用
される。ＮＥＥＤ ＲＥＳＥＴ信号は、２入力ノアゲー
ト１６０により受け取られ、その出力は、パルスストレ
ッチ回路１６４へ接続され、該回路は、マスタークロッ
ク発生器１２ａからのＥＡＲＬＹ ＣＬＫ（Ｍ）信号に
よってクロックされる４つのフリップ−フロップ１６６
を備えている。フリップ−フロップ１６６の各出力は負
入力オアゲート１６８に接続され、その出力は、フリッ
プ−フロップ１７０のデータ（Ｄ）入力に接続される。
【００３９】リセットロジック３２は、マスター及びシ
ャドークロック発生ユニット１２ａ及び１２ｂを同期さ
せるように動作する。ＮＥＥＤ ＲＥＳＥＴ信号（単な
るパルスでよい）が検出されるよう確保するために、そ
のパルスがパルスストレッチ回路１６４によってストレ
ッチされる。更に、構成可能な周波数分割器３０は、Ｏ
Ｎ ＴＩＭＥ ＣＬＫから動作するので、リセット経路
は、ＥＡＲＬＹ ＣＬＫ領域からＯＮ ＴＩＭＥ ＣＬ
Ｋ領域へ続かねばならない。しかしながら、このクロッ
ク領域の移行は、フリップ−フロップ１７０の出力を受
け取る回路が、プロセス、電圧、温度及びグループ遅延
設定のある組み合わせにおいて準安定状態を見る可能性
を高める。これは不可避であるが、このような準安定状
態が生じる可能性を最小にするために、フリップ−フロ
ップ１７４（マスタークロック発生ユニット１２ａから
のＯＮ ＴＩＭＥ ＣＬＫ（Ｍ）信号によってクロック
される）によって形成された３段合成装置を用いて、フ
リップ−フロップ１７０の出力を受け取り、誤った動作
の低い可能性を与えるようにする。リセット信号は、同
期回路の最後の２段が一致することがナンドゲート１７
６により検出されたときにアサートされる。
ャドークロック発生ユニット１２ａ及び１２ｂを同期さ
せるように動作する。ＮＥＥＤ ＲＥＳＥＴ信号（単な
るパルスでよい）が検出されるよう確保するために、そ
のパルスがパルスストレッチ回路１６４によってストレ
ッチされる。更に、構成可能な周波数分割器３０は、Ｏ
Ｎ ＴＩＭＥ ＣＬＫから動作するので、リセット経路
は、ＥＡＲＬＹ ＣＬＫ領域からＯＮ ＴＩＭＥ ＣＬ
Ｋ領域へ続かねばならない。しかしながら、このクロッ
ク領域の移行は、フリップ−フロップ１７０の出力を受
け取る回路が、プロセス、電圧、温度及びグループ遅延
設定のある組み合わせにおいて準安定状態を見る可能性
を高める。これは不可避であるが、このような準安定状
態が生じる可能性を最小にするために、フリップ−フロ
ップ１７４（マスタークロック発生ユニット１２ａから
のＯＮ ＴＩＭＥ ＣＬＫ（Ｍ）信号によってクロック
される）によって形成された３段合成装置を用いて、フ
リップ−フロップ１７０の出力を受け取り、誤った動作
の低い可能性を与えるようにする。リセット信号は、同
期回路の最後の２段が一致することがナンドゲート１７
６により検出されたときにアサートされる。
【００４０】ナンドゲート１７６の出力は、マスターク
ロック発生ユニット１２ａからのＯＮ ＴＩＭＥ ＣＬ
Ｋ信号によってクロックされる２つのフリップ−フロッ
プ１８０、１８２へ送られる。フリップ−フロップ１８
０は、ＭＡＳＴＥＲ ＲＥＳＥＴ信号をアサートし、こ
れは構成可能な周波数分割器３０（図１及び３）へ接続
され、そこで、リングカウンタ６０をプリセットするの
に使用される。実質的に同一のリセット信号ＳＨＡＤＯ
Ｗ ＲＥＳＥＴ信号がフリップ−フロップ１８２により
同期して発生され、これは、同様の動作のためにシャド
ークロック発生ユニット１２ｂへ送られる。因みに、リ
セットロジック３２は複製されない。
ロック発生ユニット１２ａからのＯＮ ＴＩＭＥ ＣＬ
Ｋ信号によってクロックされる２つのフリップ−フロッ
プ１８０、１８２へ送られる。フリップ−フロップ１８
０は、ＭＡＳＴＥＲ ＲＥＳＥＴ信号をアサートし、こ
れは構成可能な周波数分割器３０（図１及び３）へ接続
され、そこで、リングカウンタ６０をプリセットするの
に使用される。実質的に同一のリセット信号ＳＨＡＤＯ
Ｗ ＲＥＳＥＴ信号がフリップ−フロップ１８２により
同期して発生され、これは、同様の動作のためにシャド
ークロック発生ユニット１２ｂへ送られる。因みに、リ
セットロジック３２は複製されない。
【００４１】図９に更に示すように、ノアゲート１６０
は、ＲＣＣ ＲＥＳＥＴ信号を受け取る。これは、テス
トの目的で外部で発生された信号で、不一致の指示を強
制的に出して、クロックジェネレータシステム１０をリ
セットさせる。
は、ＲＣＣ ＲＥＳＥＴ信号を受け取る。これは、テス
トの目的で外部で発生された信号で、不一致の指示を強
制的に出して、クロックジェネレータシステム１０をリ
セットさせる。
【００４２】良く知られたように、特にここに意図され
た動作周波数（クロック発生器２０については５０ＭＨ
ｚないし２００ＭＨｚ）においては、種々の出力バッフ
ァ、特に、マスタークロック発生ユニット１２ａによっ
て発生されるクロック信号を通信する出力バッファ３８
は、電力（ＶDD）及び接地（ＶSS）のリードインダクタ
ンスにより影響を受けることがある。これらのインダク
タンスをバランスする努力において、クロック信号は、
クロックジェネレータシステム１０が形成された集積回
路チップから出て来るときに互いに分離される。従っ
て、図１０に示すように、チップからの各出力信号（例
えば、図１０に示すように出力クロック信号ＭＣ1 、Ｍ
Ｃ2 及びＭＣ3 ）は、電力（ＶDD）又は接地（ＶSS）リ
ードによって互いに各々交互に分離される。これは、イ
ンダクタンスを厳密にバランスするものではないが、バ
ランスに近づけるものである。
た動作周波数（クロック発生器２０については５０ＭＨ
ｚないし２００ＭＨｚ）においては、種々の出力バッフ
ァ、特に、マスタークロック発生ユニット１２ａによっ
て発生されるクロック信号を通信する出力バッファ３８
は、電力（ＶDD）及び接地（ＶSS）のリードインダクタ
ンスにより影響を受けることがある。これらのインダク
タンスをバランスする努力において、クロック信号は、
クロックジェネレータシステム１０が形成された集積回
路チップから出て来るときに互いに分離される。従っ
て、図１０に示すように、チップからの各出力信号（例
えば、図１０に示すように出力クロック信号ＭＣ1 、Ｍ
Ｃ2 及びＭＣ3 ）は、電力（ＶDD）又は接地（ＶSS）リ
ードによって互いに各々交互に分離される。これは、イ
ンダクタンスを厳密にバランスするものではないが、バ
ランスに近づけるものである。
【００４３】更に、ここに意図される周波数は、２５イ
ンチのプリント回路リード上をクロックジェネレータシ
ステム１０からプリント回路板上の他の装置（例えば、
装置５２、５４、５６−図２）へ通信されるときに、反
射を経験し、これは、発生されるクロック信号の非常に
小さな立上り及び立下り時間に影響し、ひいては、スキ
ューを生じる。更に、経路の伝播時間が、通信されてい
るクロック信号の周期の顕著な部分になり始めたときに
は、ジッタ又はスキューが介入する。状態遷移のエネル
ギーは、次の遷移が放射されたときに経路にまだ存在
し、２つの波の間に干渉を招くと共に、経路の受信端に
おいて遷移の時間に差を生じさせる。
ンチのプリント回路リード上をクロックジェネレータシ
ステム１０からプリント回路板上の他の装置（例えば、
装置５２、５４、５６−図２）へ通信されるときに、反
射を経験し、これは、発生されるクロック信号の非常に
小さな立上り及び立下り時間に影響し、ひいては、スキ
ューを生じる。更に、経路の伝播時間が、通信されてい
るクロック信号の周期の顕著な部分になり始めたときに
は、ジッタ又はスキューが介入する。状態遷移のエネル
ギーは、次の遷移が放射されたときに経路にまだ存在
し、２つの波の間に干渉を招くと共に、経路の受信端に
おいて遷移の時間に差を生じさせる。
【００４４】このようなスキューやジッタを最小にする
ために、並列直列抵抗終端を用いて、信号経路５８を終
端させ、負荷容量をその信号経路から分離する。従っ
て、図１１に示すように、経路５８が接続される装置の
入力端子（クロック信号を搬送する信号経路５８の受信
端）の付近で、回路板５０（図２）の供給電圧（ＶDD）
と接地（ＶSS）との間に抵抗Ｒ１及びＲ２が直列に接続
される。更に、直列抵抗Ｒ３を用いて、経路５８が並列
終端部と端子（すなわち受信端）との間で分離される。
ために、並列直列抵抗終端を用いて、信号経路５８を終
端させ、負荷容量をその信号経路から分離する。従っ
て、図１１に示すように、経路５８が接続される装置の
入力端子（クロック信号を搬送する信号経路５８の受信
端）の付近で、回路板５０（図２）の供給電圧（ＶDD）
と接地（ＶSS）との間に抵抗Ｒ１及びＲ２が直列に接続
される。更に、直列抵抗Ｒ３を用いて、経路５８が並列
終端部と端子（すなわち受信端）との間で分離される。
【００４５】終端抵抗Ｒ１、Ｒ２の値は、経路インピー
ダンスのテブナンの等価回路となるように選択される。
分離抵抗Ｒ３の値は、全く厳密なものではないが、抵抗
値があまりに小さいと、反射係数が増加する。あまりに
大きいと、抵抗及び装置の入力キャパシタンスにより形
成されたＲＣネットワークを通る遅延が過剰となってス
キューに寄与することになる。
ダンスのテブナンの等価回路となるように選択される。
分離抵抗Ｒ３の値は、全く厳密なものではないが、抵抗
値があまりに小さいと、反射係数が増加する。あまりに
大きいと、抵抗及び装置の入力キャパシタンスにより形
成されたＲＣネットワークを通る遅延が過剰となってス
キューに寄与することになる。
【００４６】Ｒ１及びＲ２に使用された抵抗値は、並列
終端部を形成するための１５０Ω抵抗であり、分離のた
めに５Ωの直列抵抗Ｒ３が使用されている。
終端部を形成するための１５０Ω抵抗であり、分離のた
めに５Ωの直列抵抗Ｒ３が使用されている。
【図１】本発明のクロックジェネレータシステムの簡単
なブロック図であって、２つの個々のクロック発生ユニ
ット（マスター及びシャドー）を含むシステムと、各ク
ロック発生ユニットの一般的な構造とを示す図である。
なブロック図であって、２つの個々のクロック発生ユニ
ット（マスター及びシャドー）を含むシステムと、各ク
ロック発生ユニットの一般的な構造とを示す図である。
【図２】本発明のクロックジェネレータシステムを支持
するプリント回路板の簡単な図であって、クロック信号
の分配を説明すると共に、ある集積回路上では他の集積
回路に比して遅延が生じ、これに対してクロックスキュ
ー補償が付加される状態を説明する図である。
するプリント回路板の簡単な図であって、クロック信号
の分配を説明すると共に、ある集積回路上では他の集積
回路に比して遅延が生じ、これに対してクロックスキュ
ー補償が付加される状態を説明する図である。
【図３】図１に示す構成可能な周波数分割ロジックの回
路図である。
路図である。
【図４】図１に用いたレジスタ回路を示す図である。
【図５】図１の一方のクロック発生ユニットの出力をそ
の他方のクロック発生ユニットに対してチェックするの
に使用する自己チェック・エラー検出ロジックのブロッ
ク図である。
の他方のクロック発生ユニットに対してチェックするの
に使用する自己チェック・エラー検出ロジックのブロッ
ク図である。
【図６】図５の自己チェック・エラー検出ロジックに対
する基本的な構成ブロックとして使用される二重レール
チェッカを示す図である。
する基本的な構成ブロックとして使用される二重レール
チェッカを示す図である。
【図７】図５のエラー検出ロジックに使用されるエラー
ツリーの一部分の図である。
ツリーの一部分の図である。
【図８】図５のエラー検出ロジックの一部分を構成する
エラー報告ロジックの回路図である。
エラー報告ロジックの回路図である。
【図９】図１のクロック発生ユニットの一部分を形成す
るリセットロジックの回路図である。
るリセットロジックの回路図である。
【図１０】図１のクロックジェネレータシステムを出る
クロック信号を電力及び接地によって分離するところを
示した図である。
クロック信号を電力及び接地によって分離するところを
示した図である。
【図１１】図１のクロックジェネレータシステムから図
２に示した種々の装置へクロック信号を通信するクロッ
ク分配ライン上でのクロック信号の反射を最小にするた
めに使用される終端回路の回路図である。
２に示した種々の装置へクロック信号を通信するクロッ
ク分配ライン上でのクロック信号の反射を最小にするた
めに使用される終端回路の回路図である。
１０ クロックジェネレータシステム １２ａ、１２ｂ クロック発生ユニット １６、１８ 入力受信部 ２０ クロック発振器 ２２ バッファ ２４ 遅延線 ３０ 構成可能な周波数分割器 ３２ リセットロジックユニット ３４ レジスタセクション ３４ａ、３４ｂ、３４ｃ、３４ｄ レジスタグループ ４０ エラー検出ロジック ５０ プリント回路板 ５２ 非ＡＳＩＣ装置 ５４ ＡＳＩＣ装置 ５８ 経路 ６０ リングカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デューク ガク レ アメリカ合衆国 カリフォルニア州 95051サンタ クルーズ ゴンザガ プ レイス 3371 (72)発明者 フランク ミカラウスカス アメリカ合衆国 カリフォルニア州 95127サン ホセ ロック キャニオン サークル 909 (72)発明者 シー ジョン グレーベンケンパー アメリカ合衆国 カリフォルニア州 95020サラトガ ミラー コート 19490 (72)発明者 キニング クワン アメリカ合衆国 カリフォルニア州 95148サン ホセ ローリングサイド ドライヴ 3520 (56)参考文献 特開 平３−290719（ＪＰ，Ａ) 特開 平４−336825（ＪＰ，Ａ) 特開 平２−114715（ＪＰ，Ａ) 特開 平４−298144（ＪＰ，Ａ) 特開 昭63−35044（ＪＰ，Ａ) 実開 昭56−96756（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 G06F 1/04 - 1/12 H03K 5/00 - 5/15
Claims (4)
- 【請求項１】 第１の周波数の複数のクロック信号を発
生するクロック発生回路において、 マスタクロック信号源と、 上記マスタクロック信号を受け取って、遅延したクロッ
ク信号を発生する遅延素子と、 上記遅延したクロック信号を受け取って、そこから分割
したクロック信号を発生する周波数分割器と、 上記分割したクロック信号を受け取るように接続された
データ入力と、上記マスタクロック信号を受け取るクロ
ック入力と、上記マスタクロック信号と同期した分割し
たクロック信号を発生する出力とを有する第１のフリッ
プフロップと、 上記第１のフリップフロップのデータ入力に入力された
上記分割したクロック信号を受け取るように接続された
データ入力と、上記遅延したクロック信号を受け取るク
ロック入力と、上記遅延したクロック信号と同期した分
割したクロック信号を発生する出力とを有する第２のフ
リップフロップと、 を備えたクロック発生回路。 - 【請求項２】 第１の周波数の複数のクロック信号を発
生するクロック発生回路において、 マスタクロック信号源と、 上記マスタクロック信号を受け取って、遅延したクロッ
ク信号を発生する遅延素子と、 上記遅延したクロック信号を受け取って、そこから分割
したクロック信号を発生する周波数分割器と、第１と第２のフリップフロップ段を含む第１のフリップ
フロップであって、上記第１のフリップフロップ段は、
上記分割したクロック信号を受け取るように接続された
データ入力と、上記遅延したクロック信号を受け取るク
ロック入力と、出力とを有し、上記第２のフリップフロ
ップ段は、上記第１フリップフロップ段の出力に接続さ
れたデータ入力と、上記マスタクロック信号を受け取る
クロック入力と、上記マスタクロック信号と同期した分
割したクロック信号を発生する出 力とを有する、上記第
１のフリップフロップと、 第１と第２のフリップフロップ段を含む第２のフリップ
フロップであって、上記第１のフリップフロップ段は、
上記分割したクロック信号を受け取るように接続された
データ入力と、上記マスタクロック信号を受け取るクロ
ック入力と、出力とを有し、上記第２のフリップフロッ
プ段は、上記第１フリップフロップ段の出力に接続され
たデータ入力と、上記遅延したクロック信号を受け取る
クロック入力と、上記遅延したクロック信号と同期した
分割したクロック信号を発生する出力とを有する、上記
第２のフリップフロップと、 を備えたクロック発生回路。 - 【請求項３】 各々異なる周波数のクロック信号を発生
するクロック発生回路において、 マスタクロック信号源と、 上記マスタクロック信号を受け取って、遅延したクロッ
ク信号を発生する遅延素子と、上記遅延したクロック信号を受け取って、そこから各々
異なる周波数を有する分割したクロック信号を発生する
可変周波数分割器であって、上記分割したクロック信号
の第１のものは、選択的に調整可能な周波数を有する可
変周波数分割器と、 それぞれ第２のフリップフロップ段のデータ入力に接続
された出力を有する第１のフリップフロップ段を含む第
１と第２のフリップフロップと、 上記第１のフリップフロップの第１のフリップフロップ
段と第２のフリップフロップ段は、上記遅延したクロッ
ク信号と上記マスタクロック信号をそれぞれ受け取るク
ロック入力を有し、上記第１のフリップフロップ段は、
上記可変周波数分割器から上記選択的に調整可能な第１
の周波数のクロック信号を受け取るように接続されたデ
ータ入力を有し、上記第２のフリップフロップ段は、上
記マスタクロック信号を受け取るクロック入力と、上記
マスタクロック信号と同期した選択的に調整可能な第１
の周波数のクロック信号を発生する出力とを含み、 上記第２のフリップフロップの第１のフリップフロップ
段と第２のフリップフロップ段は、それぞれ上記マスタ
クロック信号と上記遅延したクロック信号を受 け取るク
ロック入力を有し、上記第１のフリップフロップ段は、
上記可変周波数分割器から第２の周波数を有する分割し
たクロック信号を受け取るように接続されたデータ入力
を有し、上記第２のフリップフロップ段は、上記遅延し
たクロック信号を受け取るクロック入力と、上記遅延し
たクロック信号と同期した上記第２の周波数を有する分
割したクロック信号を発生する出力とを含む、 クロック発生回路。 - 【請求項４】 第２のフリップフロップ段のデータ入力
に接続された出力を有する第１のフリップフロップ段を
有する第３のフリップフロップを含み、上記第３のフリ
ップフロップの第１のフリップフロップ段と第２のフリ
ップフロップ段は、上記マスタクロック信号と上記遅延
したクロック信号をそれぞれ受け取るクロック入力を有
し、上記第１のフリップフロップ段は、可変周波数分割
器から第３の周波数を有する分割したクロック信号を受
け取るように接続されたデータ入力を有し、上記第２の
フリップフロップ段は、上記遅延したクロック信号を受
け取るクロック入力と、上記遅延したクロック信号と同
期した上記第３の周波数を有する分割したクロック信号
を発生する出力を含む、 請求項３記載のクロック発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/087,556 US5371417A (en) | 1993-07-02 | 1993-07-02 | Multiple frequency output clock generator system |
| US08/087556 | 1993-07-02 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6150736A Division JP2803992B2 (ja) | 1993-07-02 | 1994-07-01 | 多周波数出力のクロックジェネレータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336019A JPH10336019A (ja) | 1998-12-18 |
| JP3181876B2 true JP3181876B2 (ja) | 2001-07-03 |
Family
ID=22205873
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6150736A Expired - Fee Related JP2803992B2 (ja) | 1993-07-02 | 1994-07-01 | 多周波数出力のクロックジェネレータシステム |
| JP09348898A Expired - Fee Related JP3181876B2 (ja) | 1993-07-02 | 1998-04-06 | クロック発生回路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6150736A Expired - Fee Related JP2803992B2 (ja) | 1993-07-02 | 1994-07-01 | 多周波数出力のクロックジェネレータシステム |
Country Status (8)
| Country | Link |
|---|---|
| US (4) | US5371417A (ja) |
| EP (1) | EP0632378B1 (ja) |
| JP (2) | JP2803992B2 (ja) |
| KR (1) | KR950003948A (ja) |
| CN (1) | CN1102892A (ja) |
| AU (2) | AU674579B2 (ja) |
| CA (1) | CA2124746A1 (ja) |
| DE (1) | DE69415090T2 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5574849A (en) * | 1992-12-17 | 1996-11-12 | Tandem Computers Incorporated | Synchronized data transmission between elements of a processing system |
| US5371417A (en) * | 1993-07-02 | 1994-12-06 | Tandem Computers Incorporated | Multiple frequency output clock generator system |
| FR2711286B1 (fr) * | 1993-10-11 | 1996-01-05 | Sgs Thomson Microelectronics | Dispositif de surveillance du déphasage entre deux signaux d'horloge. |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| IT1268206B1 (it) * | 1994-12-29 | 1997-02-21 | Reer Spa | Alimentatore elettrico di sicurezza per sistemi di controllo di macchine operatrici. |
| US5619155A (en) * | 1995-06-02 | 1997-04-08 | United Microelectronics Corporation | IC-chip operation inhibitor |
| US5852640A (en) | 1995-06-26 | 1998-12-22 | Kliza; Phillip S. | Clock distribution apparatus with current sensed skew cancelling |
| US5656959A (en) * | 1995-11-24 | 1997-08-12 | International Microcircuits, Inc. | Clock synthesizer dual function pin system and method therefor |
| US5777500A (en) * | 1996-01-16 | 1998-07-07 | Cyrix Corporation | Multiple clock source generation with independently adjustable duty cycles |
| US5627482A (en) * | 1996-02-07 | 1997-05-06 | Ceridian Corporation | Electronic digital clock distribution system |
| US5754069A (en) * | 1996-05-10 | 1998-05-19 | Intel Corporation | Mechanism for automatically enabling and disabling clock signals |
| SE507718C2 (sv) * | 1996-09-13 | 1998-07-06 | Ericsson Telefon Ab L M | Förfarande och anordning för att koda kabeltelevision |
| JP2954048B2 (ja) * | 1996-11-19 | 1999-09-27 | 山形日本電気株式会社 | ボーレート生成回路 |
| KR100240278B1 (ko) * | 1997-02-14 | 2000-01-15 | 김영환 | 엘시디 드라이버용 클럭발생회로 |
| US6157226A (en) | 1997-05-23 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Clock generator |
| US6057719A (en) * | 1998-06-05 | 2000-05-02 | International Business Machines Corporation | Programmable, self-resetting divider |
| US6269443B1 (en) * | 1998-12-29 | 2001-07-31 | Intel Corporation | Method and apparatus for automatically selecting CPU clock frequency multiplier |
| US6851080B1 (en) * | 1999-02-05 | 2005-02-01 | 3Com Corporation | Automatic activation of ASIC test mode |
| US6895525B1 (en) * | 1999-08-20 | 2005-05-17 | International Business Machines Corporation | Method and system for detecting phase-locked loop (PLL) clock synthesis faults |
| US6934674B1 (en) * | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
| US6650803B1 (en) * | 1999-11-02 | 2003-11-18 | Xros, Inc. | Method and apparatus for optical to electrical to optical conversion in an optical cross-connect switch |
| US6882765B1 (en) | 1999-11-02 | 2005-04-19 | Xros, Inc. | Connection protection between clients and optical cross-connect switches |
| US6597826B1 (en) | 1999-11-02 | 2003-07-22 | Xros, Inc. | Optical cross-connect switching system with bridging, test access and redundancy |
| US6792174B1 (en) | 1999-11-02 | 2004-09-14 | Nortel Networks Limited | Method and apparatus for signaling between an optical cross-connect switch and attached network equipment |
| US6356134B1 (en) | 2000-03-21 | 2002-03-12 | International Business Machines Corporation | Universal clock generator circuit and adjustment method for providing a plurality of clock frequencies |
| DE10024783C2 (de) * | 2000-05-19 | 2002-05-08 | Micronas Munich Gmbh | Digitaler Taktgenerator |
| US6496038B1 (en) | 2000-06-30 | 2002-12-17 | Intel Corporation | Pulsed circuit topology including a pulsed, domino flip-flop |
| US6567337B1 (en) | 2000-06-30 | 2003-05-20 | Intel Corporation | Pulsed circuit topology to perform a memory array write operation |
| US6542006B1 (en) | 2000-06-30 | 2003-04-01 | Intel Corporation | Reset first latching mechanism for pulsed circuit topologies |
| US6813721B1 (en) | 2000-09-20 | 2004-11-02 | Stratus Computer Systems, S.A.R.L. | Methods and apparatus for generating high-frequency clocks deterministically from a low-frequency system reference clock |
| US6570417B2 (en) * | 2000-11-14 | 2003-05-27 | Broadcom Corporation | Frequency dividing circuit |
| US6529053B2 (en) * | 2001-04-05 | 2003-03-04 | Koninklijke Philips Electronics N.V. | Reset circuit and method therefor |
| US6611158B2 (en) * | 2001-07-24 | 2003-08-26 | Koninklijke Philips Electronics N.V. | Method and system using a common reset and a slower reset clock |
| GB2379142B (en) * | 2001-08-24 | 2004-11-17 | Fujitsu Ltd | Distribution of signals in high speed digital circuitry |
| US6791380B2 (en) * | 2001-11-27 | 2004-09-14 | Winbond Electronics Corporation | Universal clock generator |
| US6925616B2 (en) * | 2002-10-04 | 2005-08-02 | Sun Microsystems, Inc. | Method to test power distribution system |
| CN1323337C (zh) * | 2003-06-23 | 2007-06-27 | 华为技术有限公司 | 一种对单板时钟抖动进行实时测试的方法及电路 |
| US6882182B1 (en) * | 2003-09-23 | 2005-04-19 | Xilinx, Inc. | Tunable clock distribution system for reducing power dissipation |
| US20060088137A1 (en) * | 2004-10-25 | 2006-04-27 | Broadcom Corporation | Multi-frequency clock stretching systems |
| US7233274B1 (en) | 2005-12-20 | 2007-06-19 | Impinj, Inc. | Capacitive level shifting for analog signal processing |
| CN1909418B (zh) * | 2006-08-01 | 2010-05-12 | 华为技术有限公司 | 通用无线接口的时钟分配装置及实现速率切换的方法 |
| US8116408B2 (en) | 2007-06-15 | 2012-02-14 | Broadcom Corporation | Gain control for reduced interframe spacing (RIFS) |
| US8294516B2 (en) | 2007-06-15 | 2012-10-23 | Broadcom Corporation | Power amplifier pre-distortion |
| JP2009218839A (ja) * | 2008-03-10 | 2009-09-24 | Toshiba Corp | クロック供給回路 |
| JP5564869B2 (ja) * | 2009-02-27 | 2014-08-06 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| WO2011142148A1 (ja) * | 2010-05-14 | 2011-11-17 | シャープ株式会社 | レベルシフト回路およびそれを備えた表示装置 |
| US8373472B2 (en) * | 2011-06-20 | 2013-02-12 | Intel Mobile Communications GmbH | Digital PLL with automatic clock alignment |
| US8786332B1 (en) * | 2013-01-17 | 2014-07-22 | Apple Inc. | Reset extender for divided clock domains |
| US10310015B2 (en) * | 2013-07-19 | 2019-06-04 | Advanced Micro Devices, Inc. | Method and apparatus for providing clock signals for a scan chain |
| US9599673B2 (en) * | 2014-10-15 | 2017-03-21 | Freescale Semiconductor, Inc. | Structural testing of integrated circuits |
| US10775435B1 (en) * | 2018-11-01 | 2020-09-15 | Cadence Design Systems, Inc. | Low-power shift with clock staggering |
| EP3719649A1 (en) | 2019-04-05 | 2020-10-07 | Robert Bosch GmbH | Clock fractional divider module, image and/or video processing module, and apparatus |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2192641A5 (ja) | 1972-07-07 | 1974-02-08 | Berliet Automobiles | |
| US4087829A (en) * | 1975-02-26 | 1978-05-02 | Minolta Camera Kabushiki Kaisha | Exposure indicating devices for use in multi-exposure controlled cameras |
| JPS523706A (en) * | 1975-06-26 | 1977-01-12 | Nippon Piston Ring Co Ltd | Rotary type fluid pump |
| SU1161933A1 (ru) * | 1983-04-21 | 1985-06-15 | Предприятие П/Я М-5339 | Устройство дл синхронизации с контролем |
| JPS6013536A (ja) * | 1983-07-06 | 1985-01-24 | 昭和電工株式会社 | 複合管の製造方法 |
| US4677322A (en) * | 1984-08-16 | 1987-06-30 | American Telephone And Telegraph Company, At&T Technologies Inc. | Frequency comparator circuits |
| US4637018A (en) * | 1984-08-29 | 1987-01-13 | Burroughs Corporation | Automatic signal delay adjustment method |
| US4835728A (en) * | 1986-08-13 | 1989-05-30 | Amdahl Corporation | Deterministic clock control apparatus for a data processing system |
| US4796095A (en) * | 1986-09-09 | 1989-01-03 | Rioch Company, Limited | Method of generating image scanning clock signals in optical scanning apparatus |
| US4835481A (en) * | 1986-09-30 | 1989-05-30 | Siemens Aktiengesellschaft | Circuit arrangement for generating a clock signal which is synchronous in respect of frequency to a reference frequency |
| US5003467A (en) * | 1987-05-01 | 1991-03-26 | Digital Equipment Corporation | Node adapted for backplane bus with default control |
| US4876701A (en) * | 1987-11-30 | 1989-10-24 | Tandem Computers Incorporated | Synchronization failure detection |
| US4859877A (en) * | 1988-01-04 | 1989-08-22 | Gte Laboratories Incorporated | Bidirectional digital signal transmission system |
| JPH01218167A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | クロツク信号発生装置 |
| JPH0242517A (ja) * | 1988-08-03 | 1990-02-13 | Hitachi Ltd | 諭理装置 |
| US5087829A (en) * | 1988-12-07 | 1992-02-11 | Hitachi, Ltd. | High speed clock distribution system |
| US5341031A (en) * | 1990-08-27 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Stable high speed clock generator |
| US5371417A (en) * | 1993-07-02 | 1994-12-06 | Tandem Computers Incorporated | Multiple frequency output clock generator system |
-
1993
- 1993-07-02 US US08/087,556 patent/US5371417A/en not_active Expired - Lifetime
-
1994
- 1994-05-31 CA CA002124746A patent/CA2124746A1/en not_active Abandoned
- 1994-06-20 EP EP94304463A patent/EP0632378B1/en not_active Expired - Lifetime
- 1994-06-20 DE DE69415090T patent/DE69415090T2/de not_active Expired - Fee Related
- 1994-07-01 AU AU66148/94A patent/AU674579B2/en not_active Ceased
- 1994-07-01 JP JP6150736A patent/JP2803992B2/ja not_active Expired - Fee Related
- 1994-07-01 KR KR1019940015751A patent/KR950003948A/ko not_active Application Discontinuation
- 1994-07-02 CN CN94106703A patent/CN1102892A/zh active Pending
- 1994-10-03 US US08/289,823 patent/US5461332A/en not_active Expired - Lifetime
-
1995
- 1995-05-17 US US08/442,851 patent/US5491442A/en not_active Expired - Lifetime
- 1995-05-24 US US08/449,450 patent/US5539328A/en not_active Expired - Lifetime
-
1996
- 1996-10-31 AU AU70526/96A patent/AU684436B2/en not_active Ceased
-
1998
- 1998-04-06 JP JP09348898A patent/JP3181876B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69415090T2 (de) | 1999-05-20 |
| AU684436B2 (en) | 1997-12-11 |
| KR950003948A (ko) | 1995-02-17 |
| US5371417A (en) | 1994-12-06 |
| EP0632378B1 (en) | 1998-12-09 |
| AU6614894A (en) | 1995-01-12 |
| JPH07170174A (ja) | 1995-07-04 |
| US5539328A (en) | 1996-07-23 |
| AU7052696A (en) | 1997-01-16 |
| US5461332A (en) | 1995-10-24 |
| JPH10336019A (ja) | 1998-12-18 |
| AU674579B2 (en) | 1997-01-02 |
| DE69415090D1 (de) | 1999-01-21 |
| US5491442A (en) | 1996-02-13 |
| EP0632378A3 (en) | 1996-10-16 |
| CA2124746A1 (en) | 1995-01-03 |
| CN1102892A (zh) | 1995-05-24 |
| JP2803992B2 (ja) | 1998-09-24 |
| EP0632378A2 (en) | 1995-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3181876B2 (ja) | クロック発生回路 | |
| US5712883A (en) | Clock signal distribution system | |
| US6268749B1 (en) | Core clock correction in a 2/n mode clocking scheme | |
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| JP3550404B2 (ja) | 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置 | |
| US6326812B1 (en) | Programmable logic device with logic signal delay compensated clock network | |
| US5712882A (en) | Signal distribution system | |
| US7126407B2 (en) | Method and device for generating a clock signal with predetermined clock signal properties | |
| US5802132A (en) | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme | |
| US5862373A (en) | Pad cells for a 2/N mode clocking scheme | |
| US5708381A (en) | Variable delay circuit | |
| US6847241B1 (en) | Delay lock loop using shift register with token bit to select adjacent clock signals | |
| US5666079A (en) | Binary relative delay line | |
| EP0247769A2 (en) | High speed frequency divide-by-5 circuit | |
| US6542999B1 (en) | System for latching first and second data on opposite edges of a first clock and outputting both data in response to a second clock | |
| US5826067A (en) | Method and apparatus for preventing logic glitches in a 2/n clocking scheme | |
| US5821784A (en) | Method and apparatus for generating 2/N mode bus clock signals | |
| US6072343A (en) | Clock and trigger design for large instrument | |
| US6611159B1 (en) | Apparatus and method for synchronizing multiple circuits clocked at a divided phase locked loop frequency | |
| WO2023078674A1 (en) | Phase locked loop pulse truncation | |
| JPH0888561A (ja) | 同期回路 | |
| GB2398193A (en) | Digital delay line | |
| JPH07120931B2 (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090420 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |