CN1102892A - 多频输出的时钟发生器系统 - Google Patents

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迪克·恩戈克·列
弗兰克·米卡劳斯卡斯
C·约翰·格列本肯珀
金英·夸恩
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Abstract

一种用以产生若干多频数字时钟信号，将它们分 配到若干同步计时器件的时钟发生器系统，包括以锁 定方式操作的两个独立但实际上相同构成的时钟发 生器单元。该发生器单元之一的数字时钟信号输出 分配至该同步计时器件以及一误差检测电路，后者还 接收来自另一时钟发生器单元的数字时钟信号进行 相互比较。当检测到误差时，该误差检测电路将产生 一个误差信号，以暂停应用本时钟发生器系统的系统 的操作，并使时钟发生器复位。

Description

本发明一般涉及数字数据处理系统，尤其涉及用以产生若干时钟信号，而相互具有不同频率的一种时钟发生器系统。
目前构造的数据处理系统，通常采用若干安装在印刷电路板上，并在电气上相互互连的一个个集成电路元件。为了实现数据处理系统的同步操作，通常还配备了一个数字时钟信号源，该信号源分配至电路板上安装的各个集成电路器件。对于频率较低的时钟信号（例如1MHz或更低数量级的时钟信号），时钟的时滞可能不是一个严重问题。然而，当开发的系统采用较高的时钟频率（例如高于1MHz）时，时钟的时滞（即各点所见时钟信号跃迁现象相对于另一点跃迁现象之间的差）可能成为一个严重问题。
一种解决方式是通过中间寄存器或类似器件，以异步方式处理各集成电路之间的信息转移。另一种方法是采用锁相环（PLL），但这种器件通常需要一个基准信号，以保持基准信号与输出时钟信号之间的相位关系。有时，在各比较时钟信号之间会碰到不稳定性，它将在输出信号中产生不稳定性。此外，以模拟形式实现的PLL往往对电源噪声较为敏感。另外，模拟PLL需要额外的元件。
本发明是一种时钟发生器系统，它包括一对分别称作“主（Master）”和“副（Shadow）”的实际上同样构成的时钟发生器单元。此对时钟发生器单元以锁定方式同步工作，其中每个时钟发生器能产生至少有三个不同（但相关）频率的多个高频时钟信号。只有主时钟发生器单元产生的时钟信号才分配给含有时钟发生器系统的整个装置。副时钟发生器单元产生的时钟信号，通过自校校错逻辑与主时钟发生器单元产生的它的配对信号比较，以保证时钟发生器系统的正确操作。
在本发明的较佳实施例中，每个时钟发生器单元均包括一个可以编排的分频器，分频器接收一个振荡器产生的主时钟信号，以此产生三个不同分频形式的主时钟信号，其中的两个可以有选择地改变。由分频器产生的时钟信号耦合至一个配准输出单元，该单元用以在时钟信号离开时钟发生器系统进行分配之前校直它的状态跃迁，并将一个可选的时滞加给某几组时钟信号，补偿由一种型号的集成电路相对另一种型号的集成电路所遇到的已知时钟延迟。
自校双轨误差检测逻辑接收由上述两个时钟发生器产生的时钟信号输出，以相互进行比较。如果检测到由上述两个时钟发生器单元中的任一个所产生的任一时钟信号中有误差，即产生并锁定一个误差信号。此外，误差信号耦合至复位电路，使这两个时钟发生器的分频器复位，为时钟发生器系统提供一种自动复位功能。
图1是本发明时钟发生器系统的一个简化的方框图，表示该系统包括两个独立的时钟发生器单元（主和副）以及每个时钟发生器单元的总体结构;
图2简要表示一块印刷电路板，它可以装载本发明的时钟发生器系统，表示时钟信号在其上的分配，以及某些集成电路所遇到的相对其它集成电路的延迟，为此加上了时钟时滞补偿;
图3是图1所示可以编排的分频器逻辑的示意图;
图4表示图1使用的配准输出电路;
图5是用以校验图1所示一个时钟发生器单元相对于另一个时钟发生器单元的输出的自校误差检测逻辑的方框图;
图6表示用作图5所示自校误差检测逻辑中一个基本积木式部件的双轨校验器;
图7表示用于图5所示误差检测逻辑的误差树的一部分;
图8是一个误差报告逻辑的示意图，它构成图5所示误差检测逻辑的一部分;
图9是一个复位逻辑的示意图，它构成图1所示时钟发生器单元的一部分;
图10表示通过电源和地分离离开图1所示时钟发生系统的时钟信号;
图11是表示用以将时钟信号对时钟分配线的反射减至最小的终端的线路图，该时钟分配线将来自图1所示时钟发生器系统的时钟信号传送到图2所示的各个器件。
现在参见附图，首先参见图1，它表示根据本发明构成的一个时钟发生器系统。该时钟发生器系统（一般用参照号10表示）包括一对实际上同样构成的时钟发生器单元12a（主）和12b（副）。两个时钟发生器单元12a和12b都接收同一个输入信号，并提供相同的输出（时钟）信号。然而，只有主时钟发生器单元12a的时钟输出信号才用于其它的同步计时器件。如前所述，由于两个时钟发生器单元12a、16b结构上实际相同，因此，这里仅讨论主时钟发生器单元12a。然而，这种讨论显然同样适用于副时钟发生器单元12b，除非另有说明。
图1表示主时钟发生器单元12a在输入接收器16、18接收一个时钟信号，该时钟信号由时钟振荡器20（经由缓冲器22）产生。输入接收器16直接接收时钟，由此提供一个EARLY_CLK信号。另一方面，输入接收器18接收相同的时钟信号，但通过（可变）延迟线24延迟3毫微秒，由此提供一个ON_TIME_CLK时钟信号。
一个可以编排的分频器30接收该ON_TIME_CLK时钟信号，由此产生三个独立的时钟信号F_CLK，M_CLK和L_CLK，每个时钟信号的频率都不同。这些时钟信号（F_CLK，M_CLK，L_CLK）被施加到一个用来复制每个时钟信号的输出配准部分34，产生四组时钟信号：其中三组（DMC1，…，DMC4;DLC1，DLC2;和DFC1，…，DFC4）是M_CLK，L_CLK和F_CLK信号的复制器，第四组时钟信号（MC1，…，MC16）由M_CLK信号产生。此外，输出配准部分34在一个输出频率组范围内保持时钟信号的时滞尽可能低。
输出配准部分包括寄存器组34a、34b、34c和34d，如图（例如图4）所示，它们表示D型寄存器组，一个寄存器组用于来自主时钟发生器单元12a的每个时钟信号输出。寄存器组34a，…，34d的寄存器接收由可以编排的分频器30产生的、作为输入数据的F_CLK、M_CLK、L_CLK信号。寄存器组34a，…，34d由EARLY_CLK时钟信号或ON_TIME_CLK时钟信号计时，来自于由ON_TIME_CLK信号计时的那些寄存器组的输出时钟信号，将同由EARLY_CLK信号计时的寄存器组产生的那些输出信号产生延迟（时滞），延迟量取决于延迟线24。输出时钟信号在离开主时钟发生器单元12a之前，由线路驱动器38缓冲。
时钟发生器系统10包括误差检测逻辑40，它接收来自主时钟发生器单元12a的25个输出时钟信号，以及来自副时钟发生器单元12b的实际上相同的25个输出时钟信号。误差检测逻辑40将每一个主时钟输出信号与其对应的副时钟输出信号比较。当检测到失配时，误差检测逻辑将向所用的处理系统发一个ERROR信号，最好在此时终止操作。然而，此时仍有必要对误差检测和报告电路维持该时钟信号，因此，误差检测逻辑还将产生一个NEED_RESET信号，它将耦合到主时钟发生器单元12a的复位逻辑单元32。复位逻辑32操作产生的复位信号经耦合，将主副时钟发生器单元12a、12b的可以编排的分频器30复位成相同的复位状态，使之从检测的误差处恢复重新开始。
可见，可以编排的分频器30能提供八分之一的ON_TIME_CLK信号。通过3位选择总线42把信号传送到可以编排的分频器30，完成对时钟速率的选择。
顺便说说，其中时钟系统10被构成用以补偿当采用专用集成电路（ASIC）器件（例如可以是“公司内部”形成的器件，诸如具有用户规定互连方式的门阵列器件）和非ASIC器件（例如在开放市场上可买到的器件）时所可能遇到的时滞。由于某些要求，ASIC器件在应用于第一计时器件（例如寄存器）之前，可以包括对所接收时钟信号的某些选通。另一方面，非ASIC器件可以包含直接接收所加时钟信号的计时器件，由此相对ASIC器件的计时器件而言，实际上未加有延迟。这一差别或时滞正是其些输出信号相对于其它输出信号要予以补偿的时滞量。
如图2所示，本发明的时钟发生器系统10连同用非ASIC器件52、ASIC器件54和器件56这三个器件表示的多个其它集成电路器件一起装在印刷电路板50上。时钟系统10（例如主时钟发生器单元12a，因为只有它将输出时钟信号提供给除误差检测逻辑40以外的其它器件）通过传送输出时钟信号的印刷电路线路58耦合到其它器件52、54和56。
非ASIC器件52通常可以是一种现成的器件，例如微处理器芯片或类似器件，被构建具有一个寄存器或连接另一种器件，以直接从器件的输入接点52a接收时钟信号。这样，实际上不会遇到延迟。相反，ASIC器件54可能在接收时钟信号的输入接点54a与第一计时器件54b之间引入延迟。如果已知这种延迟，则可以达到补偿的目的，这样，由非ASIC器件52的第一计时元件（假定在输入接点52a）发现的所接收时钟信号的跃迁，将在实际时间（或以最小时滞）由ASIC器件54的计时器件54b所产生。这就是用EARLY_CLK信号以及延迟变换的EARLY_CLK信号和ON_TIME_CLK信号对输出寄存器组34a，…，34d计时的功能。这样，输出信号组MC1，…，MC16作为时钟信号用于这样一种器件，它将从输入端直接接收的时钟信号加到计时器件的时钟输入端，而滞后（取决于延迟线24）的信号可以加到这样一个器件，它在与第一计时器件相同之前将时滞施加在所接收的时钟上。当然，由延迟线24所产生的延迟将在ASIC器件收到第一计时器件54b的时钟输入之前，安排成用以匹配（和补偿）施加在ASIC器件上的延迟（D）。
延迟线24是将印刷线路轨迹敷设在印刷线路板50上而形成的，并可通过修整该轨迹而加以调整。尽管对本领域的熟练人员而言量明显的，但根据所用延迟的情况和环境，也可以采用其它形式的延迟（例如门延迟等等）。这里，本发明设计用振荡器20产生100-200MHz数量级的时钟信号。在这些频率上，如下所述，0-3毫微秒的延迟已足以补偿ASIC器件相对于非ASIC器件所产生的任何附加的时滞。
图2还表示使时滞减至最小的另一种方法：不管印刷线路板50上的器件位置相对于时钟发生器系统的位置如何设置，每条单独的印刷线路通路58的实际长度实质上是相同的。在本发明中，该长度为25英寸。这样，在由时钟发生器系统10传递至器件52，…，56的输出时钟信号中，由通路58所体现的任何时滞实际上将是相等的。
本领域的熟练人员显然可知，该通路的实际布局必须使一部分通路至另一部分通路，或各条通路之间的任何交叉耦合减至最小。
参见图3，现在将更为详细地说明可以编排的分频器30。该可以编排的分频器30的关键部件是一个八级环形计数器，它被构成一个能使工作频率达到最高的约翰逊计数器60。环形计数器60包括各别的触发器60a，60b，…60h。每个触发器60a，…，60h的输出耦合至多路调制器（mux）64，其输出返回到环形计数器60的第一级60a的数据（D）输入端。
触发器60a，60e，60f，60g和60h是通常设计的边沿触发（正时钟脉冲跃迁）D型触发器。触发器60b，60c，和60d是边沿触发（正跃迁）扫描测试类触发器，它们有两个数据输入端（数据（D）和测试入（TI）），其中只有一个数据输入端可在任一个时间，通过施加到测试使能（TE）输入端信号而使能。例如，参见触发器60b，当加到TE输入端的信号（MASTER_RESET）为低时，加到数据（D）的数据信号将在加到其时钟输入端（用右边指示的三角形符号表示）的时钟信号上升跃变时，由触发器接收并保持。另一方面，当MASTERRESET为高时，触发器将在其测试入（TI）输入端接受数据信号。这样，在图3所示的环形计数器60的结构中，当MASTER_RESET为高时，触发器60b-60d将接受来自链路中紧接前面触发器的数据输出端的数据。当MASTER_RESET信号为低时，用频率选择逻辑66形成且施加在其数据（D）输入端的数值预置触发器60b-60d，为此，将在以下作进一步的解释。
环形计数器60接收ON_TIME_CLK并作分频（除非另有说明，图3所示的所有计时器件，即触发器均在其时钟输入端接收ON_TIME_CLK信号）。环形计数器60产生三个独立分频的ON_TIME_CLK信号：即频率为ON_TIME_CLK信号频率一半的快速时钟（F_CLK）信号;频率取决于选择总线42上所接收的信号（x，y，z）的中速时钟（M_CLK）信号;以及频率总是为M_CLK信号一半的低速时钟（L_CLK）信号。
在本发明的一个较佳实施例中，能够形成振荡器20（取决于所用的晶体，它是一种晶控振荡器）。为此，如前所述，环形计数器60采用约翰逊计数器的形式，以使工作频率达到最大。此外，出于同样的理由，应当在分频器环内小心地减少逻辑电平。分频器的分频比取决于环的图形以及环的长度。当确定了MASTER_RESET信号（实际为低）后（即变低），该图形即被加到计数器60。
环形计数器的长度及由此得出的M_CLK和L_CLK信号的频率，取决于8至1多路调制器64，调制器从计数器60a，…60h中的一个选择所需的输出。环形计数器60按如下方法预置：通过在选择总线42上确定一个或多个信号x，y，z来选择所需的特定频率。这些信号通过频率选择逻辑66加到触发器60b、60c和60d的数据（D）输入端。确定了MASTER_RESET信号（即变低）后，一方面将所需的数值设置在触发器60b、60c和60d内，另一方面将计数器60的其余触发器清零。下面用表1说明计数器60的八种可能的分频值，它们由x，y，z值导出，并列出了振荡器频率为100MHz、150MHz和200MHz的M_CLK值。
表1 输入： 振荡器的M CLK值 频率
X Y Z 复位值A B C D E F G H  分频比 占空系数 100MHZ输入 150MHZ输入 200MHZ输入
0010100110101101 0101010101010101 ＋2＋3＋4＋5＋6＋7＋8 50/5033/6650/5040/6050/5043/5750/50 50.0MHZ33.3MHZ25.0MHZ20.0MHZ16.6MHZ14.1MHZ12.5MHZ 75.0MHZ50.0MHZ37.5MHZ30.0MHZ25.0MHZ21.4MHZ18.8MHZ 100.0MHZ66.6MHZ50.0MHZ40.0MHZ33.3MHZ26.6MHZ25.0MHZ
表1表示对于给出的x，y，z值以及振荡器20的100MHz、150MHz和200MHz的频率值，由M_CLK信号所假设的频率。如上所述，F_CLK信号的频率为ON_TIME_CLK信号频率的一半，它由反转构成的触发器65形成，并通过多路调制器67a和触发器67b耦合至输出配准部分34（图1）。由环形计数器60产生的M_CLK信号从环形计数器的第一级（触发器609）的输出端取出，并通过触发器68耦合到输出配准部分34（图1）。最后，由EXCLUSIVE_OR结构69a和触发器69b形成L_CLK信号，其频率为M_CLK信号频率的一半。
x＝Y＝Z＝0条件使主、副时钟发生器单元12a、12b可以编排的分频器30复位到不同的值，以测试复位和误差检验电路。
现在参见图4，图中更为详细地显示了输出配准部分24的寄存器级34a、34c和34d，以说明所有寄存器级的结构和设计。虽然图中未显示寄存器级34b，应该理解其结构基本上与寄存器级34a、34c和/或34d相同。
输出配准部分34是造成每组输出时钟信号（例如MC1，…，MC16）内低时滞的主要原因（如同以上所述，同时提供相对于另一组时钟信号的一组时钟信号的时滞）。如图4所示，产生输出时钟信号DF1、DF2、DF3的F_CLK加到由EARLY_CLK时钟信号计时的第一级D触发器76。触发器76的输出加到由ON_TIME_CLK信号计时的三个触发器78的数据（D）输入端，有效地将F_CLK信号从EARLY_CLK状态转变到ON_TIME_CLK状态。触发器78输出端从输出寄存器34d提供三个时钟信号DFC1、DFC2和DFC3。
按相同方式，输出配准组34c包括由EARLY_CLK信号计时的接收L_CLK信号的输入触发器80，它也由ON_TIME_CLK信号计时，以驱动输出触发器82。由输出配准组34c产生的输出时钟信号（DLC1，DLC2）像来自输出配准组34d的输出时钟信号一样，处于ON_TIME_CLK信号状态。这些输出时钟信号均用于非ASIC器件。
输出配准组34a同样采用双触发器（84、86）结构，其中每个触发器的16个输出时钟信号由M_CLK信号产生，以减小负载和时滞。每个输入触发器84在其数据（D）输入端76接收M_CLK信号，并由ON_TIME_CLK信号计时。每个输出触发器86接收相应输入触发器84的输出（Q），并由EARLY_CLK信号计时。于是，与输出配准组34c和34d（以及34b，见图1）产生的时钟信号不一样，由输出配准组34a产生的时钟信号（MC1，…，MC16）处于EARLY_CLK状态，并如前所述，它滞后于该输出配准组输出的时钟信号某一个量，具体取决于延迟线24。该输出时钟信号MC1，…，MC16用于ASIC器件，经延迟后用以补偿如前所述的该器件所固有的时滞。
参见图5，所示的误差检测逻辑40包括一对耦合至误差报告逻辑104的双轨管道误差树100、102。误差树100接收来自主、副时钟发生器单元12a、12b（处于ON_TIME_CLK时钟状态）的那些时钟信号，将来自主时钟发生器单元12a的每个输出时钟信号与来自副时钟发生器单元12b的孪生信号进行比较。同样，误差树102工作于EARLY_CLK状态，以相互比较与EARLY_CLK时钟信号（例如DMC1，…，DMC4）同步的那些主时钟信号。如果在任何输出信号及其孪生信号之间检测到失配，该失配将由误差报告逻辑104作为NEED_RESET和ERROR报告。
误差树100、102采用自校逻辑，有时候又称为双轨校验器。如图6所示，双轨校验器（DRC）通常由四个两输入端与门实现，两输入端与门驱动两个两输入端或非门。如果输入对A、B或C、D中有任一对不匹配，两个输出F、 F将处于相同的数字状态。反之，如果输入对A、B和C、D匹配，输出F、F将呈现互补状态。
为了说明所用的管路，图7示出了用于EARLY_CLK信号状态的误差树的一个象征性部分。由于所期望的工作频率以及所用误差检测（即DRC）的类型，误差检测工作必须以“逐步减弱”级进行。如图7所示，由主时钟发生器单元12a提供的八个主时钟信号输出（MC1、MC2、…，MC8）及其由副时钟发生器单元12b提供的输出（MC′1，MC′2，…MC′8）由DRC单元116接收。每个主输出时钟信号（例如MC1）通过一个DRC单元116与副时钟发生器单元12b提供的孪生信号（例如MC′1）比较。DRC单元116的输出用来自主时钟发生器单元12a（EARLY_CLK（M））和副时钟发生器单元12b（EARLY_CLK（S））的EARLY_CLK信号，计时到第一层寄存器118。然后由DRC单元120这一层按同样方式比较第一层寄存器118的输出，比较结果计入下一层寄存器122。再者，寄存器122的这一层输出用DRC单元124比较，比较结果计入最后一层寄存器126，其输出产生早期误差信号（E_ERR， E_ERR）。
当然，本领域的熟练人员将会发现，由于要比较16个时钟信号，所以误差树102的管路结构将比图示三层寄存器118、122和126更深。然而，为了简化和便于理解，要比较的此类信号只示出8个，因而只有三层寄存器。图7所示的结构表示两个误差树100和102的构造。误差树100将按误差树102所述的相同方式产生误差信号OT_ERR和 OT_ERR。如果误差树100、102中的任一个未检测到误差，则误差信号OT_ERR和OT_ERR（或E_ERR和 E_ERR）的每一种状态将是另一种状态的补码，反之，如果检测到误差，它们将呈现相同的状态。
在继续讨论之前，说明哪些内容对本领域熟练人员是明显的将是有益的。在此设想的频率（例如在数+兆赫范围内）处，在主（或副）时钟发生器单元12中传递的信号内不会更多地产生时滞。这就是使任何一组输出时钟信号都具有很小时滞（有的话）的目的。这样将应考虑时钟发生器单元12的布局。例如，从可以编排的分频器至输出配准组的F_CLK、M_CLK和L_CLK信号通路应保持基本上相等。这样，任何一个输出配准组的不相等的通路长度，相对该组中的其它信号来说，将不会将时滞带入该组中的某些信号。
误差树100用来检验处于ON_TIME_CLK状态的那些输出时钟信号，它将产生的误差信号（即E_ERR和 E_ERR也处于该状态。另一方面，误差树102用以校验处于EARLY_CLK状态的那些输出时钟信号，因此，其输出误差信号（OT_ERR和 OT_ERR）将处于EARLY_CLK状态。为了把它们组合起来，必须将一个或另一个信号从一个时钟状态转变到另一个时钟状态。这是在误差报告逻辑104内完成的转变。
图8作了更为详细的显示，误差报告逻辑104接收来自误差树100的输出OT_ERR和 OT_ERR，并首先将它们加到一对触发器140，而将它们从ON_TIME_CLK状态转变到EARLY_CLK状态。触发器140中的一个由来自主时钟发生器单元12a的EARLY_CLK（M）计时，另一个由来自副时钟发生器12b的EARLY_CLK（S）信号计时。目前处于EARLY_CLK状态的此对触发器140的输出被耦合至DRC单元142，用以作相互比较，并与误差树102产生的误差信号比较。比较结果送到寄存器对144，然后通过掩码逻辑146送到寄存器层148。由一个异一或门150比较寄存器148的输出。任一所比较时钟信号中的失配都将使异一或门150的输出被确定，并使触发器152置位，反过来又确定了NEED_RESET误差信号。该NEED_RESET信号由一个J-K触发器154锁存，以产生该ERROR信号。下面将发现，该NEED_RESET信号将使时钟发生器系统10复位。当以上过程完成时，NEED_RESET信号将可以最终消失。然而，正是采用时钟系统10的整个系统的这部分将要求一个更长久的误差指示。ERROR信号提供了这样一种长久指示。
掩码逻辑146用于测试目的，当确定了 MASK信号后，任何时钟信号失配都可忽略不计。采用类似方式，可以通过确定 DISABLE信号来阻塞复位。
如前所述，通过复位逻辑30，可以用NEED_RESET信号对可以编排的分频器30（图1）复位，这在图9中将有更详细的表示。NEED_RESET信号由一个两输入端或非门160接收，其输出耦合至一个脉冲展宽电路164，它包括四个触发器166，并由来自主时钟发生器12a的EARLY_CLK信号计时。触发器166的每个输出耦合至一个负向输入或门168，其输出耦合至触发器170的数据（D）输入端。
复位逻辑32用来同步主和副时钟发生器单元12a、12b。为了保证检测到NEED_RESET信号（它可以只是一个脉冲），通过脉冲展宽电路164来展宽该脉冲。此外，由于可以编排的分频器30是根据ON_TIME_CLK信号工作的，因此复位通路必须从EARLY_CLK状态到ON_TIME_CLK状态。然而，这种时钟状态转变增加了一种可能性，即接收触发器170输出的电路在工艺、电压、温度和组延迟设置等组合中可能出现一种暂时稳定的情况。这是不可避免的，但为了将发生这种暂时稳定情况的可能性减到最小，采用一种由触发器174（由来自主时钟发生器12a的ON_TIME_CLK信号计时）所形成的三级同步器来接收触发器170的输出，以将误操作的可能性减至最小。当由与非门176检测时，在最后两级两步器一致时才确定复位信号。
与非门176的输出加到两个触发器180和182，触发器由来自主时钟发生器单元12a的ON_TIME_CLK信号计时。触发器180确定的MASTER_RESET信号耦合至可以编排的分频器30（图1和3），在此用来预置环形计数器60。一个实际上相同的复位信号即SHADOW_RESET信号，由触发器182同步产生，它加到副时钟发生器单元12b进行类似操作。复位逻辑32为此不再重复。
图9进一步所示，或非门160接收一个RCC_RESET信号。这是一个用于测试目的的外部产生的信号，用以强行指示一个失配并复位时钟发生系统10。
可见，特别在所预设的工作频率（用于时钟发生器20的50MHz-200MHz）上，各个输出缓冲器，尤其是传送主时钟发生器单元12a所产生的时钟信号的输出缓冲器38，将受到电源（VDD）和接地（VSS）引线电感的影响。为了尽力平衡这些电感，由于时钟信号是从形成时钟发生器系统10的集成电路芯片上发射出来的，所以要将它们相互隔开。这样，如图10所示，来自该芯片的每个信号输出（诸如图10所示输出时钟信号MC1、MC2和MC3）都由电源（VDD）或接地（VSS）引线相互交替隔开。这虽然不能完成平衡电感量，但毕竟实现了平衡。
此外，上述预设的这些频率，当在25英寸印刷电路引线上从时钟发生器系统10传送到印刷电路板上的其它器件（例如图2所示器件52、54、56）时，可能遇到反射，这将影响到所产生的时钟信号非常小的升降时间，从而又产生时滞。还有，在通路传播时间开始成为时钟信号传送时期中的一个重要部分时，即引起偏差或时滞。当下一个跃迁开始时，状态跃迁的能量仍呈现在通路上，由此导致两个电波之间的干扰以及在通路接收端的跃迁时间差。
为了将这种时滞和偏差减至最小，利用一个并联阻抗终端将负载电容与信号通路隔离开来。这样，如图11所示，电阻器R1和R2串联连到电路板50的电源电压（VDD）与地（VSS）之间（图2），并接近于通路58所连接器件的输入端。此外，一串联电阻器R3用来端接并联端点与该端接点之间的通路58。
尽管太小的阻抗将增大反射系数，但端接阻抗的数值也不会很苛刻。如果阻抗太大，经由电阻和器件任何输入电容形成的RC网络的延迟将过长并引起时滞。
如图所示，所用端子结合两个150欧姆电阻器形成并联端子（R1和R2）以及一个5欧姆串联电阻器。

Claims (4)

1、一种多频输出时钟发生器系统，其特征在于包括：
一对时钟发生装置，其中每个时钟发生装置产生具有至少两个频率的多个时钟信号，该多个时钟信号的每个信号由该对时钟信号中的一个信号产生，它具有由该对时钟信号中的另一个信号所产生的一个相应的、实际上相同的时钟信号，该对时钟发生装置被构建以锁定步进同步方式工作；
耦合以接收所述时钟信号的误差检测装置，它用以将由该对时钟信号中的一个信号所产生的多个时钟信号中的每个信号与该对时钟发生装置的另一个所产生的相应一个时钟信号进行比较，所述误差检测装置包括当在任何时钟信号之间检测到失配时，用以产生一误差信号的装置；以及
响应于所述误差信号，用以将该对时钟发生装置重新置成一个预定状态的复位装置。
2、如权利要求1所述的多频输出时钟发生器系统，其特征在于，所述误差检测装置包括自校逻辑，它用以对由该对时钟信号中的一个信号所产生的多个时钟信号中的每个信号与该对时钟发生装置中的另一个信号所产生的相应一个时钟信号进行比较。
3、如权利要求2所述的多频输出时钟发生器系统，其特征在于包括多个形成管路结构的寄存器装置。
4、如权利要求1所述的多频输出时钟发生器系统，其特征在于包括：用以产生第一时钟信号的振荡器装置，接收该第一时钟信号、用以产生一延迟的第一时钟信号的延迟装置，该第一时钟信号和延迟的第一时钟信号耦合至产生多个时钟信号的该对时钟发生器装置，该多个时钟信号的某些信号同该多个时钟信号的其它信号有一个延迟量，所述延迟量取决于所述延迟装置。
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